專利名稱：提高hvmos器件性能的方法
技術領域：
0001本發(fā)明一般涉及半導體器件，且更具體地涉及為各種溝道長度 的漏極擴展MOS晶體管統(tǒng)一閾值電壓以及它們的制造方法。
背景技術：
0002許多集成電路器件包括由金屬氧化物半導體(MOS)晶體管器件構
成的數(shù)字電路，這些集成電路器件利用優(yōu)化的互補金屬氧化物半導體 (CMOS)制造工藝構造，以形成高密度、高速N-溝道和P-溝道MOS晶體 管。這種高密度電路普遍用于諸如無線通信設備、便攜式計算機等現(xiàn)代 消費類電子產(chǎn)品中，其中數(shù)字電路由電池供電。
0003許多器件要求MOS器件可操作用于低電壓應用和高電壓應用 中。例如，邏輯操作通常使用低電壓MOS器件(例如約1.8V的電壓)，而 供電操作通常需要高電壓MOS器件(例如大于6V的電壓)。用于低電壓 和高電壓應用的MOS器件可以并且通常在單管芯或集成電路上實現(xiàn)，以 節(jié)省空間和制造成本。
0004在半導體器件中使用的MOS晶體管器件類型是N或P溝道漏 極擴展金屬氧化物半導體(DEMOS)晶體管器件。該DEMOS器件通常被 用于諸如電源轉換電路的應用。該DEMOS器件使用漏極擴展區(qū)域，該 漏極擴展區(qū)域充分提高該器件的操作電壓。 一些DEMOS器件的例子包 括橫向擴展晶體管(LDMOS)器件、弱化表面電場(RESURF)晶體管等。 DEMOS器件有利地合并短-溝道操作和高電流處理能力、相對降低漏-源 極導通電阻(Rdson)以及具有抵制相對高的漏-源極電壓而免遭電壓擊穿 故障的能力，其中DEMOS器件的設計通常涉及擊穿電壓(BVdss)和Rdson 之間的權衡(tradeoff)。除了性能優(yōu)勢外，DEMOS器件的制造相對易于集 成到CMOS處理流程中，從而便于在邏輯、低功率模擬或其它電路也被 構造在在單個集成電路(IC)中的器件中使用。
0005通常在高電壓應用中使用的一種DEMOS晶體管器件是高電壓MOS(HVMOS)晶體管器件。除了漏極擴展區(qū)域外，HVMOS器件包括較厚的電介質層和背柵區(qū)域。HVMOS器件可以利用低電壓CMOS器件制造并且可以將低電壓CMOS器件的N和P阱用作背柵區(qū)域和/或漏極擴展區(qū)域。這可以節(jié)省制造期間的空間和成本，但也會造成HVMOS器件具有變化的溝道長度。HVMOS器件的閾值電壓通常是溝道長度的函數(shù)，因此這也會造成HVMOS器件具有變化的閾值電壓。該變化的閾值電壓會導致難于實現(xiàn)諸如編程以及讀取存儲器等存儲器操作。
發(fā)明內容
0006發(fā)明的各方面使漏極擴展半導體器件的制造更為容易。固定的背柵長度通常被稱為POLY (多晶硅)重疊(overlap)，其用于具有變化的溝道長度的器件以具有基本相似的閾值電壓值。缺口(gap)長度值是背柵區(qū)域和漏極擴展區(qū)域之間的距離，其可被增加以獲得更大的溝道長度。于是，閾值可以被選為最小溝道長度值或近似最小溝道長度值，并且該閾值還可以使用值更大的其它溝道長度。
0007本發(fā)明提供了制造具有變化的溝道長度和基本相似的閾值電壓的DEMOS器件的方法。為第一和第二器件選擇閾值電壓。第一和第二阱區(qū)域被形成。第一和第二漏極擴展區(qū)域形成于阱區(qū)域內。第一和第二背柵區(qū)域根據(jù)選擇的閾值電壓形成于阱區(qū)域內。第一和第二柵極結構形成于具有變化的溝道長度的第一和第二阱區(qū)域的上方。第一源極區(qū)域形成于第一背柵區(qū)域中，而第一漏極區(qū)域形成于第一漏極擴展區(qū)域中。第二源極背柵區(qū)域和第二漏極區(qū)域形成于漏極擴展區(qū)域中。其它系統(tǒng)和方法被公開。
0008圖1A和IB是具有變化的溝道長度和變化的閾值電壓的傳統(tǒng)的HVMOS晶體管器件的橫截面圖。
0009圖2A和2B描述根據(jù)本發(fā)明的一方面具有變化的溝道長度但閾值電壓基本相似的第一和第二不對稱的HVMOS晶體管器件。0010圖3A和3B描述根據(jù)本發(fā)明的一方面具有變化的溝道長度但閾 值電壓基本相似的第一和第二對稱的HVMOS晶體管器件。
0011圖4是圖解說明根據(jù)本發(fā)明的一方面具有變化的溝道長度但閾 值電壓基本相似的HVMOS晶體管器件的制造方法的流程圖。
0012圖5是描述根據(jù)本發(fā)明的一方面具有變化的溝道長度但閾值電 壓基本相似的對稱HVMOS晶體管器件的制造方法的流程圖。
具體實施例方式
0013本發(fā)明的各方面包括制造具有變化的溝道長度和相似的閾值電 壓的漏極擴展MOS(DEMOS)晶體管器件的方法。固定的背柵長度也被稱 為POLY重疊，其用于具有變化的溝道長度的器件以使其具有基本相似 的閾值電壓值。缺口長度值是背柵區(qū)域和漏極擴展區(qū)域之間的距離，其 可被增加以獲得更大的溝道長度，同時保持背柵長度不變。于是，閾值 可以被選為最小溝道長度值或近似最小溝道長度值，并且該閾值還可以 使用值更大的其它溝道長度。
0014圖1A和1B是具有變化的溝道長度和變化的閾值電壓的傳統(tǒng)的 高電壓DEMOS(HVMOS)晶體管器件的橫截面圖。圖1A描述了溝道長度 為Ll的第一器件。p阱區(qū)域104形成且/或存在于半導體主體或襯底102 上。該p阱區(qū)域104通常具有相對低的摻雜濃度。該p阱區(qū)域也可以是 外延層或具有p-型導電性(conductivity)的其它層。
0015漏極擴展區(qū)域106于p阱區(qū)域104內形成，其具有相反的導電 性。在這個例子中，漏極擴展區(qū)域106具有n-型導電性。背柵區(qū)域108 也形成于該p阱區(qū)域104內。該背柵區(qū)域108具有與p阱區(qū)域104相同 的導電性類型，但通常具有更高的摻雜濃度。在這個例子中，背柵區(qū)域 108是p-型導電性。
0016隔離結構IIO諸如淺溝槽隔離結構(STI)、 LOCOS等的存在是為 了隔離個別晶體管器件。通常，這些隔離結構在P阱104或漏極擴展區(qū) 域106形成之前形成。
0017源極區(qū)域112形成于背柵區(qū)域108內。該源極區(qū)域112具有與p 阱區(qū)域104相反的導電性，此例中的導電性為n-型導電性。漏極區(qū)域114形成于漏極擴展區(qū)域106內。該漏極區(qū)域114也具有與p阱區(qū)域104相 反的導電性，此例中的導電性為n-型導電性。漏極區(qū)域114具有與漏極 擴展區(qū)域106相同的導電性類型，但是摻雜濃度更高。0018柵極結構包括柵極介電層116、側壁(sidewa11)120和柵極118，
柵極結構形成于p阱區(qū)域104的上方。通常，柵極結構在源極區(qū)域112 和漏極區(qū)域114形成之前形成。典型地，柵極介電層116形成于p阱區(qū) 域104上，而柵極層118形成于柵極介電層116上。隨后，柵極介電層 116和柵極層118被圖案化，從而形成側壁隔離區(qū)(spacer)120。0019根據(jù)本發(fā)明的發(fā)明人，第一器件的溝道長度L1及因而產(chǎn)生的閾 值電壓取決于漏極擴展長度XI 、缺口區(qū)域長度Gl(也被稱為POLY重疊) 和背柵長度Sl。漏極擴展長度XI從漏極擴展區(qū)域106的一側到柵極120 的第一側，其中該第一側在漏極擴展區(qū)域106上方。缺口區(qū)域長度Gl是 從漏極擴展區(qū)域106的該側到背柵區(qū)域108的一側的長度。背柵長度Sl 是從該背柵區(qū)域的該側到柵極120的第二側的長度，其中該第二側位于 背柵區(qū)域108的上方。
0020圖1B描述了具有溝道長度L2的第二 HVMOS器件，L2比第一
器件的溝道長度L1長。于是，第二器件的閾值電壓相對第一器件的閾值 電壓發(fā)生了變化。第二器件以與圖1A的第一器件相類似的方式被構造及 形成。于是，省略了下面的一些描述，可以參考以上圖1A的討論獲得更
多細節(jié)。
0021p阱區(qū)域104形成且/或存在于半導體主體或襯底102上。p阱區(qū) 域104通常具有相對低的摻雜濃度。漏極擴展區(qū)域106形成于p阱區(qū)域 104內，并具有相反的導電性。在這一示例中，漏極擴展區(qū)域106具有 n-型導電性。背柵區(qū)域108也在p阱區(qū)域104內形成。背柵區(qū)域108具有 與p阱區(qū)域104相同的導電性類型，但通常具有更高的摻雜濃度。在這 一示例中，背柵區(qū)域108為p-型導電率。
0022隔離結構IIO諸如淺溝槽隔離結構(STI)、 LOCOS (局部氧化結 構)等的存在是為了隔離個別晶體管器件。源極區(qū)域112形成于背柵區(qū) 域108內。源極區(qū)域112具有與p阱區(qū)域104相反的導電性，此例中的 導電性為n-型導電性。漏極區(qū)域114形成于漏極擴展區(qū)域106內。該漏
8極區(qū)域114也具有與p阱區(qū)域104相反的導電性，此例中的導電性為n-型導電性。漏極區(qū)域114具有與漏極擴展區(qū)域106相同的導電性類型， 但是摻雜濃度更高。
0023柵極結構包括柵極介電層116、側壁120和柵極118，柵極結構 形成于p阱區(qū)域104的上方。通常，柵極結構在源極區(qū)域112和漏極區(qū) 域114形成之前形成。
0024根據(jù)本發(fā)明的發(fā)明人，第一器件的溝道長度L2及因而產(chǎn)生的閾 值電壓取決于漏極擴展長度X2、缺口區(qū)域長度G2(也被稱為POLY重疊) 和背柵長度S2。漏極擴展長度X2是從漏極擴展區(qū)域106的一側到柵極 120的第一側的長度，其中該第一側在漏極擴展區(qū)域106的上方。缺口區(qū) 域長度G2是從漏極擴展區(qū)域106的該側到背柵區(qū)域108的一側的長度。 背柵長度S2是從所述背柵區(qū)域一側到柵極120的第二側的長度，其中該 第二側位于背柵區(qū)域108的上方。
0025閾值電壓的顯著下降下降出現(xiàn)在對稱和不對稱的DEMOS器件 中，諸如圖1A和IB中的第一和第二器件。閾值電壓的下降是溝道長度 的函數(shù)。于是，長溝道漏極擴展器件具有的閾值電壓高于短溝道器件的 閾值電壓。這可能至少部分地歸因于來自背柵區(qū)域或阱的受限的擴散源 極(difflision source)。
0026本發(fā)明的發(fā)明人認識到溝道長度L2由漏極擴展長度X2、缺口 區(qū)域長度G2和背柵長度S2構成。在摻雜類型和濃度相同的情況下，增 長三個上述長度X2、 G2和S2會導致第二器件的閾值電壓的增長。但是， 本發(fā)明的發(fā)明人注意到背柵長度S2相對于漏極擴展長度X2和缺口區(qū)域 長度G2對閾值電壓具有更為顯著的影響。缺口區(qū)域是相對于背柵區(qū)域是 更輕微的摻雜區(qū)域，因此其對閾值電壓的影響最小。于是，本發(fā)明的各 方面方面包括制造對稱的和不對稱的DEMOS晶體管器件，通過保持其 背柵長度相似或基本相似而使這些變化長度的DEMOS晶體管器件具有 變化的溝道長度但基本相似的閾值電壓。此外，較短的最小的溝道長度 可通過使用基本相似的背柵長度用于各種DEMOS器件。
0027應當注意圖1A和1B描述了 NMOS器件，但是傳統(tǒng)的PMOS 器件也具有以上指出的問題。0028圖2A和2B描述了根據(jù)本發(fā)明的一方面具有變化的溝道長度但 具有基本相似的閾值電壓的第一和第二不對稱的HVMOS晶體管器件。 下文提供形成這種器件的方法。第一HVMOS晶體管器件在圖2A中描述。 第一器件具有溝道長度Ll，在此示例中該長度幾乎是最小的溝道長度 Lmin。
0029具有第一類型導電性的阱區(qū)域204形成且/或存在于半導體主體 或襯底202上。該阱區(qū)域204通常具有相對低的摻雜濃度。該阱區(qū)域也 可以是外延層或具有第一類型導電性n-型或p-型的其它層。
0030漏極擴展區(qū)域206形成于阱區(qū)域204內，該漏極擴展區(qū)域具有 與阱區(qū)域204的導電性類型相反的第二導電性類型。背柵區(qū)域208也形 成于阱區(qū)域204內并具有與阱區(qū)域204相同的導電性類型，但是通常具 有更高的摻雜濃度。背柵區(qū)域208具有根據(jù)器件的期望的且/或選擇的閾 值電壓所選擇的背柵長度Sl和摻雜濃度。
0031隔離結構210的存在是為了隔離個別晶體管器件。隔離結構210 可以是局部氧化結構(LOCOS)、淺溝槽隔離區(qū)域(STI)或其它適當?shù)募?電路隔離方案。通常，這些隔離結構在阱區(qū)域204或漏極擴展區(qū)域206 形成之前形成。
0032源極區(qū)域212形成于背柵區(qū)域208內。源極區(qū)域212具有與阱 區(qū)域204相反的導電性，為第二類型的導電性。漏極區(qū)域214形成于漏 極擴展區(qū)域206內。漏極區(qū)域214也具有與阱區(qū)域204相反的導電性。 漏極區(qū)域214具有與漏極擴展區(qū)域206相同的導電性類型，但是具有更 高的摻雜濃度。
0033柵極結構包括柵極介電層216、側壁220和柵極218，該柵極結 構形成在阱區(qū)域204的上方。通常，該柵極結構在形成源極區(qū)域212和 漏極區(qū)域214之前形成。典型地，柵極介電層216形成于阱區(qū)域204上 并且柵極層218諸如多晶硅形成于柵極介電層216上。隨后，柵極介電 層216和柵極層218被圖案化，從而形成側壁隔離區(qū)220。
0034根據(jù)本發(fā)明的發(fā)明人，第一器件的閾值電壓基本取決于背柵區(qū) 域，特別是背柵長度S1和背柵區(qū)域的摻雜濃度。漏極擴展長度X1是從 漏極擴展區(qū)域206的一側到柵極220的第一側的長度，其中第一側在漏極擴展區(qū)域206的上方。缺口區(qū)域長度Gl是從漏極擴展區(qū)域206的該側 到背柵區(qū)域208的一側的長度。背柵長度Sl是從背柵區(qū)域的該側到柵極 220的第二側的長度，其中第二側位于背柵區(qū)域208的上方。0035第二 HVMOS晶體管器件在圖2B中描述。第二器件具有溝道長 度L2，其在此示例中大于圖2A的器件的溝道長度L1。第二器件與第一 器件相似，因此此處省略了一些描述。對于其它細節(jié)，請參看圖2A的以 上描述。
0036具有第一類型導電性的阱區(qū)域204形成且/或存在于半導體主體 或襯底202上。阱區(qū)域204通常具有相對低的摻雜濃度。漏極擴展區(qū)域 206形成于阱區(qū)域204內，其具有與阱區(qū)域204的導電性類型相反的第二 導電性類型。
0037背柵區(qū)域208形成于阱區(qū)域204內并具有與阱區(qū)域204相同的 導電性類型，但通常具有更高的摻雜濃度。背柵區(qū)域208具有選擇的背 柵長度S2和與第一器件的摻雜濃度大致相等的摻雜濃度。因此，第二 HOMOS器件的閾值電壓與圖2A的第一器件的閾值電壓大致相等。
0038隔離結構210的存在是為了隔離個別晶體管器件。隔離結構210 可以是局部氧化結構(LOCOS)、淺溝槽隔離區(qū)域(STI)或其它適當?shù)募?電路隔離方案。通常，這些隔離結構在阱區(qū)域204或漏極擴展區(qū)域206 形成之前形成。
0039源極區(qū)域212形成于背柵區(qū)域208內。源極區(qū)域212具有與阱 區(qū)域204相反的導電性，為第二類型的導電性。漏極區(qū)域214形成于漏 極擴展區(qū)域206內。漏極區(qū)域214也具有與阱區(qū)域204相反的導電性。 漏極區(qū)域214具有與漏極擴展區(qū)域206相同的導電性類型，但是具有更 高的掾雜濃度。
0040柵極結構包括柵極介電層216、側壁220和柵極218，該柵極結 構形成在阱區(qū)域204的上方。通常，該柵極結構在形成源極區(qū)域212和 漏極區(qū)域214之前形成。典型地，柵極介電層216形成于阱區(qū)域204上 并且柵極層218形成于柵極介電層216上。隨后，柵極介電層216和柵 極層218被圖案化，從而形成側壁隔離區(qū)220。
0041根據(jù)本發(fā)明的發(fā)明人，第一器件的閾值電壓基本取決于背柵區(qū)域，特別是背柵長度S2(poly重疊)和背柵區(qū)域204的摻雜濃度。在此示 例中，背柵長度S2和摻雜濃度大致等于第一 HVMOD晶體管器件的背柵 長度Sl和摻雜濃度。漏極擴展長度X2是從漏極擴展區(qū)域206的一側到 柵極220的第一側的長度，其中第一側在漏極擴展區(qū)域206的上方。漏 極擴展長度X2大于圖2A的長度XI，但此長度增長未明顯影響或改變 閾值電壓。缺口區(qū)域長度G2是從漏極擴展區(qū)域206的這一側到背柵區(qū)域 208的一側的長度。缺口區(qū)域長度G2也大于圖2A的缺口區(qū)域長度，但 此長度增長未明顯影響或改變第二 HVMOS晶體管器件的閾值電壓。如 之前所述，相對于背柵長度S2缺口區(qū)域具有輕微的摻雜及對閾值電壓更 小的影響。通常，G2選擇為增長的以便增長溝道長度而不改變閾值電壓。
0042因此，第二器件的閾值電壓基本等于圖2A中第一器件的閾值電 壓，盡管前者的溝道長度L2大于后者的溝道長度L1。
0043應當注意圖2A和2B所示的背柵長度Sl和S2在形成時相等， 但是其在擴散和/或其它處理后會發(fā)生變化并且長度會有一些變化。圖2A 和2B未顯示這些變化是為了便于更好地理解本發(fā)明。
0044此外，應當理解本發(fā)明的各方面包括DEMOS器件并且并不限 于HVMOS器件。
0045圖3A和3B描述根據(jù)本發(fā)明的一方面具有變化的溝道長度但閾 值電壓基本相似的第一和第二對稱HVMOS晶體管器件。對稱的晶體管 器件具有彼此無法區(qū)分的源極和漏極區(qū)域。以下提供形成這些器件的方 法。第一對稱HVMOS晶體管器件在圖3A中描述。第一器件具有溝道長 度L1，其在此示例中幾乎是最小的溝道長度Lmin。
0046具有第一類型導電性的阱區(qū)域304被形成且/或存在于半導體主 體或襯底302上。該阱區(qū)域304通常具有相對低的摻雜濃度。該阱區(qū)域 也可以是外延層或具有第一類型導電性n-型或p-型的其它層。
0047第一和第二漏極擴展區(qū)域306和308形成于阱區(qū)域304內。第 一和第二漏極擴展區(qū)域306和308是對稱的并且具有與阱區(qū)域304的導 電性類型相反的第二導電性類型。背柵區(qū)域322也形成于阱區(qū)域304內， 處于第一和第二漏極擴展區(qū)域306和308之間。該背柵區(qū)域具有與阱區(qū) 域304相同的導電性類型，但通常具有更高的摻雜濃度。該背柵區(qū)域308具有根據(jù)該器件預期的和/或選擇的閾值電壓所選擇的背柵長度Sl和摻 雜濃度。
0048隔離結構310的存在是為了隔離個別晶體管器件。該隔離結構 310可以是局部氧化結構(LOCOS)、淺溝槽隔離區(qū)域(STI)或其它適當?shù)募?成電路隔離方案。通常，這些隔離結構在阱區(qū)域304或漏極擴展區(qū)域306 和308形成之前形成。
0049第一源極/漏極區(qū)域314形成于第一漏極擴展區(qū)域306內。第一 源極/漏極區(qū)域314具有與阱區(qū)域304的導電性類型相反的第二類型的導 電性。第二源極/漏極區(qū)域312形成于第二漏極擴展區(qū)域308內。第二源 極/漏極區(qū)域312具有與阱區(qū)域304的導電性類型相反的第二類型的導電 性。第一源極/漏極區(qū)域314和第二源極/漏極區(qū)域312是對稱的。
0050柵極結構包括柵極介電層316、側壁320和柵極318，該柵極結 構形成于阱區(qū)域304上方。通常，柵極結構在源極區(qū)域312和漏極區(qū)域 314形成之前形成。典型地，柵極介電層316形成于阱區(qū)域304上，而柵 極層318形成于柵極介電層316上。隨后，柵極介電層316和柵極層318 被圖案化，從而形成側壁隔離區(qū)320。
0051根據(jù)本發(fā)明的發(fā)明人，第一器件的閾值電壓基本取決于背柵區(qū) 域，特別是背柵長度Sl和背柵區(qū)域的摻雜濃度。漏極擴展長度X1是從 漏極擴展區(qū)域306的一側到柵極320的第一側，其中該第一側在漏極擴 展區(qū)域306上方。缺口區(qū)域長度Gl是從漏極擴展區(qū)域306的這一側到背 柵區(qū)域308的一側的長度。背柵長度Sl是從該背柵區(qū)域322的第一側到 背柵區(qū)域322的第二側的長度?？倻系篱L度L1等于2*乂1+2*01+81。
0052第二對稱的HVMOS晶體管器件在圖3B中描述。第二器件具有 溝道長度L2，其在此示例中大于圖3A的溝道長度L1。該第二器件與第 一器件相似，因此在此省略了一些描述。對于更多細節(jié)，請參看上文圖 3A的描述。
0053具有第一類型導電性的阱區(qū)域304形成且/或存在于半導體主體 或襯底302上。該阱區(qū)域304通常具有相對低的摻雜濃度。
0054第一和第二漏極擴展區(qū)域306和308形成于阱區(qū)域304內。第 --和第二漏極擴展區(qū)域306和308是對稱的并且具有與阱區(qū)域304的導電性類型相反的第二導電性類型。背柵區(qū)域322也形成于阱區(qū)域304內， 處于第一和第二漏極擴展區(qū)域306和308之間。該背柵區(qū)域具有與阱區(qū) 域304相同的導電性類型，但通常具有更高的摻雜濃度。該背柵區(qū)域308 具有根據(jù)該器件預期的且/或選擇的閾值電壓所選擇的背柵長度Sl和摻
雜濃度。
0055隔離結構310的存在是為了隔離個別晶體管器件。該隔離結構 310可以是局部氧化結構(LOCOS)、淺溝槽隔離區(qū)域(STI)或其它適當?shù)募?成電路隔離方案。通常，這些隔離結構在阱區(qū)域304或漏極擴展區(qū)域306 和308形成之前形成。
0056第一源極/漏極區(qū)域314形成于第一漏極擴展區(qū)域306內。第一 源極/漏極區(qū)域314具有與阱區(qū)域304的導電性類型相反的第二類型的導 電性。第二源極/漏極區(qū)域312形成于第二漏極擴展區(qū)域308內。第二源 極/漏極區(qū)域312具有與阱區(qū)域304的導電性類型相反的第二類型的導電 性。第一源極/漏極區(qū)域314和第二源極/漏極區(qū)域312是對稱的。
0057柵極結構包括柵極介電層316、側壁320和柵極318，該柵極結 構形成于阱區(qū)域304上方。通常，柵極結構在形成源極區(qū)域312和漏極 區(qū)域314之前形成。
0058根據(jù)本發(fā)明的發(fā)明人，第二器件的閾值電壓基本取決于背柵區(qū) 域322，特別是背柵長度S2和背柵區(qū)域的摻雜濃度。漏極擴展長度X2 是從漏極擴展區(qū)域306的一側到柵極320的第一側，其中該第一側在漏 極擴展區(qū)域306上方。缺口區(qū)域長度G2是從漏極擴展區(qū)域306的這一側 到背柵區(qū)域308的一側的長度。背柵長度S2是從該背柵區(qū)域322的第一 側到背柵區(qū)域322的第二側的長度?？倻系篱L度L2等于2*X2+2*G2+S1。
0059因此，第二器件的閾值電壓基本等于圖3A中第一器件的閾值電 壓，盡管前者的溝道長度L2大于后者的溝道長度L1。
0060第一和第二器件實際上是示例，并且提供這兩個示例是為了便 于更好地理解本發(fā)明的各方面。此外，應當注意圖3A和3B所示的背柵 長度Sl和S2在形成時是相等的，但是在擴散和/或其它處理后會發(fā)生變 化并且長度上會有一些變化。圖2A和2B未顯示這些變化是為了便于更 好地理解本發(fā)明。
10061此外，應當理解本發(fā)明的各方面包括DEMOS器件并且不限于 HVMOS器件。
0062圖4是圖解說明根據(jù)本發(fā)明的一方面制造具有變化的溝道長度 但閾值電壓相似的DEMOS或HVMOS晶體管器件的方法400的流程圖。 可參考以上所示的圖2A和2B獲得更多細節(jié)。方法400形成具有變化的 溝道長度但閾值電壓相似的第一和第二不對稱的HVMOS晶體管器件。
0063同時，為了簡化說明，方法400被描述為順序執(zhí)行。應當理解 并體會本發(fā)明不限于圖解說明的順序，因為根據(jù)本發(fā)明一些方面可以以 不同的順序發(fā)生且/或與本文介紹及描述的其它方面同時發(fā)生。而且，根 據(jù)本發(fā)明的一方面。實現(xiàn)一種方法并非需要所有圖解說明的特征。
0064方法400在塊402開始，其中提供了半導體襯底或主體。半導 體主體由諸如硅等半導體材料構成。半導體襯底或主體通常是晶片并且 可以是摻摻雜的或不摻摻雜的。
0065在塊404處，隔離結構形成于襯底上。該隔離結構用于電子隔 離該器件上的個別晶體管。該隔離結構可以是局部氧化結構(LOCOS)、 淺溝槽隔離區(qū)域(STI)或其它適當?shù)募呻娐犯綦x方案。LOCOS結構首先 通過沉積氧化膜和氮化膜形成，然后被圖案化并被蝕刻以在需要隔離結 構的襯底中暴露面積。之后，襯底被氧化以形成隔離結構。STI結構首先 通過在襯底中蝕刻溝槽形成，然后使用由諸如二氧化硅、氮化硅等絕緣 材料構成的絕緣體被填充。
0066在塊406處，由第一和第二阱區(qū)域構成的阱區(qū)域形成于半導體 主體內。在一個示例中，n-型或p-型摻雜分別摻入(spedes)半導體主體以 形成n阱和p阱區(qū)域。在另一示例中，半導體主體已適當摻入了預期的 摻雜及濃度并且可以用作阱區(qū)域。這些阱區(qū)域具有第一導電性類型，例 如n-型或p-型。在一個示例中，p-型阱被形成為劑量為約5E14每立方厘 米到約11E15每立方厘米的外延層。可以根據(jù)本發(fā)明使用其它適當?shù)墓?藝形成阱區(qū)域。
0067第一漏極擴展區(qū)域根據(jù)第一溝道長度Ll形成于塊408處的第一 阱區(qū)域內。第一漏極擴展區(qū)域具有與第一導電性類型相反的第二導電性 類型，并且部分地限定了第一漏極擴展長度X1。第二漏極擴展區(qū)域根據(jù)第二溝道長度L2形成于塊410處的第二阱區(qū)域，第二溝道長度L2可相 對長度L1有所變化。第二漏極擴展區(qū)域部分地限定了第二漏極擴展長度 X2。
0068漏極擴展區(qū)域通過注入(implant)具有相對低劑量且低能量的所選
摻雜形成。具有所選劑量和能量的第一和第二漏極擴展區(qū)域被形成以產(chǎn) 生小于隨后形成的源極和漏極區(qū)域的預期的摻雜濃度，以便隨著漏極電 壓的增大漏極擴展區(qū)域耗盡(deplete)。
0069在塊412處，第一背柵區(qū)域根據(jù)第一溝道長度L1和所選閾值電 壓被形成。形成的第一背柵區(qū)域具有產(chǎn)生所選的閾值電壓的背柵長度Sl 和摻雜濃度。在一個示例中背柵區(qū)域通過注入具有約為0.5E12到約 1.0E13的劑量及約30到約90KeV的能量的硼形成?？梢允褂闷渌m當 的工藝形成背柵區(qū)域。
0070第一背柵區(qū)域限定背柵長度S1和缺口區(qū)域長度G1， Gl是第一 背柵區(qū)域的一側與第一漏極擴展區(qū)域之間的距離。在塊414處，第二背 柵區(qū)域根據(jù)第二溝道長度和所選閾值電壓被形成。形成的第一和第二背 柵區(qū)域均具有產(chǎn)生所選的閾值電壓的長度和摻雜濃度。第二背柵區(qū)域還 限定了第二背柵長度S2和第二缺口區(qū)域長度G2， G2是第二背柵區(qū)域的 一側和第二漏極擴展區(qū)域的一側之間的距離。在一些實例中，第一背柵 長度Sl和第二背柵長度S2形成時幾乎是相等的，原因在于形成中其使 用的摻雜濃度或劑量。在其它實例中，第一背柵長度Sl和第二背柵長度 S2可以變化且/或摻雜濃度可以變化以獲得選擇的閾值電壓。此外，也應 當理解，在本發(fā)明的其它方面中，第一背柵長度Sl和第二背柵長度S2 可以變化且/或摻雜濃度可以變化以獲得變化的閾值電壓。
0071應當理解可以增加缺口區(qū)域長度而基本不影響閾值電壓。通常， 第一缺口區(qū)域長度Gl和第二缺口區(qū)域長度G2分別根據(jù)第一和第二溝道 長度進行選擇。
0072在塊416處，第一柵極結構形成于第一阱區(qū)域的上方并包括柵 極介電層、柵極電極層和一些側壁隔離區(qū)。第一柵極結構限定了第一溝 道長度Ll并且還用于限定第一缺口區(qū)域長度Gl和第一漏極擴展長度 XI。在塊418處，第二柵極結構形成于第二阱區(qū)域的上方并且也包括柵極介電層、柵極電極層和多個側壁隔離區(qū)。第二柵極結構在長度上相對
第一柵極結構有變化并且限定了第二溝道長度L2。此外，第二柵極結構 的柵極電極還用于限定第二缺口區(qū)域長度G2和第二漏極擴展長度X2。
0073在塊420處，第一源極區(qū)域形成于第一背柵區(qū)域內并且第一漏 極區(qū)域形成于第一漏極擴展區(qū)域內。在塊422處，第二源極區(qū)域形成于 第二背柵區(qū)域內并且第二漏極區(qū)域形成于第二漏極擴展區(qū)域內。
0074也可以執(zhí)行其它工藝，諸如熱工藝。例如，可以執(zhí)行快速熱退 火(thermal anneal)，這將活化源極區(qū)域/漏極區(qū)域內注入的摻雜。另一示例 中，可以在約1050攝氏度到約1100攝氏度的溫度執(zhí)行適當?shù)耐嘶?，?續(xù)時間約300到約600分鐘。此外，硅化物區(qū)域可以形成于柵極結構上 及源極/漏極區(qū)域上。例如，適當?shù)墓杌飬^(qū)域可由鈷(Co)、鈦(Ti)等構成。 通常，硅化物區(qū)域通過施加掩模或噴涂硅化物材料(諸如Co、 Ti等)至第 一柵極層上來形成。之后硅化物工藝被執(zhí)行，引起硅化物材料與下面的 材料(諸如硅)發(fā)生反應，從而形成硅化物區(qū)域。此外，熱工藝或退火通常 被執(zhí)行。硅化物區(qū)域通常向第一柵極層提供較低的接觸電阻。
0075隨后，可形成夾層介電層或其它絕緣層并且可以選擇性地在其 中形成接觸。之后，可以形成包括保護層和金屬化層的其它層從而完成 器件的制造。
0076制造之后，產(chǎn)生的背柵長度(poly重疊)可相對形成時其最初的長 度有所變化。此外，產(chǎn)生的背柵長度可以彼此間變化或彼此大致相等。 擴散和/或其它制造工藝會導致背柵長度相對注入時的長度有輕微的變 化。但是，即使有變化，仍可保持兩個區(qū)域的電學特性。此外，應當注 意形成時的最初長度可以被選擇以在制造完成時產(chǎn)生相似的背柵長度。
0077盡管以上方法是相對第一和第二器件描述的，但是該方法也包 括在具有第一溝道長度的區(qū)域內形成多個器件以及在具有第二溝道長度 的其它區(qū)域內形成多個器件。此外，應當理解方法400可以擴展到具有 變化溝道長度但具有固定或不變的背柵長度(通常也稱為POLY重疊)的 多個器件。例如，可使用該方法400形成具有不同溝道長度但具有相同 背柵長度的第三器件。
0078圖5是描述根據(jù)本發(fā)明的一方面制造具有變化的溝道長度和基本相似的閾值電壓的對稱HVMOS晶體管器件的方法500的流程圖?？?以參考以上所示的圖3A和3B獲得更多細節(jié)。方法500形成具有變化的 溝道長度但閾值電壓相似的第一和第二對稱HVMOS晶體管器件。0079同時，為了簡化說明，在順序地執(zhí)行方法500時對其進行了描 述。應當理解并體會本發(fā)明并不限于圖解說明的順序，因為根據(jù)本發(fā)明 一些方面可以以不同的順序發(fā)生且/或與本文介紹及描述的其它方面同時 發(fā)生。而且，根據(jù)本發(fā)明的一方面并非所有圖解說明的特征必須實現(xiàn)一 種方法。
0080方法500在塊/單元502開始，其中提供了半導體襯底或主體。 半導體主體由諸如硅等半導體材料構成。半導體襯底或主體通常是晶片
并且可以是摻摻雜的或不摻摻雜的。
0081在塊504處，隔離結構形成于襯底上。該隔離結構用于電子隔 離該器件上的個別晶體管。該隔離結構可以是局部氧化結構(LOCOS)、 淺溝槽隔離區(qū)域(STI)或其它適當?shù)募呻娐犯綦x方案。
0082在塊506處，由第一和第二阱區(qū)域構成的阱區(qū)域形成于半導體 主體內。這些阱區(qū)域具有第一導電性類型，例如n-型或p-型。
0083在塊508處，第一對稱的漏極擴展區(qū)域根據(jù)第一溝道長度Ll形 成于第一阱區(qū)域內。第一對稱漏極擴展區(qū)域具有與第一導電性類型相反 的第二導電性類型。第一對稱擴展區(qū)域限定第一漏極擴展長度X1。在塊 510處，第二對稱漏極擴展區(qū)域根據(jù)可相對長度Ll變化的第二溝道長度 L2形成于第二阱區(qū)域內。第二對稱漏極擴展區(qū)域也具有第二導電性類型。 此外，第二對稱漏極擴展區(qū)域限定第二漏極擴展長度X2。
0084在塊512處，第一背柵區(qū)域根據(jù)第一溝道長度Ll和選擇的閾值 電壓形成于第一對稱漏極擴展區(qū)域之間。形成的第一背柵區(qū)域具有產(chǎn)生 選擇的閾值電壓的長度和摻雜濃度。第一背柵區(qū)域限定背柵長度Sl和缺 口區(qū)域長度Gl， Gl是第一背柵區(qū)域的一側和第一漏極擴展區(qū)域之間的 距離。在塊514處，第二背柵區(qū)域根據(jù)第二溝道長度和選擇的閾值電壓 形成于第二對稱漏極擴展區(qū)域之間。形成的第一和第二背柵區(qū)域均具有 產(chǎn)生選擇的閾值電壓的長度和摻雜濃度。第二背柵區(qū)域還限定第二背柵 長度S2和第二缺口區(qū)域長度G2， G2是第二背柵區(qū)域的一側和第二漏極擴展區(qū)域的一側之間的距離。
0085在塊516處，第一柵極結構形成于第一阱區(qū)域的上方并包括柵 極電介層、柵極電極層和一些側壁隔離區(qū)。第一柵極結構部分覆蓋了第 一對稱漏極擴展區(qū)域和第一背柵區(qū)域并限定了第一溝道長度L1。在塊518
處，第二柵極結構形成于第二阱區(qū)域的上方并也包括柵極電介層、柵極 電極層和側壁隔離區(qū)。第二柵極結構在長度上相對第一柵極結構有變化 并且限定了第二溝道長度。此外，第二柵極結構部分覆蓋第二對稱漏極 擴展區(qū)域并覆蓋第二背柵區(qū)域。
0086在塊520處，第一源極/漏極區(qū)域形成于第一對稱漏極擴展區(qū)域 內。在塊522處，第二源極/漏極區(qū)域形成于第二對稱漏極擴展區(qū)域內。
0087形成的第一對稱器件具有由2*X1+2*G1+S1構成的第一溝道長 度Ll，并且形成的第二對稱器件具有由2*X2+2*G2+S2構成的第二溝道 長度L2。但是由于第一和第二背柵區(qū)域具有相似的長度(S2二S1)和相似的 摻雜濃度，因此第一和第二器件具有大致相同的閾值電壓。
0088也可以執(zhí)行其它工藝，諸如熱工藝。例如，可以執(zhí)行快速熱退 火，這將活化源極區(qū)域/漏極區(qū)域內注入的摻雜。此外，硅化物區(qū)域可以 形成于柵極結構上及源極/漏極區(qū)域上。例如，適當?shù)墓杌飬^(qū)域可由鈷 (Co)、鈦(Ti)等構成。通常，硅化物區(qū)域通過施加掩?；蛟诘谝粬艠O層上 噴涂硅化物材料(諸如Co、 Ti等)來形成。之后硅化物工藝被執(zhí)行，引起 硅化物材料與下面的材料(諸如硅)發(fā)生反應，從而形成硅化物區(qū)域。此外， 熱工藝或退火通常被執(zhí)行。硅化物區(qū)域通常向第一柵極層提供較低的接 觸電阻。
0089隨后，可形成夾層介電層或其它絕緣層并且可以選擇性地在其 中形成接觸。之后，可以形成包括保護層和金屬化層的其它層從而完成 器件的制造。
0090盡管以上方法是相對第一和第二器件描述的，但是該方法也包 括在具有第一溝道長度的區(qū)域內形成多個器件以及在具有第二溝道長度 的其它區(qū)域內形成多個器件。此外，應當理解方法500可以擴展到具有 變化溝道長度但具有固定或不變的背柵長度(通常也稱為POLY重疊)的 多個器件。例如，可使用該方法500形成具有不同溝道長度但具有相同背柵長度的第三器件。
0091本發(fā)明相關的的本領域技術人員應當理解還可以在要求保護的 發(fā)明范圍內對描述的實施例和許多其它實施例作各種修改。
權利要求
1. 一種制造漏極擴展的半導體器件的方法，所述方法包括形成第一阱區(qū)域于設計用于具有第一溝道長度的器件的半導體主體的第一區(qū)域內；形成第二阱區(qū)域于設計用于具有第二溝道長度的器件的半導體主體的第二區(qū)域內；根據(jù)共有的閾值電壓形成背柵阱區(qū)域于所述第一和第二區(qū)域內，其中所述第一和第二區(qū)域中形成的所述背柵阱區(qū)域具有相等的背柵長度和摻雜濃度；形成第一漏極擴展于所述第一區(qū)域內；形成第二漏極擴展區(qū)域于所述第二區(qū)域內；根據(jù)所述第一溝道長度形成第一柵極結構于所述第一區(qū)域內；根據(jù)所述第二溝道長度形成第二柵極結構于所述第二區(qū)域內；形成第一漏極區(qū)域于所述第一漏極擴展區(qū)域內；形成第二漏極區(qū)域于所述第二漏極擴展區(qū)域內；形成第一源極區(qū)域于所述第一區(qū)域內的所述背柵阱區(qū)域內；以及形成第二源極區(qū)域于所述第二區(qū)域內的所屬背柵阱區(qū)域內。
2. —種制造對稱的漏極擴展的半導體器件的方法，所述方法包括 形成第一阱區(qū)域和第二阱區(qū)域于半導體主體內；根據(jù)第一溝道長度形成第一對稱的漏極擴展區(qū)域于所述第一阱區(qū)域內；根據(jù)第二溝道長度形成第二對稱的漏極擴展區(qū)域于所述第二阱區(qū)域內；根據(jù)閾值電壓形成第一背柵區(qū)域于所述第一阱區(qū)域內所述第一對稱 的漏極擴展區(qū)域之間；根據(jù)閾值電壓形成第二背柵區(qū)域于所述第二阱區(qū)域內所述第二對稱 的漏極擴展區(qū)域之間；形成第一柵極結構于所述第一阱區(qū)域的上方，所述第一柵極結構限定具有所述第一溝道長度的第一溝道區(qū)域；以及形成第二柵極結構于所述第二阱區(qū)域的上方，所述第二柵極結構限 定具有所述第二溝道長度的第二溝道區(qū)域。
3. 根據(jù)權利要求2所述的方法，進一步包括形成第一源極/漏極區(qū)域 于所述第一對稱的漏極擴展區(qū)域內；以及形成第二源極/漏極區(qū)域于所述 第二對稱的漏極擴展區(qū)域內。
4. 根據(jù)權利要求2或3所述的方法，其中所述第一溝道長度大于所 述第二溝道長度。
5. 根據(jù)權利要求2或3所述的方法，其中形成的所述第一和第二阱 區(qū)域具有p-型導電性并且形成的所述第一和第二背柵區(qū)域具有p-型導電性。
6. —種制造漏極擴展的半導體器件的方法，所述方法包括 選擇閾值電壓和溝道長度； 形成阱區(qū)域于半導體主體內； 形成漏極擴展區(qū)域于所述阱區(qū)域內； 根據(jù)所選擇的閾值電壓選擇背柵摻雜濃度和長度； 根據(jù)提供所選擇的閾值電壓的所選背柵摻雜濃度和長度形成背柵區(qū)域于所述阱區(qū)域內；形成柵極結構于限定所述溝道長度的所述阱區(qū)域的上方； 形成漏極區(qū)域于所述漏極擴展區(qū)域內；以及 形成源極區(qū)域于所述背柵區(qū)域內。
7. 根據(jù)權利要求6所述的方法，進一步包括根據(jù)所述溝道長度且獨 立于所述閾值電壓形成所述漏極擴展區(qū)域。
8. 根據(jù)權利要求6或7所述的方法，進一步包括 選擇第二溝道長度；形成第二阱區(qū)域于所述半導體主體內； 形成第二漏極擴展區(qū)域于所述第二阱區(qū)域內；根據(jù)提供所選擇的閾值電壓的所選背柵摻雜濃度和長度形成第二背 柵區(qū)域于所述第二阱區(qū)域內；形成第二柵極結構于具有第二溝道長度的所述阱區(qū)域的上方； 形成第二漏極區(qū)域于所述第二漏極擴展區(qū)域內；以及 形成第二源極區(qū)域于所述第二背柵區(qū)域內。
9.根據(jù)權利要求8所述的方法，進一步包括-選擇第三溝道長度；形成第三阱區(qū)域于所述半導體主體內； 形成第三漏極擴展區(qū)域于所述第三阱區(qū)域內；根據(jù)提供所選擇的閾值電壓的所選背柵摻雜濃度和長度形成第三背 柵區(qū)域于所述第三阱區(qū)域內；形成第三柵極結構于具有第三溝道長度的所述阱區(qū)域的上方； 形成第三漏極區(qū)域于所述第三漏極擴展區(qū)域內；以及 形成第三源極區(qū)域于所述第三背柵區(qū)域內。
全文摘要
公開的方法可制造具有變化的溝道長度和基本相似的閾值電壓的漏極擴展金屬氧化物半導體(DEMOS)器件。為第一和第二器件選擇閾值電壓。形成第一和第二阱區(qū)域(204)。第一和第二漏極擴展區(qū)域(206)形成于所述阱區(qū)域內。第一和第二背柵(208)區(qū)域根據(jù)選擇的閾值電壓形成于所述阱區(qū)域內。第一和第二柵極結構形成于具有變化的溝道長度的第一和第二阱區(qū)域的上方。第一源極區(qū)域(212)形成于第一背柵區(qū)域之內并且第一漏極區(qū)域形成于第一漏極擴展區(qū)域之內。第二源極區(qū)域形成于第二背柵區(qū)域內并且第二漏極區(qū)域形成于漏極擴展區(qū)域內。
文檔編號H01L21/336GK101461045SQ200780015965
公開日2009年6月17日 申請日期2007年3月12日 優(yōu)先權日2006年3月10日
發(fā)明者J·C·米特羅斯, V·埃瓦諾 申請人:德克薩斯儀器股份有限公司