專利名稱：包含精細間距陣列且具有交錯觸點的半導(dǎo)體裝置及其設(shè)計和制造方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及包含精細間距陣列的半導(dǎo)體裝置，且更具體地說涉及包含經(jīng)布置 以促進增加此些陣列的密度并減少其間距的觸點的半導(dǎo)體裝置，以及有效減少此些陣列 的觸點間距。更具體地說，本發(fā)明涉及具有交錯觸點的半導(dǎo)體裝置。
背景技術(shù)：
半導(dǎo)體裝置的許多特征的尺寸正在不斷減小以促進增加特征或裝置的密度。每當實 現(xiàn)特征尺寸的進一步減小時，就已克服了多種難題。
制造在此項技術(shù)中稱為"觸點"的導(dǎo)電結(jié)構(gòu)提出了當前減小裝置尺寸的難題，觸點 是用于在位線與半導(dǎo)體襯底中的對應(yīng)導(dǎo)電摻雜的有源裝置區(qū)之間建立導(dǎo)電連接。由于現(xiàn) 有技術(shù)蝕刻工藝可實現(xiàn)的最高縱橫比存在限制，所以無法形成在其基底處具有充足尺寸 的接觸孔。因此，在兩個或兩個以上工藝步驟中形成接觸孔。首先，在介電材料的基底 層中制造每一接觸孔的基底部分。接觸孔的基底填充有導(dǎo)電材料，其在接觸孔中形成所 謂的導(dǎo)電"插塞"，其與下伏的有源裝置區(qū)電連通。隨后，在介電材料的基底層上形成 介電材料的一個或一個以上上層以及從中延伸的導(dǎo)電插塞。隨后，穿過介電材料的一個 或一個以上上層形成每一接觸孔的上部。為了使每一接觸孔的上部與其對應(yīng)插塞正確對 準，跨越每一接觸孔的上部的底部的尺寸必須顯著小于跨越導(dǎo)電插塞頂部的尺寸。如果 跨越每一導(dǎo)電插塞的頂面的尺寸過小，則可能會發(fā)生未對準，且在每一接觸孔的上部中 形成的觸點可能不會與其對應(yīng)的導(dǎo)電插塞電連通或建立充分的電連通。如果跨越每一接 觸孔的上部的底部的尺寸過小，則其中形成的觸點與導(dǎo)電插塞之間的接觸電阻可能會高 到不合意的程度。
因此，需要促進不斷減小半導(dǎo)體裝置結(jié)構(gòu)的特征尺寸的接觸結(jié)構(gòu)及觸點制造工藝。

發(fā)明內(nèi)容
本發(fā)明包含半導(dǎo)體裝置結(jié)構(gòu)，其具有不受半導(dǎo)體裝置結(jié)構(gòu)的觸點的存在限制的特征 密度。此外，本發(fā)明包含用于制造半導(dǎo)體裝置結(jié)構(gòu)的方法。
在一個方面中，根據(jù)本發(fā)明的半導(dǎo)體裝置結(jié)構(gòu)包含交錯觸點。通過使觸點交錯，可 在有源裝置區(qū)與位線中實現(xiàn)或維持所要的現(xiàn)有技術(shù)間距，而無損于可制造此些裝置的效 率或其可靠性。術(shù)語"半導(dǎo)體裝置結(jié)構(gòu)"在本文中使用時包含晶片及其它塊狀半導(dǎo)體襯
底、部分晶片、電路小片群組及經(jīng)單一化的電路小片。此些半導(dǎo)體裝置結(jié)構(gòu)既包括完成
的、經(jīng)過封裝及未經(jīng)過封裝的集成電路，也包括生產(chǎn)中的半導(dǎo)體裝置結(jié)構(gòu)。
舉例來說，并入本發(fā)明的教示的半導(dǎo)體裝置結(jié)構(gòu)可包含具有導(dǎo)電插塞的觸點，所述
導(dǎo)電插塞的寬度接近甚至超過所述結(jié)構(gòu)的有源裝置區(qū)或位線的間距。相對大的導(dǎo)電插塞 可具有尺寸可防止或消除對應(yīng)觸點的上覆部分可能未與其對準的可能性的上表面。另外
或替代地，導(dǎo)電插塞的上表面的尺寸及跨越每一接觸孔的上部的底部的對應(yīng)尺寸可大到 足以防止上部內(nèi)的觸點與導(dǎo)電插塞之間的不合意的大量接觸電阻。
本發(fā)明的另一方面包含用于制造半導(dǎo)體裝置結(jié)構(gòu)的觸點的方法。此方法可釆用所謂 的"雙鑲嵌"方法，其中形成延伸到半導(dǎo)體裝置結(jié)構(gòu)的兩個或兩個以上不同制造水平或 高度的溝槽和/或小孔。隨后用導(dǎo)電材料填充所述溝槽和/或小孔。在屬于本發(fā)明的范圍 內(nèi)的方法的實例中形成位線溝槽，也形成與其對準且從位線溝槽延伸到下伏導(dǎo)電插塞的 接觸孔。當采用此類技術(shù)時，有效地增加光刻設(shè)備的對準容限。
在此類方法期間形成中間結(jié)構(gòu)也處于本發(fā)明的范圍內(nèi)。在不限制本發(fā)明的范圍的情 況下，本發(fā)明包含中間半導(dǎo)體裝置結(jié)構(gòu)，其包含用于多種功能的材料層。舉例來說，單 個材料層可在制造過程中的不同點處充當蝕刻終止物、硬掩模及拋光終止物。
在另一方面中，本發(fā)明包含用于設(shè)計具有偏移觸點的半導(dǎo)體裝置結(jié)構(gòu)的方法。
所屬領(lǐng)域的技術(shù)人員通過考慮以下的描述、附圖和所附權(quán)利要求書將容易明白本發(fā) 明的其它特征及優(yōu)點。
下文中參考圖式描述本發(fā)明的各個方面的細節(jié)。


在描繪本發(fā)明的各個方面的實例的圖中
圖1是包含導(dǎo)電摻雜半導(dǎo)體材料的有源區(qū)域或有源裝置區(qū)布置在半導(dǎo)體襯底的至少 一部分上的方式的示意表示圖2是包含相對于彼此偏移或錯開的導(dǎo)電插塞的部分制造的半導(dǎo)體裝置結(jié)構(gòu)的部分橫截面表示圖，其中一行導(dǎo)電插塞與半導(dǎo)體襯底的一系列有源裝置區(qū)的每隔一個有源裝 置區(qū)連通；
圖3是說明圖2的導(dǎo)電插塞與下伏的接觸孔和接觸小孔可交錯的方式的半導(dǎo)體裝置 結(jié)構(gòu)的一部分的示意表示,圖4到圖19描繪包含交錯觸點的半導(dǎo)體裝置結(jié)構(gòu)的制造的實例；及
圖20是并入本發(fā)明的教示的半導(dǎo)體裝置結(jié)構(gòu)的部分橫截面。
具體實施例方式
圖1是半導(dǎo)體襯底10中的有源區(qū)域12 (其在本文中也稱為"有源裝置區(qū)")的示意 表示圖，其中只展示了半導(dǎo)體襯底IO的一小部分。本文中所使用的術(shù)語"半導(dǎo)體襯底" 涵蓋半導(dǎo)體電路小片、半導(dǎo)體晶片、部分晶片及其它塊狀半導(dǎo)體襯底以及從其中單體化 出來的裝置及裝置群組。如所說明，有源區(qū)域12是細長元件，其包括半導(dǎo)體襯底10的 導(dǎo)電摻雜的區(qū)。這些細長的元件可彼此平行地定向。在并入有當前現(xiàn)有技術(shù)的半導(dǎo)體裝 置中，有源區(qū)域12可具有小到約10nm的寬度，且可彼此隔開小到約50nm或更小(例 如，10nm)的距離。因此，其間距可小到約60nm或更小(例如，約20nm)。當然， 有源區(qū)域12可寬于或窄于10nm，且可彼此隔開大于或小于50nm，而不會偏離本發(fā)明 的范圍。
圖2是穿過半導(dǎo)體裝置的橫截面且其說明垂直于圖l所示的平面的由圖1的線2—2 所示的一般定向中的平面，在圖2中，有源區(qū)域12延伸到圖的平面中且延伸出所述平 面。此外，圖2展示位于每隔一個或每兩個有源區(qū)域12上且與其連通的接觸插塞14。 這是因為，每一接觸插塞14具有接近甚至超過有源區(qū)域12的間距的最大直徑，但相鄰 的接觸插塞14必須彼此電隔離。每一接觸插塞14的相對大的大小使接觸插塞14與和 其電連接的有源區(qū)域12之間的接觸電阻最小化。以假想圖繪示的用于剩余有源區(qū)域12 的接觸插塞14位于圖2的平面的正后方或正前方。
圖3中展示接觸插塞14與位于接觸插塞14 (圖2)上方的接觸孔16之間的交錯， 圖3是部分制造的半導(dǎo)體裝置1的俯視圖。接觸孔16與接觸插塞14的間距可約為有源 區(qū)域12的間距的兩倍(例如，如果有源區(qū)域的間距為約100 nm，則接觸插塞14與接觸 孔16的間距可為約200 nm，如果有源區(qū)域的間距為約20 nm，則接觸插塞14與接觸孔 16的間距可為約40 nm)。如所描繪，接觸孔16以其與其對應(yīng)的接觸插塞14對準的方 式交錯。繼續(xù)以上提到的示范性尺寸，接觸孔16可在其頂部18上為約100 nm或更大 (例如，在直徑或?qū)挾确矫?，且在其基底20上為約30 nm (例如，在直徑方面)，其暴
9(圖2)。接觸插塞14的上表面15和接觸孔16的基底(圖2 未展示)的相對尺寸(例如，具有約為跨越對應(yīng)基底的距離的兩倍到三倍大的寬度的上 表面15)提供使接觸孔16與接觸插塞14對準的相對大量的容限，且可使接觸插塞14 與隨后形成于接觸孔16頂部上的觸點(圖3中未展示)之間的接觸電阻最小化。
雖然描繪了橢圓形的接觸孔16,但相對于其高度或長度具有其它橫截面形狀的接觸 孔也處于本發(fā)明的范圍內(nèi)。舉例來說，接觸孔16可具有圓形的橫截面形狀，其可用于 進一步增加有源區(qū)域12沿其延伸的方向上的密度，所述方向橫穿圖2的平面。
在不限制本發(fā)明的任何方面的范圍的情況下，每一接觸插塞14可包括單一結(jié)構(gòu)， 或包含一與對應(yīng)的有源區(qū)域12接觸的下部(未圖示)及上部?？捎糜谛纬蓡我唤佑|插 塞14或至少形成接觸插塞14的下部的材料的實例包含(但不限于)鎢(W)及導(dǎo)電摻 雜的多晶硅。當然，接觸插塞14的上部也可由鎢以及多種其它材料形成，包含(但不 限于)銅、鋁(其可通過流動或沉積工藝而引入)、鎳或任何其它結(jié)構(gòu)上穩(wěn)定而且與鄰 近材料(例如，有源區(qū)域12及導(dǎo)電線68 (圖18到圖20)的材料)具有低接觸電阻的 合適材料。
現(xiàn)在轉(zhuǎn)向圖4到圖19，其描繪用于制造并入本發(fā)明的教示的半導(dǎo)體裝置結(jié)構(gòu)的工藝 的實例。所屬領(lǐng)域的技術(shù)人員將認識到，所述制造工藝可能會且一般以晶片或其它塊狀 半導(dǎo)體襯底級別進行，使得可同時制造大量半導(dǎo)體裝置，且使其具備本發(fā)明的特征。
在圖4中描繪結(jié)構(gòu)30,結(jié)構(gòu)30包含半導(dǎo)體襯底10及形成在半導(dǎo)體襯底10上的至 少一個結(jié)構(gòu)層32，所述結(jié)構(gòu)層32包含使鄰近的導(dǎo)電結(jié)構(gòu)(例如，接觸插塞14 (圖2) 等)彼此電隔離的絕緣材料(例如，摻雜的二氧化硅、未摻雜的二氧化硅等)。任何其 它合適的常規(guī)工藝(包含(但不限于)材料沉積、掩蔽、蝕刻、拋光或平坦化等)均可 用于包含接觸插塞14的結(jié)構(gòu)，其中此些工藝中使用的掩模經(jīng)配置以與接觸插塞14交錯。
在結(jié)構(gòu)層32上設(shè)置絕緣層34 (例如，包含摻雜的二氧化硅、未摻雜的二氧化硅、 低k電介質(zhì)等的層)?？赏ㄟ^已知的工藝來形成絕緣層34，其中包含(但不限于)沉積 技術(shù)(例如，分解正硅酸乙酯(TEOS)等)，如旋涂玻璃(SOG)等。
蝕刻終止層36 (例如，氮化硅薄膜等)位于結(jié)構(gòu)層32上。蝕刻終止層36之所以如 此稱呼是因為其將在后續(xù)(例如，雙鑲嵌)蝕刻工藝中用作蝕刻終止物。依據(jù)其形成材 料，蝕刻終止層36也可充當用于隨后用于圖案化光致抗蝕劑層38以形成光掩模40 (見 圖5)的抗反射涂層(ARC)。視情況，可在形成蝕刻終止層36之前或之后形成一個或 一個以上其它ARC (未圖示)。
繼續(xù)參看圖4，在蝕刻終止層36上施加光致抗蝕劑層38 (例如，通過旋涂技術(shù)、
10噴射技術(shù)或任何其它合適的施加工藝)。隨后，使用已知的工藝(例如，暴露及顯影工 藝等)來圖案化光致抗蝕劑層38以從其形成光掩模40，如圖5所示。光掩模40包含固 態(tài)區(qū)42，其包含橫向位于接觸插塞14的陣列的外側(cè)的固態(tài)區(qū)，所述固態(tài)區(qū)42經(jīng)定位且 經(jīng)配置以防止或限制下伏蝕刻終止層36的特定區(qū)域的移除(例如，通過防止或限制其 暴露于一種或一種以上蝕刻劑、溶劑、等離子體等)。光掩模40的小孔44經(jīng)定位且經(jīng) 配置以促進移除下伏蝕刻終止層36的其它區(qū)域。
一旦已在蝕刻終止層36上形成光掩模40或另一合適的掩模，便可如圖6說明移除 蝕刻終止層36的所要區(qū)(即，上文所稱的"其它區(qū)")，以在其中形成小孔37?？赏ㄟ^ 此項技術(shù)中已知的任何合適工藝來實行移除，其中包含(但不限于)通過濕式或干式蝕 刻工藝或通過其它方式。可以某種交錯的關(guān)系來布置蝕刻終止層36的小孔37，例如圖 3及圖7所示的小孔。在査看本揭示內(nèi)容的稍后部分之后將更好地理解，蝕刻終止層36 防止下伏層、薄膜或結(jié)構(gòu)的材料被不合意地移除。
在已圖案化了蝕刻終止層36之后，可如圖8所示在其上形成介電層。以非限制性 實例的方式，介電層46可包含摻雜的二氧化硅(例如，硼磷硅玻璃(BPSG)、磷硅玻 璃(PSG)、硼硅玻璃(BSG)等)、旋涂玻璃(SOG)、低k電介質(zhì)等?？沙鲇诙喾N目的 來調(diào)整介電層46的厚度。此類目的包含(但不限于)促進在其頂部及底部處形成具有 所要尺寸的接觸孔62 (圖16);防止當蝕刻終止層36的材料暴露于移除介電層46的材 料時聚合物過快地回填接觸孔62;最小化位于介電層46的相對側(cè)上的導(dǎo)電特征之間的 電干擾；促進隨后將導(dǎo)電材料引入到接觸孔62中；以及界定導(dǎo)電線68 (圖18到圖20) 的高度。
可在介電層46上形成掩模50m (見圖10)或"心軸"。繼續(xù)參看圖8，可通過循序 地在蝕刻終止層36及結(jié)構(gòu)層32的穿過蝕刻終止層36而暴露的區(qū)上形成硬掩模48及中 間掩模層50而形成掩模50m。硬掩模層48可包括任何適合用作硬掩模的材料，例如多 晶硅、氮化硅、碳化硅、SiCN、 A1203、介電抗反射涂層(DARC)、富含硅的氧化物、 氮化物或氮氧化物等。如將看到，硬掩模層48用作用于后續(xù)移除工藝的蝕刻終止物、 硬掩模及拋光終止物。中間掩模層50可包括基于碳的層(例如，透明碳(TC)、非定形 碳、所謂的"旋涂硬掩模"等)、所謂的"多層抗蝕劑"、單級抗蝕劑等。硅可散布于中 間掩模層50的材料中，或可不散布于其中。視情況，可在中間掩模層50的上方和/或下 方形成一種或一種以上ARC (未圖示)。
此外，如圖9A及圖9B所示，可在中間掩模層50上形成光掩模52以促進圖案化硬 掩模48的一個或一個以上子層以及中間掩模層50?；蛘?，可直接在介電層46 (未圖示)上形成光掩模52。如圖所示，已通過已知工藝施加及圖案化了光掩模52。
如圖IO中所說明，可將光掩模52的總體圖案轉(zhuǎn)印到下伏的中間掩模層50?？墒褂?任何合適的工藝來將光掩模52的圖案大致轉(zhuǎn)印到中間掩模層50，所述工藝包含(但不 限于)己知的蝕刻工藝(例如，所謂的"干式顯影"工藝、等離子體蝕刻工藝、抗蝕劑 和/或基于碳的層(例如，TC等)微調(diào)工藝等)。硬掩模48可充當用于此圖案轉(zhuǎn)印工藝 的蝕刻終止物。如此項技術(shù)中已知的，也可將中間掩模層50 "微調(diào)"，以便減少和/或細 化其固態(tài)區(qū)50s的尺寸。所得的掩模50m比光掩模52更堅硬且具有更高的抗蝕性，且 掩模50m的臨界尺寸可比光掩模52的臨界尺寸更容易裁剪和控制。
如圖11所示，可在從中間掩模層50中形成掩模50m時消耗光掩模52的任何剩余 部分。
接下來，如圖12中所描繪，在掩模50m及硬掩模48的穿過掩模50m暴露的若干 部分上形成氧化物層54 (例如，摻雜的或未摻雜的二氧化硅等)。可通過任何合適的工 藝來形成氧化物層，其中包含(但不限于)低溫及共形沉積技術(shù)，例如原子層沉積(ALD) 工藝或任一合適的沉積技術(shù)。
如圖13中所說明，在形成氧化物層54之后進行間隔物蝕刻。所屬領(lǐng)域的技術(shù)人員 知道，間隔物蝕刻是各向異性蝕刻工藝。硬掩模48可在間隔物蝕刻工藝期間充當蝕刻 終止物。間隔物蝕刻工藝移除氧化物層54的在負掩模50m的鄰近固態(tài)區(qū)之間的相對薄 的部分，其中包含其位于掩模50m的固態(tài)區(qū)上的部分，以及氧化物層54的位于硬掩模 48上的部分。結(jié)果是圖13中所說明的間隔物掩模56，其包含個別間隔物56s。
或者，可由對用于從介電層46及結(jié)構(gòu)層32移除材料的蝕刻劑具有充分抗性的材料 形成間隔物掩模56，從而無需硬掩模48。
如圖14所示，通過合適的工藝移除掩模50m (圖13)的穿過間隔物掩模56而暴露 的剩余固態(tài)區(qū)。所使用的工藝當然取決于形成掩模50m的材料。舉例來說，如果由基于 碳的材料(例如，抗蝕劑、旋涂硬掩模、TC、非定形碳等)形成掩模50m (圖12)，則 可采用合適的等離子體剝除(例如，使用氧等離子體)或蝕刻工藝。作為另一替代方案， 如果采用多層抗蝕劑來形成掩模50m,則可使用一個或一個以上合適的抗蝕劑剝除器來 移除其剩余的固態(tài)區(qū)。
下文中如圖15所描繪，移除在間隔物56s之間暴露(即，穿過間隔物掩模56而暴 露)的硬掩模48的區(qū)，以暴露下伏介電層46的暴露部分。硬掩模層48與下伏間隔物 掩模56的剩余部分共同形成硬掩模58，可通過所述硬掩模58對介電層46及下伏結(jié)構(gòu) 實行圖案化。后可在其內(nèi)形成導(dǎo)電觸點70 (圖18))位于對應(yīng)溝槽60的下方且與其連通， 而且位于接觸插塞14上。每一接觸孔62延伸穿過介電層46的駐留在與蝕刻終止層36 (例如，穿過蝕刻終止層36中的小孔37)相同的平面中的高度的一部分且延伸穿過絕緣 層34，以暴露結(jié)構(gòu)層32內(nèi)的導(dǎo)電結(jié)構(gòu)(例如，接觸插塞14 (見圖3))。
可使用一種合適的蝕刻劑或蝕刻劑的組合來實行從介電層46和從絕緣層34中移除 材料。當然，所采用的蝕刻劑以超過蝕刻劑移除硬掩模層48的材料及蝕刻終止層36的 剩余區(qū)36r的材料的選擇性或更大的速率來移除介電層46及絕緣層34的材料。移除工 藝也可大致同時移除間隔物掩模56的材料。舉例來說，如果介電層46及絕緣層34包 含二氧化硅，則可使用C4F8 / C4F6 / 02來從介電層46及絕緣層34移除材料。C4Fg / C4F6 / 02以超過氮化硅的選擇性來移除二氧化硅，可由二氧化硅形成硬掩模層48及蝕刻終止 層36的剩余區(qū)36r中的一者或兩者。
由于接觸孔62是以大于溝槽60的深度定位，所以所屬領(lǐng)域的技術(shù)人員將容易明白， 接觸孔62的形成可繼續(xù)(且在一些實例中甚至還沒開始)，直到已完全形成溝槽60之 后為止，但盡管如此，接觸孔62是與溝槽60的形成大致并發(fā)或大致同時地形成。
跨越每一接觸孔62的底端的尺寸可大到足以(例如，約30nm)最小化隨后在每一 接觸孔62內(nèi)形成的導(dǎo)電觸點與其對應(yīng)的接觸插塞14的上表面15之間的接觸電阻。此 外，接觸插塞14的相對大的上表面15可促進使接觸孔62與接觸插塞14對準或?qū)R， 甚至在下伏掩模層與在其上形成掩模層的特征略微未對準時也是如此。
值得注意的是，硬掩模層48可在圖16所示的所得結(jié)構(gòu)上保留。
現(xiàn)在參看圖17，可將一種或一種以上導(dǎo)電材料引入到接觸孔62及溝槽60中。在所 說明的實例中，在每一接觸孔62、每一溝槽60及硬掩模層48的暴露表面上形成導(dǎo)電材 料的初始薄膜64。此后，可在初始薄膜64上形成導(dǎo)電材料的共形層66，以大致填充每 一接觸孔62及每一溝槽60?；蛘?，(例如，通過合適的蝕刻工藝)可在形成初始薄膜 64之前移除硬掩模層48。
以非限制性實例的方式，初始薄膜64可包括晶種材料(例如，氮化鈦(TiN)等) 層，其可增強或促進共形層66的材料(例如，鎢、銅、鋁、鎳等)對接觸孔62及溝槽 60的表面的粘附?；蛘撸捎梢徊牧?例如，鎢、氮化鎢(WN)、金屬硅化物、氮化鉭 (TaN)(用于與銅(Cu) —起使用)等)形成初始薄膜64，其充當接觸孔62或溝槽60 的表面處的材料與共形層66的材料(例如，鋁(Al)、銅(Cu)等)之間的障壁(例如，
13用以防止擴散或相互擴散、用以減小接觸電阻等)。鑒于接觸孔62及溝槽60的將要用 初始薄膜64涂布的表面的極小尺寸，初始薄膜64可非常薄(例如，約5nm)?？墒褂?已知的工藝來形成初始薄膜64及共形層66，所述工藝包含(但不限于)脈沖式化學氣 相沉積(CVD)及原子層沉積(ALD)技術(shù)。
每一接觸孔62內(nèi)的導(dǎo)電材料形成導(dǎo)電觸點70，而每一溝槽60內(nèi)的導(dǎo)電材料一旦與 鄰近溝槽60中的導(dǎo)電材料隔離便形成導(dǎo)電線68，如圖18中所說明?？赏ㄟ^延伸跨越在 硬掩模層48的剩余部分的表面的平面上方移除導(dǎo)電材料來使鄰近導(dǎo)電線68彼此物理或 電隔離。在不限制本發(fā)明的范圍的情況下，此移除可通過拋光或平坦化工藝(例如，機 械拋光、化學機械拋光等)來實行，所述工藝以超過硬掩模層48的材料的至少一些選 擇性(即，以比其快的速率)來移除導(dǎo)電材料(例如，初始薄膜64及共形層66 (圖17) 的導(dǎo)電材料)?；蛘撸刹捎枚〞r的選擇性蝕刻工藝來移除導(dǎo)電材料(即，以超過硬掩 模層48的選擇性來移除共形層66及初始薄膜64)。因此，硬掩模層48也可充當拋光終 止物或蝕刻終止物。
一旦已使導(dǎo)電線68彼此物理及電隔離，就可如圖19所描繪移除硬掩模層48 (圖 18)(如果其仍然存在)。移除硬掩模層48可從初始薄膜64或共形層66 (圖17)中消 除原本可能會導(dǎo)致鄰近導(dǎo)電線68之間發(fā)生電短路或泄漏的任何剩余物或殘余材料。可 通過任何合適的工藝(包含濕式或干式工藝)來移除硬掩模層48。移除工藝可對硬掩模 層48的材料具有超過導(dǎo)電線68及介電層46的材料的選擇性。
圖20中展示了并入有本發(fā)明的教示的半導(dǎo)體裝置1的實例。半導(dǎo)體裝置1包含半 導(dǎo)體襯底10,其具有延伸到圖紙平面中且從其延伸出來的平行有源區(qū)域12。結(jié)構(gòu)層32 中包含的接觸插塞14位于每一有源區(qū)域12上且與其電連通。然而只描繪了圖示的半導(dǎo) 體裝置1的部分的一半接觸插塞14，因為一行大致共線的接觸插塞14中的接觸插塞14 對應(yīng)于每隔一個有源區(qū)域12。另一行大致共線的接觸插塞14可位于圖紙平面的正后方 或正前方。接觸插塞14可由絕緣材料33 (例如，摻雜的或未摻雜的二氧化硅等)橫向 圍繞并通過其而彼此隔離，所述絕緣材料33也是結(jié)構(gòu)層32的一部分。
絕緣層34位于每一接觸插塞14的頂表面15所駐留的平面上方。其中定位有導(dǎo)電 觸點70的接觸孔62延伸穿過絕緣層34，其中每一接觸孔62的底端20'及每一導(dǎo)電觸點 70的對應(yīng)部分鄰近于對應(yīng)接觸插塞14的頂表面15而定位。如圖所示，接觸孔62可從 其頂端18'向其底端20向內(nèi)漸細。
除了延伸穿過絕緣層34之外，導(dǎo)電觸點還可延伸穿過蝕刻終止層36中的小孔37， 所述蝕刻終止層36位于絕緣層34上方。介電層46位于蝕刻終止層36上。描繪為延伸
14到圖紙平面中且從其延伸出來的細長溝槽60承載導(dǎo)電線68。如所說明，每一導(dǎo)電線68 在導(dǎo)電觸點70延伸穿過蝕刻終止層36的小孔37的位置處電連接到至少一個對應(yīng)的導(dǎo) 電觸點70。
并入本發(fā)明的教示的工藝及結(jié)構(gòu)可促進半導(dǎo)體裝置與光刻設(shè)備一起使用，而此類光 刻設(shè)備原本無法與所述半導(dǎo)體裝置一起使用。舉例來說，光刻設(shè)備具有通常為其可采用 的最小特征大小的分數(shù)或百分數(shù)的對準容限限制(例如，50 nm最小特征大小的三分之 一)。然而，通過使用本發(fā)明性方法，可在制造特征時采用光刻設(shè)備，所述特征將與具 有小得多的尺寸及對準容限的特征對準，從而有效地增加了光刻設(shè)備的對準容限。
雖然以上描述含有許多具體細節(jié)，但這些具體細節(jié)不應(yīng)被解釋為限制本發(fā)明的范 圍，而只應(yīng)解釋為對一些目前優(yōu)選的實施例提供說明。類似地，可設(shè)計出本發(fā)明的其它 實施例，其并不偏離本發(fā)明的精神或范圍?？梢越M合方式采用來自不同實施例的特征。 因此，本發(fā)明的范圍僅由所附權(quán)利要求書及其法律等效物來指示和限制，而不由以上描 述來指示和限制。進而將涵蓋所有處于權(quán)利要求書的意義與范圍內(nèi)的對本文中所揭示的 本發(fā)明的添加、刪除及修改。
權(quán)利要求
1. 一種半導(dǎo)體裝置結(jié)構(gòu)，其包括半導(dǎo)體裝置結(jié)構(gòu)，其包含具有帶有第一間距的多個有源裝置區(qū)的襯底；以及蝕刻終止層，其包含在所述多個有源裝置區(qū)中的對應(yīng)有源裝置區(qū)上對準的兩組大致共線的小孔，每一組的小孔具有約為所述第一間距的兩倍的第二間距。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置結(jié)構(gòu)，其進一步包括介電層，其在所述蝕刻終止層上；多個橫向延伸的溝槽，其底表面包括所述蝕刻終止層；以及 多個接觸孔，其與所述蝕刻終止層的小孔對準且從所述多個橫向延伸的溝槽中的 溝槽延伸到所述半導(dǎo)體裝置結(jié)構(gòu)中。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置結(jié)構(gòu)，其進一步包括至少一個觸點，其位于所述多個接觸孔中的至少一個接觸孔中。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置結(jié)構(gòu)，其中所述至少一個觸點包含下部插塞部件；以及上部接觸部件，所述下部插塞部件包含上表面，所述上表面具有經(jīng)配置以促進與所述上部接觸部 件對齊或最小化與所述上部接觸部件的接觸電阻的尺寸。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置結(jié)構(gòu)，其中跨越所述上部接觸部件的基底的距離 至多為約50 nm。
6. 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置結(jié)構(gòu)，其中跨越所述上部接觸部件的基底的距離 至少為約30 nm。
7. 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置結(jié)構(gòu)，其中跨越所述上部接觸部件的基底的距離 為約10 nm。
8. 根據(jù)權(quán)利要求1-7中任一權(quán)利要求所述的半導(dǎo)體裝置結(jié)構(gòu)，其進一步包括位于所述多個溝槽內(nèi)的多個位線，其以大致相互平行的關(guān)系延伸，且以約所述第 一間距隔開。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置結(jié)構(gòu)，其中所述多個位線中的每一位線大致位于 所述多個有源裝置區(qū)中的對應(yīng)有源裝置區(qū)上。
10. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置結(jié)構(gòu)，其進一步包括介電層，其在所述蝕刻終止層上；硬掩模，其在所述介電層上且包含在所述襯底的鄰近有源裝置區(qū)之間對準的細長 固態(tài)區(qū)。
11. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置結(jié)構(gòu)，其進一步包括介電層，其在所述蝕刻終止層上； 硬掩模層，其在所述介電層上；以及間隔物掩模，其在所述硬掩模層上且包含在所述襯底的鄰近有源裝置區(qū)之間對準 的細長固態(tài)區(qū)。
12. 根據(jù)權(quán)利要求1-7、 10及11中任一權(quán)利要求所述的半導(dǎo)體裝置結(jié)構(gòu)，其中所述第 一間距至多為約100nm，且所述第二間距至多為約200nm。
13. 根據(jù)權(quán)利要求1-7、 IO及11中任一權(quán)利要求所述的半導(dǎo)體裝置結(jié)構(gòu)，其中所述第 一間距為約20 nm，且所述第二間距為約40 nm。
14. 一種用于制造半導(dǎo)體裝置結(jié)構(gòu)的觸點的方法，其包括提供具有以第一間距隔開的有源裝置區(qū)的半導(dǎo)體襯底； 在所述半導(dǎo)體襯底上形成介電層；在所述有源裝置區(qū)中的每兩個有源裝置區(qū)上形成第一多個大致共線的小孔，跨越 所述第一多個中的每一小孔的至少上部的距離超過對應(yīng)有源裝置區(qū)的寬度；形成第二多個大致共線的小孔，其與在其上未定位有所述第一多個中的小孔的有 源裝置區(qū)上的所述第一多個中的小孔橫向偏移，跨越所述第二多個中的每一小孔的 至少上部的距離超過對應(yīng)有源裝置區(qū)的寬度；以及在所述第一多個及所述第二多個中的每一小孔中形成接觸插塞。
15. 根據(jù)權(quán)利要求14所述的方法，其中形成所述第一多個及所述第二多個大致共線的 小孔包括以超過所述第一間距的第二間距形成所述第一多個及所述第二多個大致 共線的小孔中的每一者。
16. 根據(jù)權(quán)利要求14所述的方法，其中形成所述第一多個及所述第二多個大致共線的 小孔包括以約為所述第一間距的兩倍的第二間距形成所述第一多個及所述第二多 個大致共線的小孔中的每一者。
17. 根據(jù)權(quán)利要求14-16中任一權(quán)利要求所述的方法，其進一步包括在所述介電層及所述接觸插塞上設(shè)置中間介電層；在所述中間介電層上形成蝕刻終止層，所述蝕刻終止層包含在每一接觸插塞上對 準的小孔；在所述蝕刻終止層上設(shè)置上部介電層；以及大致并發(fā)地在所述上部介電層中形成對應(yīng)于下伏有源裝置區(qū)的橫向延伸的溝槽 以及在所述中間介電層中形成接觸孔，其中的每一接觸孔位于溝槽與接觸插塞之 間。
18. 根據(jù)權(quán)利要求17所述的方法，其中大致并發(fā)地形成包括形成與其對應(yīng)的下伏有 源裝置區(qū)對準的橫向延伸的溝槽。
19. 根據(jù)權(quán)利要求17所述的方法，其中大致并發(fā)地形成包括形成暴露接觸插塞的頂 表面的接觸孔。
20. 根據(jù)權(quán)利要求14-16中任一權(quán)利要求所述的方法，其進一步包括在所述上部介電層上形成掩模，所述掩模包含暴露所述上部介電層的區(qū)的小孔， 所述大致并發(fā)地形成的動作中的至少一部分是穿過所述掩模實行的。
21. 根據(jù)權(quán)利要求20所述的方法，其中大致并發(fā)地形成包括穿過所述小孔移除所述 上部介電層的材料以形成所述橫向延伸的溝槽，以及移除所述中間介電層的材料以 形成所述接觸孔。
22. 根據(jù)權(quán)利要求20所述的方法，其中形成所述掩模包含在所述上部介電層上設(shè)置硬掩模層； 在所述硬掩模層上形成包括基于碳的材料的掩模層； 在所述掩模層上圖案化光掩模；以及 穿過所述光掩模移除所述掩模層的材料。
23. 根據(jù)權(quán)利要求22所述的方法，其進一步包括在所述掩模層的剩余部分上沉積材料層； 對所述材料層進行間隔物蝕刻以形成間隔物掩模； 移除所述掩模層的所述剩余部分；以及穿過所述間隔物掩模移除所述硬掩模層的材料以形成硬掩模。
24. 根據(jù)權(quán)利要求23所述的方法，其中穿過其來實行所述大致并發(fā)地形成的動作中的 至少一部分的所述掩模是穿過所述硬掩模。
25. 根據(jù)權(quán)利要求20所述的方法，其中形成所述掩模包含形成包括基于碳的材料的掩模層； 在所述掩模層上圖案化光掩模；以及 穿過所述光掩模移除所述掩模層的材料。
26. 根據(jù)權(quán)利要求25所述的方法，其進一步包括在所述掩模層的剩余部分上沉積材料層；對所述材料層進行間隔物蝕刻以形成間隔物掩模；以及 移除所述掩模層的所述剩余部分。
27. 根據(jù)權(quán)利要求17所述的方法，其進一步包括將導(dǎo)電材料引入到所述接觸孔及所述橫向延伸的溝槽中。
28. 根據(jù)權(quán)利要求27所述的方法，其中引入包括大致并發(fā)地將導(dǎo)電材料引入到所述 接觸孔中和引入到所述橫向延伸的溝槽中。
29. 根據(jù)權(quán)利要求27所述的方法，其中引入包含在所述接觸孔及所述橫向延伸的溝 槽的表面上形成障壁層。
30. 根據(jù)權(quán)利要求29所述的方法，其中引入進一步包含將另一導(dǎo)電材料引入到所述 障壁層上。
31. 根據(jù)權(quán)利要求27所述的方法，其進一步包括使所述橫向延伸的溝槽中的每一溝槽中的導(dǎo)電材料與所述橫向延伸的溝槽中的 每一鄰近溝槽中的導(dǎo)電材料電隔離。
32. 根據(jù)權(quán)利要求31所述的方法，其中電隔離包括使所述導(dǎo)電材料平坦化。
33. —種用于設(shè)計根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置結(jié)構(gòu)的方法，其包括將襯底配置成包含處于第一間距的有源裝置區(qū)；配置至少兩組小孔，所述至少兩組中的每一組具有約為所述第一間距的兩倍的第 二間距，所述至少兩組中的第一組的小孔相對于所述至少兩組中的第二組的小孔橫 向偏移。
34. 根據(jù)權(quán)利要求33所述的方法，其中配置所述至少兩組小孔包括配置所述小孔以 促進形成具有最小接觸電阻的觸點。
35. 根據(jù)權(quán)利要求33所述的方法，其中配置所述至少兩組小孔包括配置所述小孔以 使接觸對準或?qū)R問題最小化。
36. 根據(jù)權(quán)利要求33所述的方法，其中配置包括使所述小孔具有圓形形狀、橢圓形 形狀及細長形狀中的至少一者。
37. 根據(jù)權(quán)利要求33所述的方法，其進一步包括在所述小孔上配置接觸孔。
38. 根據(jù)權(quán)利要求37所述的方法，其中配置接觸孔包括配置接觸孔以使將要形成于 其中的導(dǎo)電元件與所述小孔內(nèi)的下伏觸點之間的接觸電阻最小化。
39. 根據(jù)權(quán)利要求37所述的方法，其中配置接觸孔包括將所述接觸孔配置成具有使 上覆導(dǎo)電結(jié)構(gòu)與下伏導(dǎo)電結(jié)構(gòu)之間的電干擾最小化的高度。
40. —種中間半導(dǎo)體裝置結(jié)構(gòu)，其包含材料層，所述材料層在制造過程中的不同點期間 用于至少三種不同功能。
41. 根據(jù)權(quán)利要求40所述的中間半導(dǎo)體裝置結(jié)構(gòu)，其中所述材料層在所述制造過程中 的不同點處充當蝕刻終止物、硬掩模及拋光掩模。
42. 根據(jù)權(quán)利要求41所述的中間半導(dǎo)體裝置結(jié)構(gòu)，其中所述材料層包括多晶硅、氮化 硅、碳化硅、SiCN或Al203。
全文摘要
一種半導(dǎo)體裝置結(jié)構(gòu)包含交錯的觸點以促進有源裝置區(qū)與導(dǎo)電線之間的小間距，同時使所述觸點制造期間的未對準和所述觸點部分之間的接觸電阻中的一者或兩者最小化。一行中的所述觸點與每隔一個有源裝置區(qū)連通，且相對于另一行中的所述觸點交錯，另一行中的所述觸點與剩余有源裝置區(qū)連通。每一觸點可包含具有相對大的上表面的相對大的接觸插塞，以在形成所述觸點的上部的接觸孔時提供相對大量的容限。所述接觸孔可在雙鑲嵌工藝中與用于導(dǎo)電跡線(例如位線)的溝槽大致同時形成。還揭示中間結(jié)構(gòu)，以及用于設(shè)計半導(dǎo)體裝置結(jié)構(gòu)的方法。
文檔編號H01L21/8242GK101506967SQ200780031668
公開日2009年8月12日 申請日期2007年8月28日 優(yōu)先權(quán)日2006年8月29日
發(fā)明者盧安·特蘭, 理查德·L·斯托克斯, 約翰·K·李, 金鉉臺 申請人:美光科技公司