專利名稱：非易失性存儲(chǔ)元件陣列及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適于微細(xì)化和高速化的非易失性存儲(chǔ)元件陣列及其制 造方法。
背景技術(shù)：
近年來(lái)，隨著數(shù)字技術(shù)的發(fā)展，便攜式信息設(shè)備、信息家電等電 子設(shè)備進(jìn)一步高功能化。隨著這些電子設(shè)備的高功能化，使用的半導(dǎo) 體元件的微細(xì)化和高速化也迅速發(fā)展。其中，使用能夠以低電力消耗 進(jìn)行高速讀寫的強(qiáng)電介質(zhì)膜等作為存儲(chǔ)部的材料的非易失性存儲(chǔ)元件 的用途迅速擴(kuò)大。
進(jìn)一步，使用可變電阻膜作為存儲(chǔ)部的材料的非易失性存儲(chǔ)元件 僅以可變電阻元件構(gòu)成存儲(chǔ)元件，因此，能夠期待進(jìn)一步的微細(xì)化、 高速化和低電力消耗。
但是，在使用可變電阻膜作為存儲(chǔ)部的材料的情況下，例如，通 過(guò)電脈沖的輸入等，電阻值從高電阻向低電阻變化或從低電阻向高電 阻變化，需要明確地對(duì)二值之間進(jìn)行區(qū)別，并且穩(wěn)定地進(jìn)行變化。為 了這種保持特性的穩(wěn)定并以存儲(chǔ)元件的微細(xì)化為目的，公開(kāi)有可變電 阻膜的結(jié)構(gòu)。
在圖21中，作為現(xiàn)有的存儲(chǔ)元件的例子，表示利用以2個(gè)電極夾 著2個(gè)記錄層、記錄層的電阻值能夠可逆地變化的電阻變化元件構(gòu)成 存儲(chǔ)器單元的例子(例如，參照專利文獻(xiàn)l)。
如圖21所示，該存儲(chǔ)元件構(gòu)成為，構(gòu)成存儲(chǔ)器單元的多個(gè)電阻變 化元件10以陣列狀配置。此外，電阻變化元件10，在下部電極1與上 部電極4之間夾著高電阻膜2和電阻比它低的離子源層3。通過(guò)這些高 電阻膜2和離子源層3構(gòu)成存儲(chǔ)層，能夠在各存儲(chǔ)器單元的電阻變化 元件10中記錄信息。
另外，各個(gè)電阻變化元件10形成于在半導(dǎo)體基板11上形成的MOS晶體管18的上方。該MOS晶體管18由源極/漏極區(qū)域13和柵極電極 14構(gòu)成，其中，源極/漏極區(qū)域13形成在半導(dǎo)體基板11內(nèi)的被元件分 離層12分離開(kāi)的區(qū)域。此外，柵極電極14兼作為存儲(chǔ)元件的一個(gè)地 址配線，即字線。
而且，MOS晶體管18的源極/漏極區(qū)域13的一方與電阻變化元件 10的下部電極1通過(guò)插塞(plug)層15、金屬配線層16和插塞層17 電連接。
MOS晶體管18的源極/漏極區(qū)域13的另一方通過(guò)插塞層15與金 屬配線層16連接。該金屬配線層16與作為存儲(chǔ)元件的另一個(gè)地址配 線的位線連接。
通過(guò)在這樣構(gòu)成的電阻變化元件10的下部電極1與上部電極4之 間施加極性不同的電位，使構(gòu)成存儲(chǔ)層的離子源層3的離子源向高電 阻層2移動(dòng)，或者使其從高電阻層2向上部電極4移動(dòng)。這樣，電阻 變化元件10的電阻值從高電阻狀態(tài)向低電阻狀態(tài)轉(zhuǎn)移，或從低電阻狀 態(tài)向高電阻狀態(tài)轉(zhuǎn)移，能夠記錄信息。
此外，還公幵有被上部電極和下部電極夾著的可變電阻膜材料由 具有多結(jié)晶構(gòu)造的第一電脈沖變化電阻層和具有納米結(jié)晶或非晶構(gòu)造 的任一種的第二電脈沖變化電阻層構(gòu)成的存儲(chǔ)元件。構(gòu)成該存儲(chǔ)器電 阻材料的電阻層，其電阻值與施加的電脈沖的電壓、脈沖寬度相對(duì)應(yīng) 地變化從而被調(diào)整，之后作為電阻變化元件進(jìn)行動(dòng)作(例如，參照專 利文獻(xiàn)2)。
專利文獻(xiàn)1:日本特開(kāi)2006-40946號(hào)公報(bào)
專利文獻(xiàn)2:日本特開(kāi)2004-349689號(hào)公報(bào)
發(fā)明內(nèi)容
但是，在上述現(xiàn)有的結(jié)構(gòu)中，存在難以進(jìn)行元件的微細(xì)化，并不 充分適于量產(chǎn)的問(wèn)題。此外，要求進(jìn)一步提高元件的保持特性。
本發(fā)明提出了一種能夠解決上述已說(shuō)明的問(wèn)題，能夠?qū)崿F(xiàn)進(jìn)一步 的微細(xì)化的元件構(gòu)造，其目的在于提供一種非易失性存儲(chǔ)元件及其制 造方法，該非易失性存儲(chǔ)元件與今后被進(jìn)一步微細(xì)化的半導(dǎo)體工藝的 親和性(相適性)優(yōu)異，并且能夠提高作為存儲(chǔ)部的保持特性，能夠穩(wěn)定地進(jìn)行量產(chǎn)。
本發(fā)明者們?yōu)榱诉_(dá)到上述目的，進(jìn)行了銳意研究。結(jié)果，獲得了 以下的發(fā)現(xiàn)。
存在與構(gòu)成上述專利文獻(xiàn)所示的低電阻層的材料不同、且能夠構(gòu) 成電阻變化特性優(yōu)異的低電阻層的材料，例如由鐵的氧化物等構(gòu)成的 材料。如果僅以這種電阻變化特性優(yōu)異的低電阻層構(gòu)成可變電阻膜， 則在向可變電阻膜施加電壓的情況下，因?yàn)榭勺冸娮枘な堑碗娮?，?以流過(guò)大的驅(qū)動(dòng)電流，存在對(duì)可變電阻膜、與夾著可變電阻膜的電極 的接觸、以及配線等造成損傷的問(wèn)題。此外，如果在向可變電阻膜施
加成形(forming)電壓時(shí)可變電阻膜的電阻值較低，則由于與寄生配 線電阻的電阻大小的關(guān)系，存在不能夠向可變電阻膜施加足夠成形的 電壓的問(wèn)題。這些問(wèn)題對(duì)于確?？勺冸娮枘さ目煽啃允呛苤匾?。
本發(fā)明將在電阻變化特性優(yōu)異的低電阻層上組合有高電阻層的多 層的電阻膜層作為可變電阻膜。通過(guò)采用這種結(jié)構(gòu)，該可變電阻膜具 有適當(dāng)?shù)碾娮柚?，從而能夠流?dòng)不會(huì)造成損傷的適當(dāng)?shù)碾娏鳎⑶以?施加成形電壓時(shí)能夠施加適當(dāng)?shù)碾妷?。進(jìn)一步，如果將低電阻層用于 可變電阻膜，則鄰接電極間的串?dāng)_成為問(wèn)題的情況較多，通過(guò)對(duì)低電 阻層至少進(jìn)行元件分離，能夠抑制串?dāng)_的發(fā)生。
已明確，在上述結(jié)構(gòu)中，通過(guò)使得僅在高電阻層的主面的一部分， 低電阻層與高電阻層連接，能夠提高元件的保持特性。推測(cè)之所以能 夠提高特性，是因?yàn)槟軌蛞种评@入高電阻層的漏電流的影響。
其中，此處的高電阻層、低電阻層，是在可變電阻膜的疊層構(gòu)造 間比較"電阻值"后的"相對(duì)"的稱呼。
即，為了達(dá)到上述目的，本發(fā)明的非易失性存儲(chǔ)元件陣列具有多 個(gè)非易失性存儲(chǔ)元件，該非易失性存儲(chǔ)元件陣列的特征在于各個(gè)非 易失性存儲(chǔ)元件包括形成在基板上的下部電極；形成在上述下部電 極的上方的上部電極；和被上述下部電極和上述上部電極夾著的可變 電阻膜，上述可變電阻膜包括高電阻層和低電阻層，具有電阻值通過(guò) 在上述下部電極與上述上部電極之間施加電脈沖而增加或減少的特 性，僅在上述上部電極的主面的一部分與上述上部電極連接，或僅在 上述下部電極的主面的一部分與上述下部電極連接，上述低電阻層在鄰接的非易失性存儲(chǔ)元件之間被相互分離。
根據(jù)此結(jié)構(gòu)，可變電阻膜具有適當(dāng)?shù)碾娮柚担鲃?dòng)適當(dāng)?shù)碾娏鳎?能夠施加適當(dāng)?shù)某尚坞妷?。進(jìn)一步，能夠?qū)崿F(xiàn)對(duì)鄰接的存儲(chǔ)器單元之 間進(jìn)行分離、抵制串?dāng)_的發(fā)生的能夠微細(xì)化的元件構(gòu)造。其中，所謂 分離，是指利用層間絕緣膜等，在各元件之間，對(duì)應(yīng)的層(各個(gè)元件 的低電阻層等)被相互隔開(kāi)。
在上述非易失性存儲(chǔ)元件陣列中，上述低電阻層也可以僅在上述 高電阻層的主面的一部分與上述高電阻層連接。
根據(jù)此結(jié)構(gòu)，能夠?qū)崿F(xiàn)高電阻層中的漏電流的影響被抑制的能夠 微細(xì)化的元件構(gòu)造。
上述非易失性存儲(chǔ)元件陣列也可以是以下述結(jié)構(gòu)為特征的交叉點(diǎn) 型的非易失性存儲(chǔ)元件陣列上述下部電極在與上述基板的主面平行 的第一平面內(nèi)以相互平行地延伸的方式形成有多個(gè)，上述上部電極在 與上述第一平面平行的第二平面內(nèi)以相互平行地延伸并與上述多個(gè)下 部電極立體交叉的方式形成有多個(gè)，以與上述多個(gè)下部電極和上述多 個(gè)上部電極的立體交叉點(diǎn)的各個(gè)對(duì)應(yīng)并介于下部電極和第二電極之間 的方式設(shè)置有可變電阻膜，由此，與上述立體交叉點(diǎn)的各個(gè)對(duì)應(yīng)地形 成有上一發(fā)明內(nèi)容所述的非易失性存儲(chǔ)元件。
根據(jù)此結(jié)構(gòu)，即使在交叉點(diǎn)型的非易失性存儲(chǔ)元件陣列中，可變 電阻膜也具有適當(dāng)?shù)碾娮柚担鲃?dòng)適當(dāng)?shù)碾娏?，能夠施加適當(dāng)?shù)某尚?電壓。進(jìn)一步，能夠?qū)崿F(xiàn)對(duì)二維鄰接的存儲(chǔ)器單元間進(jìn)行分離、抑制 串?dāng)_的發(fā)生的能夠微細(xì)化的元件構(gòu)造。
在上述非易失性存儲(chǔ)元件陣列中，上述高電阻層也可以以在鄰接 的非易失性存儲(chǔ)元件間連續(xù)的方式形成。
根據(jù)此結(jié)構(gòu)，能夠更可靠地抑制高電阻層中的漏電流的影響。
此外，也可以是，在上述非易失性存儲(chǔ)元件陣列中，具有在基板 上以覆蓋下部電極的方式形成的第一層間絕緣膜，在上述下部電極上 貫通上述第一層間絕緣膜形成有第一接觸孔，上述低電阻層形成在上 述第一接觸孔內(nèi)。
根據(jù)此結(jié)構(gòu)，第一層間絕緣膜能夠更可靠地分離鄰接的存儲(chǔ)器單 元的低電阻膜，抑制串?dāng)_的發(fā)生，還能夠獲得與現(xiàn)有的CMOS等的平面工藝的層間絕緣膜形成工序、蝕刻工序和疊層材料的埋入工序等的 親和性。
此外，在上述非易失性存儲(chǔ)元件陣列中，也可以采用上述高電阻 層形成在第一接觸孔內(nèi)的結(jié)構(gòu)。
根據(jù)此結(jié)構(gòu)，因?yàn)榕c鄰接部在物理上被完全地分離，所以能夠更 可靠地防止串?dāng)_。此外，如果自匹配地形成電阻層，則具有制造簡(jiǎn)化、 成本降低的效果。
此外，在上述非易失性存儲(chǔ)元件陣列中，從上述第一層間絕緣膜 的厚度方向看，上述高電阻層也可以以從上述第一接觸孔伸出(擴(kuò)展) 的方式形成。
根據(jù)此結(jié)構(gòu)，能夠更可靠地抑制高電阻層中的漏電流的影響。 此外，在上述非易失性存儲(chǔ)元件陣列中，也可以采用低電阻層的
電阻率為lX10-3Qcm以上、2X10-2Qcm以下的結(jié)構(gòu)。
此外，在上述非易失性存儲(chǔ)元件陣列中，也可以采用高電阻層的
電阻率為0.13Qcm以上、250Qcm以下的結(jié)構(gòu)。
根據(jù)這些結(jié)構(gòu)，可變電阻膜被施加適當(dāng)?shù)某尚坞妷海勺冸娮枘?br>
的滯后現(xiàn)象(hysteresis)發(fā)生率也能夠?qū)崿F(xiàn)高的發(fā)生率。而且，在通
過(guò)電阻值的變化進(jìn)行信息的存儲(chǔ)或讀出時(shí)能夠進(jìn)一步以低電力消耗進(jìn)行。
此外，在上述非易失性存儲(chǔ)元件陣列中，也可以采用低電阻層為 包含F(xiàn)e304的層的結(jié)構(gòu)。
此外，在上述非易失性存儲(chǔ)元件陣列中，也可以采用高電阻層為 包含選自Fe203、 ZnFe204、 MnFe204、 NiFe204中的任一種材料的層的 結(jié)構(gòu)。
根據(jù)這些結(jié)構(gòu)，可變電阻膜能夠被施加適當(dāng)?shù)某尚坞妷?，可變?阻膜的滯后現(xiàn)象發(fā)生率也能夠?qū)崿F(xiàn)高的發(fā)生率。而且，在通過(guò)電阻值 的變化進(jìn)行信息的存儲(chǔ)或讀出時(shí)能夠進(jìn)一步以低電力消耗進(jìn)行。而且， 因?yàn)榧词惯B續(xù)進(jìn)行動(dòng)作，高電阻值和低電阻值也能夠保持一定的值， 所以能夠更穩(wěn)定地進(jìn)行信息的存儲(chǔ)或讀出。
此外，也可以是，在上述非易失性存儲(chǔ)元件陣列中，還具有由埋 入上述低電阻層中的絕緣體構(gòu)成的埋入絕緣膜，埋入絕緣膜的上表面與高電阻層的下表面連接，埋入絕緣膜的側(cè)面和下表面被低電阻層覆
至 rttr 。
根據(jù)此結(jié)構(gòu)，能夠限定高電阻層與低電阻層接觸的部分，限制進(jìn) 行動(dòng)作的區(qū)域，從而能夠進(jìn)一步以低電流且低電力消耗進(jìn)行動(dòng)作。 此外，為了達(dá)到上述目的，本發(fā)明的非易失性存儲(chǔ)元件的制造方
法包括在基板上形成下部電極的工序；在下部電極上，形成包括低 電阻層和高電阻層的可變電阻膜的電阻膜形成工序；和在可變電阻膜 上形成上部電極的工序，電阻膜形成工序包括形成覆蓋下部電極的 第一層間絕緣膜的工序；在下部電極上形成貫通第一層間絕緣膜的第 一接觸孔的工序；和在第一接觸孔內(nèi)埋入低電阻層的工序。
根據(jù)此結(jié)構(gòu)，可變電阻膜具有適當(dāng)?shù)碾娮柚?，流?dòng)適當(dāng)?shù)碾娏鳎?能夠施加適當(dāng)?shù)某尚坞妷?。進(jìn)一步，能夠?qū)崿F(xiàn)對(duì)鄰接的存儲(chǔ)器單元間 進(jìn)行分離、抑制串?dāng)_的發(fā)生的能夠微細(xì)化的元件構(gòu)造。而且，能夠進(jìn) 一步獲得與現(xiàn)有的CMOS等平面工藝的層間絕緣膜形成工序、蝕刻工 序和疊層材料的埋入工序等的親和性。
此外，在上述非易失性存儲(chǔ)元件的制造方法中，電阻膜形成工序 也可以還具有在低電阻層的表面上以僅在下表面中的一部分與低電阻 層連接的方式形成高電阻層的工序。
根據(jù)此結(jié)構(gòu)，能夠?qū)崿F(xiàn)能夠抑制高電阻層中的漏電流的影響的能 夠微細(xì)化的元件構(gòu)造。
此外，在上述非易失性存儲(chǔ)元件的制造方法中，形成高電阻層的 工序也可以包括在埋入有低電阻層的第一接觸孔內(nèi)埋入高電阻層的工 序。
根據(jù)此結(jié)構(gòu)，因?yàn)榕c鄰接部在物理上完全分離，所以能夠更可靠 地防止串?dāng)_。此外，如果自匹配地形成電阻層，則具有制造簡(jiǎn)化、成 本降低的效果。
此外，在上述非易失性存儲(chǔ)元件的制造方法中，可以是，還具有 使第一層間絕緣膜和低電阻層的表面平坦化的工序，形成高電阻層的 工序是在第一層間絕緣膜和低電阻層的表面上形成高電阻層。
根據(jù)此結(jié)構(gòu)，因?yàn)楦唠娮枘つ軌蛐纬稍谝哑教够幕迳?，所?能夠降低高電阻膜的膜厚的不均，即能夠抑制單元的電阻的偏差。此外，在上述非易失性存儲(chǔ)元件的制造方法中，可以是，在第一 接觸孔內(nèi)埋入低電阻層的工序包括沿第一接觸孔的底面和側(cè)面形成 低電阻層的工序；和在形成有低電阻層的第一接觸孔內(nèi)形成埋入絕緣 膜的工序，在低電阻層的表面上以僅在下表面中的一部分與低電阻層 連接的方式形成高電阻層的工序具有在第一層間絕緣膜、低電阻層和 埋入絕緣膜的表面上形成高電阻層的工序。
根據(jù)此結(jié)構(gòu)，第一層間絕緣膜能夠更可靠地分離鄰接的存儲(chǔ)器單 元的低電阻膜，能夠進(jìn)一步獲得與現(xiàn)有的CMOS等的平面工藝的層間 絕緣膜形成工序、蝕刻工序和疊層材料的埋入工序等的親和性。而且， 利用埋入絕緣膜限定高電阻層與低電阻層接觸的部分，將動(dòng)作的區(qū)域 限制在高電阻層與低電阻層接觸的疊層部分，從而能夠進(jìn)一步以低電 流、且低電力消耗進(jìn)行動(dòng)作。
此外，在上述非易失性存儲(chǔ)元件的制造方法中，可以是，還具有 使第一層間絕緣膜、低電阻膜和埋入絕緣膜的表面平坦化的工序，形 成高電阻層的工序在進(jìn)行平坦化的工序之后進(jìn)行。
根據(jù)此結(jié)構(gòu)，因?yàn)楦唠娮枘つ軌蛟谝哑教够幕迳闲纬?，所?能夠降低高電阻膜的膜厚的不均，即能夠抑制單元的電阻的偏差。
此外，在上述非易失性存儲(chǔ)元件的制造方法中，可以是，在第一 接觸孔內(nèi)埋入低電阻層的工序具有除去埋入絕緣膜和低電阻層的一部 分，在第一接觸孔內(nèi)形成凹部的工序，在低電阻層的表面上以僅在下 表面中的一部分與低電阻層連接的方式形成高電阻層的工序具有在凹 部中埋入高電阻層的工序。
根據(jù)此結(jié)構(gòu)，高電阻層也埋入第一接觸孔內(nèi)，由此，能夠更進(jìn)一 步對(duì)鄰接的存儲(chǔ)器單元間進(jìn)行分離，能夠?qū)崿F(xiàn)能夠進(jìn)一步微細(xì)化的元 件結(jié)構(gòu)。
此外，在上述非易失性存儲(chǔ)元件的制造方法中，也可以是，還具 有使第一層間絕緣膜和上述高電阻層的表面平坦化的工序，在上述平 坦化的工序之后，實(shí)施形成上述上部電極的工序。
根據(jù)此結(jié)構(gòu)，因?yàn)槟軌蛱岣呱喜侩姌O與高電阻層連接的界面的平 坦度，所以向電阻膜的電流的流動(dòng)均勻化，能夠?qū)崿F(xiàn)更穩(wěn)定的存儲(chǔ)器 動(dòng)作。此外，在上述非易失性存儲(chǔ)元件的制造方法中，可以是，下部電 極和上部電極形成為條狀，上部電極在第一層間絕緣膜和可變電阻膜 上在與下部電極交叉的方向上形成。
根據(jù)此結(jié)構(gòu)，即使在交叉點(diǎn)型的非易失性存儲(chǔ)元件中，也可以對(duì) 二維鄰接的存儲(chǔ)器單元間進(jìn)行分享，能夠?qū)崿F(xiàn)能夠進(jìn)一步微細(xì)化的元 件構(gòu)造。
本發(fā)明的上述目的、其它目的、特征和優(yōu)點(diǎn)，在參照附圖的基礎(chǔ) 上，通過(guò)以下的優(yōu)選實(shí)施方式的詳細(xì)的說(shuō)明能夠變得明確。
本發(fā)明的非易失性存儲(chǔ)元件及其制造方法是，以下部電極和上部 電極夾著可變電阻膜，該可變電阻膜由至少包括各一層高電阻層和低 電阻層的多層的電阻膜層構(gòu)成，低電阻層至少與鄰接的存儲(chǔ)部分離。 通過(guò)釆用這種結(jié)構(gòu)，能夠可靠地對(duì)包括鄰接的存儲(chǔ)部的存儲(chǔ)器單元間
進(jìn)行分離，獲得與現(xiàn)有的CMOS等平面工藝的親和性，從而，能夠?qū)?現(xiàn)能夠進(jìn)一步微細(xì)化的元件構(gòu)造。此外，因?yàn)槌蔀榇鎯?chǔ)部的可變電阻 膜中的低電阻層被分離，所以與低電阻層二維連續(xù)的情況相比，能夠 可靠地使施加在高電阻層上的電壓也集中到存儲(chǔ)部，能夠?qū)崿F(xiàn)低電壓 動(dòng)作、低電力消耗動(dòng)作。
進(jìn)一步，因?yàn)榇鎯?chǔ)部被低介電常數(shù)的絕緣膜包圍，所以不會(huì)受到 來(lái)自配線、鄰接的下部電極和上部電極的串?dāng)_的影響。此外，因?yàn)樵?配線、下部電極和上部電極之間配置有足夠厚的層間絕緣膜，所以受 到的來(lái)自鄰接的配線、下部電極和上部電極的寄生電容的影響較少。 因此，能夠?qū)崿F(xiàn)能夠進(jìn)行高集成化和高穩(wěn)定動(dòng)作的非易失性存儲(chǔ)元件 及其制造方法。
此外，在交叉點(diǎn)型的非易失性存儲(chǔ)元件及其制造方法中，因?yàn)槟?夠可靠地對(duì)包括二維鄰接的存儲(chǔ)部的存儲(chǔ)器單元間進(jìn)行分離，所以能 夠?qū)崿F(xiàn)與上述說(shuō)明的內(nèi)容相同的效果。
通過(guò)使用本發(fā)明的非易失性存儲(chǔ)元件，能夠達(dá)到便攜式信息設(shè)備、 信息家電等電子設(shè)備實(shí)現(xiàn)進(jìn)一步的小型化、薄型化的效果。
圖1是表示本發(fā)明的第一實(shí)施方式的非易失性存儲(chǔ)元件的圖，(a)是從基板表面觀察交叉點(diǎn)型的非易失性存儲(chǔ)元件的結(jié)構(gòu)得到的概略結(jié)
構(gòu)圖，(b)是從箭頭方向觀察(a)的A-A截面得到的概略截面圖。
圖2是放大表示圖1 (b)的非易失性存儲(chǔ)元件的一部分B的概略 截面圖，(a)是從箭頭方向觀察A-A截面得到的概略截面圖，(b)是 從(a)的C方向觀察到的概略截面圖。
圖3是表示本發(fā)明的第一實(shí)施方式的非易失性存儲(chǔ)元件的電阻值 的變化的示意圖。
圖4是表示2個(gè)不同的電阻值與信息"0"、信息"l"的關(guān)系的圖。
圖5 (a) ~圖5 (d)是表示在本發(fā)明的第一實(shí)施方式中使用的非 易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖6 (a)、圖6 (b)是表示在本發(fā)明的第一實(shí)施方式中使用的非 易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖7是表示從圖6 (b)的D方向觀察到的在本發(fā)明的第一實(shí)施方 式中使用的非易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖8 (a) ~圖8 (d)是表示在本發(fā)明的第一實(shí)施方式中使用的埋 入有高電阻層的非易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖9 (a) ~圖9 (d)是表示在本發(fā)明的第一實(shí)施方式中使用的埋 入有高電阻層的非易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖IO是表示本發(fā)明的第一實(shí)施方式的非易失性存儲(chǔ)元件的動(dòng)作特 性的圖。
圖11是表示可變電阻膜的疊層構(gòu)造的FT-IR光譜的圖。 圖12是表示本發(fā)明的第一實(shí)施方式的非易失性存儲(chǔ)元件的滯后現(xiàn) 象發(fā)生率的圖。
圖13是表示本發(fā)明的第一實(shí)施方式的非易失性存儲(chǔ)元件的單元的 初始的電阻值與滯后現(xiàn)象發(fā)生率的關(guān)系的圖。
圖14是表示本發(fā)明的第二實(shí)施方式的非易失性存儲(chǔ)元件的概略截 面圖。
圖15 (a) ~圖15 (d)是表示在本發(fā)明的第二實(shí)施方式中使用的 非易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖16 (a) ~圖16 (c)是表示在本發(fā)明的第二實(shí)施方式中使用的 非易失性存儲(chǔ)元件的制造方法的工序截面圖。圖17是表示本發(fā)明的第三實(shí)施方式的非易失性存儲(chǔ)元件的概略截 面圖。
圖18 (a) ~圖18 (d)是表示在本發(fā)明的第三實(shí)施方式中使用的 非易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖19 (a) ~圖19 (d)是表示在本發(fā)明的第三實(shí)施方式中使用的 非易失性存儲(chǔ)元件的制造方法的工序截面圖。
圖20是表示保持特性的元件構(gòu)造依存性的圖表。
圖21是現(xiàn)有的非易失性存儲(chǔ)元件的主要部位截面圖。
符號(hào)說(shuō)明
20非易失性存儲(chǔ)元件陣列
21 基板表面
22、 22a、 22b、 22c、 22d、 22e、 22f、 22g、 22h下部電極
23、 23a、 23b、 23c、 23d、 23e、 23f、 23g、 23h上部電極
24、 36可變電阻膜
25、 35存儲(chǔ)部(非易失性存儲(chǔ)元件)
26 基板
27第一層間絕緣膜
28、 40第一接觸孔
29、 38低電阻層
30、 37、 43 高電阻層
32第二層間絕緣膜
39埋入絕緣膜
41孔洞
42凹部
具體實(shí)施例方式
以下，參照附圖，說(shuō)明本發(fā)明的優(yōu)選實(shí)施方式的非易失性存儲(chǔ)元 件及其制造方法。而且，對(duì)于在附圖中標(biāo)注相同符號(hào)的部分，有省略 說(shuō)明的情況。
(第一實(shí)施方式)
圖1~圖8是表示本發(fā)明的第一實(shí)施方式的圖。圖1 (a)表示從半導(dǎo)體芯片的基板表面21觀察交叉點(diǎn)型的非易失性存儲(chǔ)元件陣列20的 結(jié)構(gòu)得到的概略結(jié)構(gòu)圖。如圖l (a)所示，非易失性存儲(chǔ)元件陣列20 為在基板上條狀的下部電極22和條狀的上部電極23夾著可變電阻膜 24的結(jié)構(gòu)，該上部電極23與該下部電極22在這里是直角交叉。此處， 例如表示8根下部電極22和8根上部電極23，它們交叉的位置成為多 個(gè)存儲(chǔ)部25。該多個(gè)存儲(chǔ)部25 (非易失性存儲(chǔ)元件)各自具有電阻值 通過(guò)電脈沖的施加而增加或減少的特性。
圖1 (b)表示從箭頭方向觀察圖1 (a)的非易失性存儲(chǔ)元件陣列 20的A-A截面得到的概略截面圖。如圖1 (b)所示，在半導(dǎo)體芯片的 基板26上形成有下部電極22，下部電極22的上部被第一層間絕緣膜 27覆蓋。在該下部電極22上(以到達(dá)下部電極22的方式)構(gòu)成有貫 通第一層間絕緣膜27而形成的第一接觸孔28，構(gòu)成可變電阻膜24的 低電阻層29被埋入第一接觸孔28中。進(jìn)一步，在第一層間絕緣膜27 和低電阻層29之上形成有高電阻層30和上部電極23，可變電阻膜24 構(gòu)成為包括各一層該高電阻層30和低電阻層29的多層的電阻層。其 中，髙電阻層30在上部電極23的下部形成為條狀。
換言之，非易失性存儲(chǔ)元件陣列20構(gòu)成為，下部電極22在與基 板26的主面平行的第一平面內(nèi)以相互平行地延伸的方式形成有多個(gè)， 上部電極23在與第一平面平行的第二平面內(nèi)以相互平行地延伸且與多 個(gè)下部電極22立體交叉的方式形成有多個(gè)，與多個(gè)下部電極22和多 個(gè)上部電極的立體交叉點(diǎn)的各個(gè)相對(duì)應(yīng)地、以介于下部電極22和上部 電極23之間的方式設(shè)置有可變電阻膜24的低電阻層29，由此，與立 體交叉點(diǎn)的各個(gè)相對(duì)應(yīng)地形成存儲(chǔ)部25。
此外，如圖l (b)所示，構(gòu)成存儲(chǔ)部25的低電阻層29至少與鄰 接的存儲(chǔ)部25分離。而且，可變電阻膜24是由包括至少各一層高電 阻層30和低電阻層29的多層的電阻膜層構(gòu)成即可，也可以在圖1 (b) 的可變電阻膜24的結(jié)構(gòu)上進(jìn)一步附加其它電阻層。
在構(gòu)成可變電阻膜24的高電阻層30、上部電極23和第一層間絕 緣膜27之上，第二層間絕緣膜32以覆蓋高電阻層30和上部電極23 的方式形成。利用該第二層間絕緣膜32保護(hù)非易失性存儲(chǔ)元件陣列20 的存儲(chǔ)部25。根據(jù)此結(jié)構(gòu)，電脈沖通過(guò)下部電極22和上部電極23向存儲(chǔ)部25 施加，由此，存儲(chǔ)部25的可變電阻膜24的電阻值增加或減少。通過(guò) 該電阻值的變化進(jìn)行信息的存儲(chǔ)或讀出。從而，能夠?qū)︵徑拥拇鎯?chǔ)器 單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微細(xì)化的元件構(gòu)造。此外，在交叉 點(diǎn)型的非易失性存儲(chǔ)元件陣列中，也能夠?qū)ΧS鄰接的存儲(chǔ)器單元間 進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微細(xì)化的元件構(gòu)造。
圖2 (a)是放大表示圖1 (b)所示的作為交叉點(diǎn)型的非易失性存 儲(chǔ)元件陣列20的構(gòu)成單位的存儲(chǔ)元件陣列的一部分B的區(qū)域的概略截 面圖。在圖2 (a)中，表示的是例如由3個(gè)存儲(chǔ)部25構(gòu)成的存儲(chǔ)元件 陣列。另外，也可以由該3個(gè)存儲(chǔ)部25構(gòu)成非易失性存儲(chǔ)元件陣列。 此外，圖2 (b)是從圖2 (a)的C方向觀察到的由3個(gè)存儲(chǔ)部25構(gòu) 成的存儲(chǔ)元件陣列的概略截面圖。
在圖2 (a)中，在基板26上形成有被下部電極22和上部電極23 夾著的可變電阻膜24、以及由該可變電阻膜24構(gòu)成的多個(gè)存儲(chǔ)部25。 在圖2 (a)中形成有3個(gè)存儲(chǔ)部25。此外，可變電阻膜24由至少包 括各一層高電阻層30和低電阻層29的多層的電阻膜層構(gòu)成，低電阻 層29為至少與鄰接的存儲(chǔ)部25分離的結(jié)構(gòu)。而且，在圖2 (a)中， 雖然可變電阻膜24由包括各一層高電阻層30和低電阻層29的2層的 電阻膜層構(gòu)成，但是也可以在圖2 (a)的可變電阻膜24的結(jié)構(gòu)上進(jìn)一 步附加其它的電阻層。
通過(guò)采用以上的結(jié)構(gòu)，電脈沖通過(guò)下部電極22和上部電極23向 存儲(chǔ)部31施加，由此，存儲(chǔ)部31的可變電阻膜24的電阻值增加或減 少。通過(guò)該電阻值的變化進(jìn)行信息的存儲(chǔ)或讀出。
此處，可變電阻膜采用不僅包括電阻變化特性優(yōu)異的低電阻層， 還組合有高電阻層的多層的電阻膜層，由此，可變電阻膜具有適當(dāng)?shù)?電阻值，流通適當(dāng)?shù)碾娏?，能夠施加適當(dāng)?shù)某尚坞妷骸＿M(jìn)一步，在構(gòu) 成為存儲(chǔ)元件陣列的情況下，能夠?qū)崿F(xiàn)對(duì)鄰接的存儲(chǔ)器單元間進(jìn)行分 離、抑制串?dāng)_的發(fā)生的能夠微細(xì)化的元件構(gòu)造。此外，能夠進(jìn)一步獲 得與現(xiàn)有的CMOS等平面工藝的層間絕緣膜形成工序、蝕刻工序和疊 層材料的埋入工序等的親和性。
艮P，成為存儲(chǔ)部的可變電阻膜中，低電阻層僅與高電阻層在高電阻層的主面的一部分連接，因此，與低電阻層遍及高電阻層的整個(gè)面 與其連接的情況相比，能夠使施加在高電阻層上的電壓也可靠地集中 于存儲(chǔ)部，能夠?qū)崿F(xiàn)低電壓動(dòng)作、低電力消耗動(dòng)作，并能夠提高元件 的保持特性。
在構(gòu)成為存儲(chǔ)元件陣列的情況下，因?yàn)榇鎯?chǔ)部被低介電常數(shù)的絕 緣膜包圍，所以能夠可靠地對(duì)包括二維鄰接的存儲(chǔ)部的存儲(chǔ)器單元間 進(jìn)行分離，不會(huì)受到來(lái)自配線、鄰接的下部電極和上部電極的串?dāng)_的 影響。此外，因?yàn)樵谂渚€、下部電極和上部電極之間配置有足夠厚的 層間絕緣膜，所以受到的來(lái)自鄰接的配線、下部電極和上部電極的寄 生電容的影響較少。從而，能夠?qū)崿F(xiàn)能夠進(jìn)行高集成化和高穩(wěn)定動(dòng)作 的非易失性存儲(chǔ)元件陣列及其制造方法。
此外，在公知構(gòu)造中?？梢钥吹降囊陨舷码姌O夾著電阻變化膜的 構(gòu)造中，在對(duì)電阻變化膜和上下電極同樣地進(jìn)行圖案化的構(gòu)造(電阻 變化膜和上下電極的側(cè)壁面存在于同一面內(nèi)的構(gòu)造)中，在電阻膜的 側(cè)壁部因蝕刻而產(chǎn)生流過(guò)漏電流的層，容易產(chǎn)生由于電子的泄漏而導(dǎo) 致保持特性劣化的問(wèn)題。其主要原因是，在同時(shí)對(duì)電極和電阻膜進(jìn)行 蝕刻的情況下，電極的金屬成分附著在電阻膜的側(cè)壁上，增加漏電流。
在本實(shí)施方式中，下部電極22、低電阻層29、高電阻層30的端面不 是存在于同一面內(nèi)(低電阻層29僅在下部電極22的主面的一部分與 下部電極22連接)，僅高電阻層30與上部電極23的端面存在于同一 面內(nèi)。從而，至少在低電阻層29的端面上，完全不存在蝕刻電極時(shí)的 上述影響，能夠從原理上避免之前的保持特性劣化的問(wèn)題。通過(guò)采用 電阻變化膜僅在上部電極的主面的一部分與上部電極連接、或僅在下 部電極的主面的一部分與下部電極連接的結(jié)構(gòu)，能夠得到上述的效果。
通過(guò)使用本發(fā)明的非易失性存儲(chǔ)元件，能夠達(dá)到便攜式信息設(shè)備、 信息家電等電子設(shè)備進(jìn)一步小型化、薄型化的效果。
接著，利用圖2 (a)的結(jié)構(gòu)，對(duì)非易失性存儲(chǔ)元件的動(dòng)作進(jìn)行說(shuō)明。
圖3表示在以圖2 (a)所示的概略截面圖的構(gòu)造制作出的非易失 性存儲(chǔ)元件的可變電阻膜24上施加電脈沖時(shí)的電阻值的變化。另外， 因?yàn)樵谛纬煽勺冸娮枘?4之后的測(cè)定開(kāi)始初期可變電阻膜24的電阻值存在偏差，所以顯示的是可變電阻膜24的電阻值進(jìn)行大致穩(wěn)定的動(dòng) 作后的電阻值。
當(dāng)在下部電極22與上部電極23之間交替地施加脈沖寬度為 100nsec的極性不同的2種電脈沖時(shí)，夾在兩電極間的存儲(chǔ)部25的可 變電阻膜24的電阻值如圖3所示那樣變化。艮卩，如圖3所示，當(dāng)施加 負(fù)電壓脈沖(例如，電壓為El，脈沖寬度為100nsec)時(shí)，電阻值減 少，顯示2.5Xl(^Q的低電阻值Ra;當(dāng)施加正電壓脈沖(例如，電壓 為E2，脈沖寬度為100nsec)時(shí)，電阻值增加，顯示1.1 X 104Q的高電 阻值Rb。
此外，如圖4所示，在2個(gè)不同的電阻值Ra或Rb中，令存儲(chǔ)部 25的電阻值的某一方為信息"0"，令另一方為信息"1"，則根據(jù)電阻 值為哪一個(gè)就能夠讀取不同的信息"0"或信息"1"。在圖4中，將較 大的電阻值Rb分配給信息"0"，將較小的電阻值Ra分配給信息"1 "。 如圖4所示，當(dāng)在存儲(chǔ)部25的電阻值為Rb時(shí)施加負(fù)電壓脈沖時(shí)，電 阻值Ra被記錄，存儲(chǔ)部25的信息被從"0"改寫成"1"。此外，同樣 地，當(dāng)在存儲(chǔ)部25的電阻值為Ra時(shí)施加正電壓脈沖時(shí)，電阻值Rb 被記錄，存儲(chǔ)部25的信息被從"1"改寫成"0"。
在讀取該信息時(shí)，施加與在使可變電阻膜24的電阻值變化時(shí)施加 的電脈沖相比振幅較小的再現(xiàn)電壓E3，能夠讀取與圖4所示的電阻值 相對(duì)應(yīng)的輸出電流值。因?yàn)樵撦敵鲭娏髦礗a或Ib的值與電阻值Ra或 Rb對(duì)應(yīng)，所以如圖4所示能夠讀取信息"0"或信息"1"。這樣，在 下部電極22與上部電極23交叉的區(qū)域中，可變電阻膜24的一部分分 別作為存儲(chǔ)部25動(dòng)作，從而非易失性存儲(chǔ)元件進(jìn)行動(dòng)作。
此外，如圖1 (a)和(b)所示，可變電阻膜24被條狀的下部電 極22和上部電極23夾著而構(gòu)成多個(gè)存儲(chǔ)部25，在這些存儲(chǔ)部25構(gòu)成 為矩陣狀并進(jìn)行動(dòng)作時(shí)，交叉點(diǎn)型的非易失性存儲(chǔ)元件陣列20動(dòng)作。
在本發(fā)明的實(shí)施方式中，以在電阻變化特性優(yōu)異的低電阻層上組 合有高電阻層的多層的電阻膜層作為可變電阻膜。通過(guò)采用這樣的結(jié) 構(gòu)，該可變電阻膜具有適當(dāng)?shù)碾娮柚担瑥亩词故┘邮箍勺冸娮鑴?dòng)作 時(shí)的電壓也流過(guò)不會(huì)造成損傷的適當(dāng)?shù)碾娏?，并且在施加成形電壓時(shí) 被施加適當(dāng)?shù)碾妷骸＿M(jìn)一步，雖然在將低電阻層用于可變電阻膜時(shí)鄰接的電極間的串?dāng)_常會(huì)成為問(wèn)題，但是通過(guò)至少對(duì)低電阻層進(jìn)行元件 分離能夠抑制串?dāng)_的發(fā)生。
通過(guò)采用這樣的結(jié)構(gòu)，能夠進(jìn)一步以低電壓調(diào)整在動(dòng)作開(kāi)始初期 施加的成形電壓。而且，在利用電阻值的變化進(jìn)行信息的存儲(chǔ)或讀出 時(shí)，通過(guò)組合高電阻層，也能夠不流動(dòng)較大的電流而流動(dòng)適當(dāng)?shù)碾娏鳎?因此，能夠進(jìn)一步以低電力消耗進(jìn)行動(dòng)作。
接著，表示在本實(shí)施方式中表示的圖2 (a)的非易失性存儲(chǔ)元件 的制造方法。圖5 (a) 圖5 (d)以及圖6 (a)和圖6 (b)依次表 示圖2 (a)所示的非易失性存儲(chǔ)元件的工藝流程。S卩，本實(shí)施方式的 非易失性存儲(chǔ)元件的制造方法，如圖5和圖6依次所示的那樣，由以 下工序構(gòu)成在基板26上形成下部電極22的工序；在下部電極22上 形成可變電阻膜24的電阻膜形成工序；和在可變電阻膜24上形成上 部電極23的工序。進(jìn)一步，電阻膜形成工序是形成可變電阻膜24的 工序，其中，該可變電阻膜24由至少包括各一層高電阻層30和低電 阻層29的多層的電阻膜層構(gòu)成，并且，低電阻層29至少在鄰接的存 儲(chǔ)部25之間被相互分離。而且，雖然如上所述可變電阻膜24也可以 構(gòu)成為3層以上，但是在本實(shí)施方式中，作為一個(gè)例子，對(duì)以包括各 一層高電阻層30和低電阻層29的2層的結(jié)構(gòu)的電阻膜層構(gòu)成可變電 阻膜的情況進(jìn)行說(shuō)明。
如圖5 (a)所示，例如，通過(guò)蒸鍍法和蝕刻法，在Si材料的基板 26上形成多根寬0.1 w m、厚0.1 At m且在規(guī)定方向上伸長(zhǎng)的由Al材料 構(gòu)成的下部電極22。進(jìn)一步，通過(guò)CVD法等，以覆蓋基板26和下部 電極22且厚度為200nm的方式，作為第一層間絕緣膜27沉積摻雜氟 的氧化膜。
然后，如圖5 (b)所示，例如，通過(guò)干蝕刻法在下部電極22上以 0.12pm的間隔貫通第一層間絕緣膜28形成直徑0.08pm的第一接觸孔 28。關(guān)于該第一接觸孔28,通過(guò)濺射法供給過(guò)渡金屬的氧化膜材料， 從而形成以例如由Fe304構(gòu)成的低電阻材料被埋入的低電阻層29，如 圖5 (b)所示，該材料在第一層間絕緣膜27上以層狀沉積。
接著，如圖5 (c)所示，使用CMP (化學(xué)機(jī)械研磨)技術(shù)除去疊 層在第一層間絕緣膜27上的低電阻層29，直至第一層間絕緣膜27的表面露出，僅殘留疊層在第一接觸孔28中的部分。然后，如圖5 (d) 所示，在通過(guò)CMP技術(shù)被平坦化后的低電阻層29和第一層間絕緣膜 27上，例如在通過(guò)濺射法形成厚度10nm的由Fe203材料構(gòu)成的高電阻 層30之后，由Al材料構(gòu)成的上部電極23例如通過(guò)蒸鍍法以0.1 Mm 的厚度形成在高電阻層30的上部。
然后，如圖6 (a)所示，通過(guò)光刻法以與下部電極22直角交叉的 方式以O(shè).lMm的寬度、0.1/zm的間隔形成條狀的上部電極23，之后， 以條狀的上部電極23為掩模，高電阻層30也通過(guò)例如干蝕刻以0.1 m m的寬度、0.1^m的間隔形成為條狀。
進(jìn)一步，如圖6(b)所示，例如通過(guò)CVD法等，以覆蓋高電阻層 30和上部電極23的方式，作為摻雜氟的氧化膜在第一層間絕緣膜27 上形成厚度0.3 w m的第二層間絕緣膜32。
此外，圖7表示從圖6 (b)的D方向觀察到的本實(shí)施方式的非易 失性存儲(chǔ)元件陣列的概略截面圖?？芍?，高電阻層30和上部電極23 被形成為條狀并與下部電極25直角交叉，形成交叉點(diǎn)型的非易失性存 儲(chǔ)元件陣列。
但是，也可以采用以下結(jié)構(gòu)，即，在第一接觸孔28中不僅埋入低 電阻層29，而且也埋入高電阻層30，低電阻層29和高電阻層30均被 分離。此結(jié)構(gòu)的非易失性存儲(chǔ)元件的制造方法，在圖8 (a) 圖8 (d) 和圖9 (a) 圖9 (d)中依次以工藝流程的方式被表示。
因?yàn)閳D8 (a) (c)與圖5 (a) (c)相同，所以省略說(shuō)明。 圖8 (c)與圖5 (c)同樣，在基板26上形成條狀的下部電極22，在 覆蓋下部電極22而疊層的第一層間絕緣膜27的下部電極22上的第一 接觸孔28中疊層埋入有低電阻層29。
接著，使用CMP技術(shù)或干蝕刻技術(shù)除去第一接觸孔28的上部的 低電阻層29的一部分，如圖8 (d)所示，形成深度10nm的凹部。進(jìn) 一步，如圖9 (a)所示填埋該凹部，以覆蓋凹部的方式在第一層間絕 緣膜27之上通過(guò)例如濺射法供給Fe203材料，從而疊層高電阻膜30。 該高電阻膜30，通過(guò)CMP技術(shù)，使得埋入第一接觸孔28中的凹部的 部分殘留，在第一層間絕緣膜27上的被除去，從而形成圖9 (b)所示 的截面形狀。然后，如圖9 (c)所示，上部電極23在通過(guò)例如蒸鍍法被蒸鍍?cè)?第一層間絕緣膜27和高電阻膜30之上后，以覆蓋高電阻膜30且與下 部電極22直角交叉的方式形成為條狀。這時(shí)的上部電極的寬度是0.1 ^m，間隔是0.lMm,厚度是0.1/zm。進(jìn)一步，如圖9 (d)所示，在 上部電極23和第一層間絕緣膜27的上部，通過(guò)例如CVD法等形成由 摻雜氟的氧化膜構(gòu)成的厚度0.3 m m的第二層間絕緣膜32。
這樣，根據(jù)圖8和圖9所示的工藝流程，制作成低電阻層29和高 電阻層30均被埋入第一接觸孔28之中，由分離的可變電阻膜24構(gòu)成 的非易失性存儲(chǔ)元件。
通過(guò)以上的工藝流程，制造非易失性存儲(chǔ)元件陣列20。通過(guò)該制 作工藝，包括圖6 (b)、圖7或圖9 (d)所示的可變電阻膜24的一部 分的存儲(chǔ)部25，被限定在可變電阻膜24被下部電極22和上部電極23 夾著的部分，并且被限定在配置有被第一層間絕緣膜27分離的低電阻 層29的部分。低電阻層29被制作在下部電極22上的貫通第一層間絕 緣膜27的第一接觸孔28中。因此，能夠微細(xì)化至制作工藝的工藝規(guī) 則的最小尺寸。此外，因?yàn)橄虏侩姌O22和上部電極23被制作在第一 和第二層間絕緣膜中，所以能夠與承擔(dān)非易失性存儲(chǔ)元件陣列的存儲(chǔ) 部以外的功能的部分以相同的掩模工藝(例如CMOS的工藝)制作。 進(jìn)一步，可變電阻膜24的成膜、即低電阻層29和高電阻層30的制作 能夠使用通常的半導(dǎo)體的平面處理工藝。此外，因?yàn)樵诟鲗拥闹谱鞴?序之前使用CMP技術(shù)使表面平坦化，所以各層之間的貼緊性、電連接 變得良好。
從而，能夠?qū)︵徑拥拇鎯?chǔ)器單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微 細(xì)化的元件構(gòu)造。此外，在交叉點(diǎn)型的非易失性存儲(chǔ)元件陣列中，也 能夠?qū)ΧS鄰接的存儲(chǔ)器單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微細(xì)化的 元件構(gòu)造。進(jìn)一步，第一層間絕緣膜能夠可靠地分離鄰接的存儲(chǔ)器單 元的低電阻膜，能夠達(dá)到與現(xiàn)有的CMOS等的平面工藝的層間絕緣膜 形成工序、蝕刻工序和疊層材料的埋入工序等的親和性。
以下說(shuō)明通過(guò)這樣的工藝流程制作得到的非易失性存儲(chǔ)元件的動(dòng) 作特性。圖IO是表示本實(shí)施方式中的非易失性存儲(chǔ)元件的動(dòng)作特性的 圖。在制作得到的非易失性存儲(chǔ)元件的下部電極與上部電極之間，交替地施加極性不同的電脈沖，觀察電阻值的變化。電脈沖的脈沖寬度
均為100nsec，交替地施加+3.1V的正電壓脈沖和一2.1V的負(fù)電壓脈沖。 如圖10所示，可知，從初次的脈沖施加至300次左右，電阻值不 穩(wěn)定，但是當(dāng)超過(guò)300次時(shí)，高電阻值Rb大致穩(wěn)定在IIKQ，低電阻 值大致穩(wěn)定在2.5KQ。而且，在脈沖寬度為100nsec、電壓為土3.3V以 下時(shí)能夠?qū)崿F(xiàn)高速低電壓動(dòng)作。認(rèn)為，實(shí)現(xiàn)這樣的高速動(dòng)作是由以下 情況而獲得的效果，即，通過(guò)在低電阻層上連接有高電阻層，能夠在 可變電阻膜上施加充分的電壓。
圖11表示使可變電阻膜的高電阻層和低電阻層的層厚變化而疊層 時(shí)的疊層構(gòu)造的FT-IR光譜。高電阻層使用&203作為電阻材料，低電 阻層使用Fe304作為電阻材料。任一種疊層構(gòu)造均能夠觀察到o/Fe203 和Fe304的光譜。因此可知，即使在這樣疊層的層的厚度較薄的情況下， 也能夠充分地分離高電阻層和低電阻層并疊層。從而，通過(guò)施加極性 不同的電脈沖，能夠使電阻值穩(wěn)定地成為高電阻值和低電阻值。關(guān)于 該穩(wěn)定的電阻值變化，認(rèn)為是由以下情況引起的，gP，構(gòu)成可變電阻 膜的層中的Fe離子的配位、晶格空位等的狀態(tài)根據(jù)電脈沖的施加而變 化。
以由高電阻層和低電阻層構(gòu)成的可變電阻膜被下部電極和上部電 極夾著的區(qū)域?yàn)閱卧?Cell)。此外，將初始電阻不同、即電極尺寸的 大小不同的單元在每次被施加電脈沖時(shí)能夠可靠地成為低電阻值和高
電阻值的狀態(tài)稱為發(fā)生滯后現(xiàn)象(hysteresis)的狀態(tài)。這時(shí)，以單元 的電極尺寸的大小不同的單元作為不同的批(lot)，以百分率表示各批 內(nèi)的多個(gè)單元中發(fā)生滯后現(xiàn)象的狀態(tài)的單元的比例，該結(jié)果作為滯后 現(xiàn)象發(fā)生率被數(shù)值化。圖12中，以單元的電極尺寸的大小為橫軸，以 滯后現(xiàn)象發(fā)生率為縱軸，調(diào)查其依存性。另外，電極的形狀是正方形， 在圖中令該正方形的一邊的長(zhǎng)度為"單元的大小"。此處，所謂現(xiàn)有結(jié) 構(gòu)是僅由一層低電阻層構(gòu)成的可變電阻膜的結(jié)構(gòu)。根據(jù)圖12可知，在 現(xiàn)有的結(jié)構(gòu)中，滯后現(xiàn)象發(fā)生率為50%以下，與此相對(duì)，在本實(shí)施的 結(jié)構(gòu)(圖2那樣的結(jié)構(gòu))中，在電極尺寸為1.5/zm以下的尺寸的區(qū)域 中，滯后現(xiàn)象發(fā)生率為100%，穩(wěn)定地進(jìn)行動(dòng)作。
準(zhǔn)備將可變電阻膜形成為0.5pm見(jiàn)方的面積的單元(Cdl)，圖13是表示該單元的初始的電阻值與滯后現(xiàn)象發(fā)生率的關(guān)系的圖。圖13表 示在使用的電阻元件中可變電阻膜由高電阻層和低電阻層構(gòu)成、總膜 厚為100nm、且高電阻層的厚度為可變電阻膜的厚度的5%的條件下的
測(cè)定值。此外，圖中的A、〇、參、麗是在作為高電阻層膜采用具有各
種各樣的電阻率的材料的情況下，匯集各批的數(shù)據(jù)而得到的。
根據(jù)圖13，在單元電阻為IOQ到100Q的區(qū)域中，能夠觀察到當(dāng) 單元電阻變高時(shí)滯后現(xiàn)象發(fā)生率上升的傾向。這是因?yàn)?，寄生的配線 電阻的影響變小，在可變電阻膜上施加足夠的電壓。另一方面，當(dāng)單 元電阻為1000Q以上時(shí)，滯后現(xiàn)象發(fā)生率轉(zhuǎn)為減少。認(rèn)為這是由于以 下原因可變電阻膜顯示接近絕緣體的特性，因此電流難以流通，不 能夠向可變電阻膜施加足夠的能量，難以發(fā)生電阻變化的傾向變強(qiáng)。
在圖13中，以50%的滯后現(xiàn)象發(fā)生率作為電阻容易變化、不易變 化的判斷基準(zhǔn)，從圖中可知，電阻容易變化的單元的初始電阻值為25 Q 50， 000 Q。
此處，如果假定施加在可變電阻膜上的電壓大部分被施加在高電 阻層上，則初始電阻值顯示25 Q時(shí)的高電阻層的電阻率pL是， pL [Qcm]=(單元電阻)x (面積)+ (膜厚) =25 [Q] x (0.5x10-4 [cm] x0.5xl0-4 [cm]) / (5xl(T7 [cm]) =0.125 [Qcm]
此外，初始電阻值顯示50000Q時(shí)的高電阻層的電阻率pH是， pH [Qcm]=(單元電阻)x (面積)+ (膜厚) =50000 [Q] x (0,5xl0-4 [cm] xO,5xl(T4 [cm]) / (5xl(T7 [cm]) =250 [Qcm]
根據(jù)上述內(nèi)容在如本實(shí)施方式那樣作為高電阻層使用Fe203的情 況下，電阻率由該材料的下限值決定，高電阻層的電阻率的范圍優(yōu)選 為0.13Qcm以上、250Qcm以下。
另外，在本實(shí)施方式中，雖然低電阻層的材料使用Fe304，但是只 要能夠表現(xiàn)同樣的特性，也可以使用過(guò)渡金屬的氧化物等。此外，優(yōu) 選使用低電阻層的電阻率為lxl(T3Qcm以上、2xl(T2Qcm以下的材料。 該電阻率的范圍是考慮到低電阻層材料的Fe304采用反尖晶石構(gòu)造作 為結(jié)晶構(gòu)造的情況時(shí)的電阻率。此外，在本實(shí)施方式中，雖然高電阻層的材料使用Fe203，但是只 要能夠表現(xiàn)同樣的特性，也可以使用過(guò)渡金屬的氧化物，例如，也可 以使用ZnFe204、 MnFe204、和NiFe204等尖晶石構(gòu)造氧化物。此外， 優(yōu)選使用高電阻層的電阻率為0.13Qcm以上、250Qcm以下的材料。 該電阻率的范圍是考慮到高電阻層材料的Fe203等采用反尖晶石構(gòu)造 作為結(jié)晶構(gòu)造的情況時(shí)的電阻率。
另外，雖然作為配線材料使用Al、 W，但也可以使用在半導(dǎo)體工 藝中使用的Pt、 Cu。
另外，雖然作為電極材料使用W，但也可以使用作為其它的電極 材料的Cu、 Pt、 Al、 TiN、 TaN和TiAlN等。 (第二實(shí)施方式)
圖14是表示本發(fā)明的第二實(shí)施方式的概略截面圖。 在圖14中，在基板26上形成有被下部電極22和上部電極23夾 著的可變電阻膜36，以及由該可變電阻膜36構(gòu)成的多個(gè)存儲(chǔ)部35 (非 易失性存儲(chǔ)元件)。在圖14中，形成有3個(gè)存儲(chǔ)部35。此外，可變電 阻膜36由至少包括各一層高電阻層37和低電阻層38的多層的電阻膜 層構(gòu)成，低電阻層38構(gòu)成為至少與鄰接的存儲(chǔ)部35分離。本實(shí)施方 式與第一實(shí)施方式的不同之處在于，高電阻層37與低電阻層38的連
接方式不同在低電阻層的內(nèi)部與上部電極相接的埋入絕緣膜以被埋 入的方式形成，低電阻層以包圍埋入絕緣膜的方式環(huán)狀地與高電阻層 相接，從而，成為高電阻層僅在其下表面中的一部分與低電阻層連接 的結(jié)構(gòu)。如圖14所示，高電阻層37以截面形狀為平坦的面的方式與 低電阻層38接觸，與此相對(duì)，低電阻層38以截面形狀為使3字旋轉(zhuǎn) 卯度所得的面(以杯子為例，是其上端面)的方式與高電阻層37接觸。 即，如圖14所示，該埋入絕緣膜39的上表面被高電阻層37的下表面 覆蓋，埋入絕緣膜39的側(cè)面和下表面被低電阻層38覆蓋。另外，在 圖14中，可變電阻膜36雖然由包括各一層高電阻層37和低電阻層38 的2層的電阻膜層構(gòu)成，但是也可以在圖14的可變電阻膜36的結(jié)構(gòu) 上進(jìn)一步附加其它的電阻層。
根據(jù)這樣的結(jié)構(gòu)，電脈沖通過(guò)下部電極22和上部電極23被施加 在存儲(chǔ)部35上，從而存儲(chǔ)部35的可變電阻膜36的電阻值增加或減少。利用該電阻值的變化進(jìn)行信息的存儲(chǔ)或讀出。
此處，在制作圖14所示的非易失性存儲(chǔ)元件時(shí)，根據(jù)圖15和圖 16所示的工藝流程進(jìn)行制作。
因?yàn)閳D15 (a)與圖5 (a)相同，所以省略說(shuō)明。圖15 (b)是通 過(guò)以下方式形成的，即，在下部電極22上形成貫通圖15 (a)的第一 層間絕緣膜27的直徑為0.08pm的第一接觸孔40，通過(guò)例如CVD法、 電鍍法形成低電阻層38。低電阻層38例如由Fe304材料構(gòu)成，在第一 接觸孔40的側(cè)面和底面上沿著各面以30nm的厚度疊層?？芍诘?一接觸孔40中形成有孔洞41。
然后，使用CMP技術(shù)，對(duì)第一接觸孔40內(nèi)以外的第一層間絕緣 膜27上的低電阻層38進(jìn)行回蝕(Etch-back)，實(shí)現(xiàn)圖15 (c)所示的 截面構(gòu)造。進(jìn)一步，通過(guò)CVD法等，摻雜氟的埋入絕緣膜39填埋孔 洞41并在第一層間絕緣膜27上疊層為0.3pm的厚度。利用CMP技術(shù) 除去第一層間絕緣膜27上的埋入絕緣膜39，如圖16 (a)所示那樣令 基板26的表面平坦化。進(jìn)一步，如圖16 (b)所示，在第一層間絕緣 膜27、低電阻層38和埋入絕緣膜39的上部，與圖5 (d)所示的工藝 同樣地依次疊層高電阻層37和上部電極23。與圖6所示的工藝同樣， 高電阻層37和上部電極23與下部電極22直角交叉，形成為條狀，如 圖16 (c)所示被第二層間絕緣膜32覆蓋并被保護(hù)。其中，可變電阻 膜36由包括低電阻層38和高電阻層37的多層的電阻膜層構(gòu)成。
根據(jù)這樣的結(jié)構(gòu)，限定高電阻層與低電阻層的接觸部分，限制進(jìn) 行動(dòng)作的區(qū)域，從而能夠進(jìn)一步以低電流且低電力消耗進(jìn)行動(dòng)作。由 此，如在第一實(shí)施方式中所示的那樣，能夠微細(xì)化至制作工藝的工藝 規(guī)則的最小尺寸。此外，因?yàn)橄虏侩姌O22和上部電極23在第一和第 二層間絕緣膜中被制作，所以能夠與承擔(dān)非易失性存儲(chǔ)元件陣列的存 儲(chǔ)部以外的功能的部位以相同的掩模工藝(例如CMOS的工藝)制作。 進(jìn)一步，可變電阻膜36的成膜，即低電阻層38和高電阻層37的制作 能夠使用通常的半導(dǎo)體的平面工藝。此外，因?yàn)樵诟鲗拥闹谱鞴ば蛑?前使用CMP技術(shù)令表面平坦化，所以各層之間的貼緊性、電連接變得 良好。
從而，能夠?qū)︵徑拥拇鎯?chǔ)器單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微細(xì)化的元件構(gòu)造。此外，在交叉點(diǎn)型的非易失性存儲(chǔ)元件陣列中，也 能夠?qū)ΧS鄰接的存儲(chǔ)器單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微細(xì)化的 元件構(gòu)造。進(jìn)一步，第一層間絕緣膜能夠可靠地分離鄰接的存儲(chǔ)器單
元的低電阻膜，能夠獲得與現(xiàn)有的CMOS等的平面工藝的層間絕緣膜 形成工序、蝕刻工序和疊層材料的埋入工序等的親和性。
在本實(shí)施方式中，當(dāng)然也能夠得到與第一實(shí)施方式相同的效果。 (第三實(shí)施方式)
圖17是表示本發(fā)明的第三實(shí)施方式的概略截面圖。本實(shí)施方式的 基本結(jié)構(gòu)與上述的第二實(shí)施方式相同，但高電阻層43被埋入第一接觸 孔40中這點(diǎn)與第二實(shí)施方式的結(jié)構(gòu)不同。在圖17中，在基板26上形 成有被下部電極22和上部電極23夾著的可變電阻膜36，和由該可變 電阻膜36構(gòu)成的多個(gè)存儲(chǔ)部35 (非易失性存儲(chǔ)元件)。在圖17中，形 成有3個(gè)存儲(chǔ)部35。此外，可變電阻膜36由至少包括各一層高電阻層 43和低電阻層38的多層的電阻膜層構(gòu)成，低電阻層38構(gòu)成為至少與 鄰接的存儲(chǔ)部35分離。本實(shí)施方式與第二實(shí)施方式同樣，高電阻層43 與低電阻層38的連接方式與第一實(shí)施方式不同，高電阻層43被埋入 第一接觸孔40中的凹部42內(nèi)，在第一接觸孔40內(nèi)高電阻層與低電阻 層連接。
如圖17所示，高電阻層43以截面形狀為平坦的面的方式與低電 阻層38接觸，與此相對(duì)，低電阻層38以截面形狀為使〕字旋轉(zhuǎn)90度 所得的面(以杯子為例，則是其上端面)的方式與高電阻層37接觸。 即，如圖17所示，該埋入絕緣膜39的上表面被高電阻層43的下表面 覆蓋，埋入絕緣膜39的側(cè)面和下表面被低電阻層38覆蓋。另外，在 圖17中，可變電阻膜36雖然由包括各一層高電阻層43和低電阻層38 的2層的電阻膜層構(gòu)成，但是也可以在圖10的可變電阻膜36的結(jié)構(gòu) 上進(jìn)一步附加其它的電阻層。
根據(jù)這樣的結(jié)構(gòu)，電脈沖通過(guò)下部電極22和上部電極23被施加 在存儲(chǔ)部35上，由此，存儲(chǔ)部35的可變電阻膜36的電阻值增加或減 少。利用該電阻值的變化進(jìn)行信息的存儲(chǔ)或讀出。
此處，在制作圖17所示的非易失性存儲(chǔ)元件時(shí)，根據(jù)圖18和圖 19所示的工藝流程進(jìn)行制作。第二實(shí)施方式中所示的圖15 (a) (d)和圖16 (a)，在本實(shí)施 方式中作為同樣的工藝流程表示在圖18 (a) (d)中，因?yàn)橹貜?fù)所 以省略說(shuō)明。在圖19 (a)中，與第二實(shí)施方式不同，將在圖18 (d) 中埋入第一接觸孔40中的低電阻層38和埋入絕緣膜39的一部分通過(guò) CMP技術(shù)或干蝕刻除去，在第一接觸孔40的上部形成有深度10nm的 凹部42。高電阻層37在這樣的基板26的表面上填埋凹部42并以150nm 的厚度疊層在第一層間絕緣膜27之上。
然后，利用CMP技術(shù)，以除去第一層間絕緣膜27的表面的高電 阻層、高電阻層37僅殘留在凹部42中的方式，如圖19 (b)所示使基 板26的表面平坦化。在該高電阻層37和第一層間絕緣膜27之上形成 上部電極23之后，如第一實(shí)施方式的圖9 (c)和(d)所示，上部電 極23如圖19 (c)所示那樣與下部電極22直角交叉，形成為條狀。而 且，如圖19 (d)所示被第二層間絕緣膜32覆蓋并被保護(hù)。其中，可 變電阻膜36由包括低電阻層38和高電阻層37的多層的電阻膜層構(gòu)成。
根據(jù)這樣的結(jié)構(gòu)，限定高電阻層和低電阻層的接觸部分，限制進(jìn) 行動(dòng)作的區(qū)域，由此，能夠進(jìn)一步以低電流和低電力消耗進(jìn)行動(dòng)作。 因此，如在第一實(shí)施方式中所示的那樣，能夠微細(xì)化至制作工藝的工 藝規(guī)則的最小尺寸。此外，因?yàn)橄虏侩姌O22和上部電極23在第一和 第二層間絕緣膜中被制作，所以能夠與承擔(dān)非易失性存儲(chǔ)元件陣列的 存儲(chǔ)部以外的功能的部位以相同的掩模工藝(例如CMOS的工藝)制 作。進(jìn)一步，可變電阻膜36的成膜，即低電阻層38和高電阻層37的 制作能夠使用通常的半導(dǎo)體的平面工藝。此外，因?yàn)樵诟鲗拥闹谱鞴?序之前使用CMP技術(shù)令表面平坦化，所以各層之間的貼緊性、電連接 變得良好。
從而，能夠?qū)︵徑拥拇鎯?chǔ)器單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微 細(xì)化的元件構(gòu)造。此外，在交叉點(diǎn)型的非易失性存儲(chǔ)元件陣列中，也 能夠?qū)ΧS鄰接的存儲(chǔ)器單元間進(jìn)行分離，實(shí)現(xiàn)能夠進(jìn)一步微細(xì)化的 元件構(gòu)造。進(jìn)一步，第一層間絕緣膜能夠可靠地分離鄰接的存儲(chǔ)器單 元的低電阻膜，能夠獲得與現(xiàn)有的CMOS等的平面工藝的層間絕緣膜 形成工序、蝕刻工序和疊層材料的埋入工序等的親和性。
在本實(shí)施方式中，當(dāng)然也能夠得到與第一實(shí)施方式同樣的效果。另外，在第二實(shí)施方式和第三實(shí)施方式中所說(shuō)明的非易失性存儲(chǔ) 元件的構(gòu)造，即使是圖1所示的交叉點(diǎn)型的構(gòu)造，也當(dāng)然能夠應(yīng)用， 能夠獲得相同的效果。
進(jìn)一步，在第一實(shí)施方式、第二實(shí)施方式和第三實(shí)施方式中所說(shuō) 明的非易失性存儲(chǔ)元件的構(gòu)造中，在上部電極和下部電極之間，可變 電阻膜以直接與各個(gè)電極相接的方式配置，但是也可以在可變電阻膜 與上部電極之間或可變電阻膜與下部電極之間，配置有作為交叉點(diǎn)構(gòu) 造的存儲(chǔ)器單元選擇元件的二極管元件。這時(shí)，二極管元件以在某電 流以上時(shí)電阻膜的電阻值發(fā)生變化、在某電流以下時(shí)電阻膜的電阻值 不發(fā)生變化的方式進(jìn)行控制，從此意義上來(lái)說(shuō)，具有開(kāi)關(guān)元件的作用。 此外，上部電極和下部電極為兼用作配線的構(gòu)造，但是也可以采用它 們分別形成，在電極與配線之間配置二極管元件的構(gòu)造。即使是在中 間包括二極管元件的構(gòu)造，也能夠充分獲得本發(fā)明的效果。 (元件構(gòu)造與保持特性的關(guān)系)
通過(guò)實(shí)驗(yàn)確認(rèn)了低電阻層、高電阻層的有無(wú)分離的不同對(duì)保持特
性造成的影響。圖20表示該實(shí)驗(yàn)結(jié)果。橫軸表示元件構(gòu)造的示意性的 截面圖。對(duì)以下樣品進(jìn)行比較(a)在鄰接的存儲(chǔ)元件間，高電阻層、 低電阻層共用(高電阻層、低電阻層均未被分離)；(b)僅低電阻層被 分離；(c)高電阻層、低電阻層均被分離。使用Fe203作為高電阻層， 使用Fe304作為低電阻層?？v軸表示將具有該元件構(gòu)造的樣品設(shè)置為高 電阻值(HR)(初始電阻)，在85。C下進(jìn)行保持的情況下的保持平均時(shí) 間。此處的保持時(shí)間是指衰減至初始電阻的50%的時(shí)間。
從圖20明顯可知，在僅分離低電阻層的構(gòu)造中，數(shù)據(jù)保持時(shí)間長(zhǎng) 至200小時(shí)，特別優(yōu)異。認(rèn)為這是因?yàn)?，通過(guò)分離電子較多的低電阻 層，能夠防止電子從元件的有效區(qū)域向外側(cè)擴(kuò)散，能夠防止電阻變動(dòng)。 此外，關(guān)于低電阻層、高電阻層均被分離的樣品，數(shù)據(jù)保持時(shí)間為1.5 小時(shí)，極短。認(rèn)為這是因?yàn)?，在由干蝕刻形成高電阻層、低電阻層的 情況下，在進(jìn)行干蝕刻時(shí)在其端面產(chǎn)生缺乏氧的層。認(rèn)為，因此能夠 通流漏電流，保持特性劣化。
根據(jù)以上的實(shí)驗(yàn)結(jié)果，了解到特別是僅分離低電阻層的元件構(gòu)造 (低電阻層僅與高電阻層的主面的一部分相接的結(jié)構(gòu))能夠提高保持特性，驗(yàn)證了本發(fā)明的效果。
另外，在上述的實(shí)驗(yàn)中，未被分離的層以在與鄰接的元件之間連 續(xù)的方式構(gòu)成。但是，未被分離的層并非必須在與鄰接的元件之間連 續(xù)。能夠推測(cè)，在不分離高電阻層而分離低電阻層的結(jié)構(gòu)中之所以提 高了保持特性，是因?yàn)橛捎诟唠娮鑼拥闹苓叢苛踊a(chǎn)生的漏電流的 影響被抑制。因此，例如，如果為高電阻層的下表面的面積大于低電 阻層的上表面的面積，且高電阻層的周邊部從低電阻層的上表面(形 成有低電阻層的接觸孔)伸出擴(kuò)展的這樣的結(jié)構(gòu)，則電流通過(guò)高電阻 層的中央部到達(dá)低電阻層。能夠推測(cè)到，采用這樣結(jié)構(gòu)，也難以受到 在端面劣化的部分(例如，高電阻層的氧原子移動(dòng)至周圍而使得電阻 值下降的部分)的影響，能夠提高保持特性。
在本實(shí)驗(yàn)例中，通過(guò)蝕刻進(jìn)行元件的分離。認(rèn)為在低電阻層、高 電阻層均分離的結(jié)構(gòu)中，周邊部因干蝕刻而劣化，使得保持特性劣化。
與此相對(duì)，如圖9所示，在接觸孔的內(nèi)部疊層低電阻層和高電阻層的 情況下，不會(huì)產(chǎn)生因干蝕刻引起的劣化。從而，利用圖9那樣的結(jié)構(gòu)， 也能夠充分地獲得在已設(shè)置有高電阻層和低電阻層的基礎(chǔ)上對(duì)低電阻 層進(jìn)行元件分離的這種結(jié)構(gòu)所發(fā)揮的效果(低電壓的高速動(dòng)作和串?dāng)_ 抑制)。但是，在周邊部的劣化成為問(wèn)題的情況下，優(yōu)選采用如本實(shí)驗(yàn) 例那樣僅在高電阻層的主面的一部分上連接低電阻層的結(jié)構(gòu)。
根據(jù)以上說(shuō)明，對(duì)本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，很明顯能夠想到本發(fā) 明的諸多的改良和其它實(shí)施方式。因此，上述說(shuō)明只應(yīng)被解釋為例示， 其目的在于向本領(lǐng)域的技術(shù)人員告知實(shí)施本發(fā)明的最佳方式。在不脫 離本發(fā)明的精神的范圍內(nèi)，能夠?qū)嵸|(zhì)性地改變其構(gòu)造和/或功能的詳細(xì) 內(nèi)容。
產(chǎn)業(yè)上的可利用性
本發(fā)明提供能夠?qū)崿F(xiàn)高集成化的大容量的非易失性存儲(chǔ)元件及其 制造方法，對(duì)于便攜式信息設(shè)備、信息家電等電子設(shè)備的小型化、薄 型化是有用的。
權(quán)利要求
1.一種非易失性存儲(chǔ)元件陣列，其具有多個(gè)非易失性存儲(chǔ)元件，該非易失性存儲(chǔ)元件陣列的特征在于各個(gè)非易失性存儲(chǔ)元件包括形成在基板上的下部電極；形成在所述下部電極的上方的上部電極；和被所述下部電極和所述上部電極夾著的可變電阻膜，所述可變電阻膜包括高電阻層和低電阻層，并具有電阻值通過(guò)在所述下部電極與所述上部電極之間施加電脈沖而增加或減少的特性，僅在所述上部電極的主面的一部分與所述上部電極連接，或僅在所述下部電極的主面的一部分與所述下部電極連接，所述低電阻層在鄰接的非易失性存儲(chǔ)元件之間被相互分離。
2. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于 所述低電阻層僅在所述高電阻層的主面的一部分與所述高電阻層連接。
3. 如權(quán)利要求1所述的非易失性存儲(chǔ)元件陣列，其為交叉點(diǎn)型， 其特征在于所述下部電極在與所述基板的主面平行的第一平面內(nèi)以相互平行 地延伸的方式形成有多個(gè)，所述上部電極在與所述第一平面平行的第二平面內(nèi)以相互平行地 延伸并與所述多個(gè)下部電極立體交叉的方式形成有多個(gè)，以與所述多個(gè)下部電極和所述多個(gè)上部電極的立體交叉點(diǎn)的各個(gè) 對(duì)應(yīng)并介于下部電極和第二電極之間的方式設(shè)置有可變電阻膜，從而，與所述立體交叉點(diǎn)的各個(gè)對(duì)應(yīng)地形成有權(quán)利要求1所述的非易失 性存儲(chǔ)元件。
4. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于 所述高電阻層以在鄰接的非易失性存儲(chǔ)元件間連續(xù)的方式形成。
5. 如權(quán)利要求1所述的非易失性存儲(chǔ)元件陣列，其特征在于-包括在基板上以覆蓋下部電極的方式形成的第一層間絕緣膜， 在所述下部電極上貫通所述第一層間絕緣膜形成有第一接觸孔， 所述低電阻層形成在所述第一接觸孔內(nèi)。
6. 如權(quán)利要求5所述的非易失性存儲(chǔ)元件陣列，其特征在于-所述高電阻層形成在所述第一接觸孔內(nèi)。
7. 如權(quán)利要求5所述的非易失性存儲(chǔ)元件陣列，其特征在于 從所述第一層間絕緣膜的厚度方向觀察，所述高電阻層以從所述第一接觸孔伸出的方式形成。
8. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于-所述低電阻層的電阻率為lXl(T3Qcm以上、2X10々Qcm以下。
9. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于 所述高電阻層的電阻率為0.13Qcm以上、250Qcm以下。
10. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于-所述低電阻層為包含F(xiàn)e304的層。
11. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于 所述高電阻層為包含選自Fe203、 ZnFe204、 MnFe204、 NiFe204中的任一種材料的層。
12. 如權(quán)利要求l所述的非易失性存儲(chǔ)元件陣列，其特征在于 還包括由埋入所述低電阻層中的絕緣體構(gòu)成的埋入絕緣膜， 所述埋入絕緣膜的上表面與所述高電阻層的下表面連接，所述埋入絕緣膜的側(cè)面和下表面被所述低電阻層覆蓋。
13. —種非易失性存儲(chǔ)元件的制造方法，其特征在于，包括 在基板上形成下部電極的工序；在所述下部電極上形成包括低電阻層和高電阻層的可變電阻膜的 電阻膜形成工序；和在所述可變電阻膜上形成上部電極的工序，其中， 所述電阻膜形成工序包括形成覆蓋所述下部電極的第一層間絕緣膜的工序； 在所述下部電極上形成貫通所述第一層間絕緣膜的第一接觸孔的 工序；和在所述第一接觸孔內(nèi)埋入所述低電阻層的工序。
14. 一種非易失性存儲(chǔ)元件的制造方法，其特征在于 所述電阻膜形成工序還包括在所述低電阻層的表面上以僅在下表面中的一部分與所述低電阻層連接的方式形成所述高電阻層的工序。
15. 如權(quán)利要求13所述的非易失性存儲(chǔ)元件的制造方法，其特征 在于-形成所述高電阻層的工序包括在埋入有所述低電阻層的所述第一 接觸孔內(nèi)埋入所述高電阻層的工序。
16. 如權(quán)利要求13所述的非易失性存儲(chǔ)元件的制造方法，其特征 在于-還包括使所述第一層間絕緣膜和所述低電阻層的表面平坦化的工序，形成所述高電阻層的工序是在所述第一層間絕緣膜和所述低電阻 層的表面上形成所述高電阻層。
17. 如權(quán)利要求14所述的非易失性存儲(chǔ)元件的制造方法，其特征 在于-在所述第一接觸孔內(nèi)埋入所述低電阻層的工序包括 沿所述第一接觸孔的底面和側(cè)面形成所述低電阻層的工序；和 在形成有所述低電阻層的第一接觸孔內(nèi)形成埋入絕緣膜的工序， 在所述低電阻層的表面上以僅在下表面中的一部分與所述低電阻層連接的方式形成所述高電阻層的工序包括在所述第一層間絕緣膜、 所述低電阻層和所述埋入絕緣膜的表面上形成所述高電阻層的工序。
18. 如權(quán)利要求16所述的非易失性存儲(chǔ)元件的制造方法，其特征 在于-還包括使所述第一層間絕緣膜、所述低電阻膜和所述埋入絕緣膜 的表面平坦化的工序，形成所述高電阻層的工序在進(jìn)行所述平坦化的工序之后進(jìn)行。
19. 如權(quán)利要求14所述的非易失性存儲(chǔ)元件的制造方法，其特征 在于-在所述第一接觸孔內(nèi)埋入所述低電阻層的工序包括除去所述埋入 絕緣膜和所述低電阻層的一部分，在所述第一接觸孔內(nèi)形成凹部的工 序，在所述低電阻層的表面上以僅在下表面中的一部分與所述低電阻 層連接的方式形成所述高電阻層的工序包括在所述凹部中埋入所述高 電阻層的工序。
20. 如權(quán)利要求18所述的非易失性存儲(chǔ)元件的制造方法，其特征 在于-還包括使所述第一層間絕緣膜和所述高電阻層的表面平坦化的工序，在所述平坦化的工序之后，實(shí)施形成所述上部電極的工序。
21. 如權(quán)利要求13所述的交叉點(diǎn)型的非易失性存儲(chǔ)元件的制造方 法，其特征在于-所述下部電極和所述上部電極形成為條狀，所述上部電極在所述 第一層間絕緣膜和所述可變電阻膜上在與所述下部電極交叉的方向上 形成。
全文摘要
本發(fā)明提供非易失性存儲(chǔ)元件陣列及其制造方法。在半導(dǎo)體芯片的基板(26)上形成有下部電極(22)，下部電極(22)的上部被第一層間絕緣膜(27)覆蓋。在該下部電極(22)上構(gòu)成有貫通第一層間絕緣膜(27)而形成的第一接觸孔(28)，構(gòu)成可變電阻膜(24)的低電阻層(29)被埋入第一接觸孔(28)中。進(jìn)一步，在第一層間絕緣膜(27)和低電阻層(29)之上形成有高電阻層(30)，可變電阻膜(24)構(gòu)成為包括各一層該高電阻層(30)和低電阻層(29)的多層的電阻層。進(jìn)一步，構(gòu)成存儲(chǔ)部(25)的低電阻層(29)至少與鄰接的存儲(chǔ)部(25)分離。
文檔編號(hào)H01L27/10GK101542727SQ20078003856
公開(kāi)日2009年9月23日 申請(qǐng)日期2007年10月12日 優(yōu)先權(quán)日2006年10月16日
發(fā)明者三河巧, 川島良男, 有田浩二, 高木剛 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社