專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將至少兩個(gè)半導(dǎo)體芯片相互電連接的半導(dǎo)體裝置。
背景技術(shù)：
近年來(lái)，隨著LSI的大規(guī)?；肮に嚨膹?fù)雜化，將不同種類的半導(dǎo) 體芯片容納在一個(gè)封裝內(nèi)的所謂SIP (System in Package:系統(tǒng)級(jí)封裝) 方法正在不斷普及。利用該方法，還能夠促進(jìn)與其他公司的半導(dǎo)體芯片 的混裝以及與光/機(jī)械等不同種類的半導(dǎo)體芯片的混裝等的多功能化。
例如在專利文獻(xiàn)1或?qū)＠墨I(xiàn)2中公開了這種以往的SEP技術(shù)。這 種以往的SIP例如層疊兩個(gè)不同的半導(dǎo)體芯片，將它們堆疊配置在引線 框上。目卩，在SIP中，將半導(dǎo)體芯片安裝在引線框上，進(jìn)而半導(dǎo)體芯片 被安裝在芯片上。然后，在該SIP中，利用接合線從芯片的接合焊盤接 合到引線框上。然后，在SIP中，再利用接合線從芯片的接合焊盤接合 到引線框上。由此能夠?qū)崿F(xiàn)高密度的半導(dǎo)體集成電路芯片的安裝。
另外，作為其他現(xiàn)有技術(shù)的例子，存在像CSP (Chip Size Package: 芯片尺寸封裝)及倒裝芯片這樣，可通過(guò)如下方式來(lái)實(shí)現(xiàn)高密度的半導(dǎo) 體芯片安裝的方法，即在半導(dǎo)體芯片上，在進(jìn)行追加布線后生成焊錫、 金或銅的凸點(diǎn)，然后與基板壓接起來(lái)。
另外，關(guān)于這些封裝方法中半導(dǎo)體芯片之間的電連接，例如非專利 文獻(xiàn)所示，公開了這樣的方法，即通過(guò)微凸點(diǎn)(micro bump)將排列在 半導(dǎo)體芯片周圍的連接焊盤彼此連接。
專利文獻(xiàn)l:日本特開2004-134715號(hào)公報(bào)
專利文獻(xiàn)2:日本特開2003-007960號(hào)公報(bào)
非專禾!j文獻(xiàn)3 : 2004 IEEE International Solid-State Circuits Conference(ISCC 2004/SESSION 7/TD:SCALINF TRENDS〃.5) 「A 160Gb/s Interface Design for Multichip LSI」p. 140 141
包含上述非專利文獻(xiàn)3在內(nèi)，要求在上述封裝中的半導(dǎo)體芯片之間， 進(jìn)一步提高總線之間的傳輸速率。但是，在提高半導(dǎo)體芯片之間的傳輸 速率(總線之間的傳輸速率)時(shí)，如果頻率上升，則會(huì)產(chǎn)生噪聲或者產(chǎn) 生連接布線的串?dāng)_等。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供一種能在不產(chǎn)生噪聲及串?dāng)_的情況 下，提高芯片之間的傳輸速率的半導(dǎo)體裝置。 上述課題是通過(guò)以下手段來(lái)解決的。
艮P，本發(fā)明的半導(dǎo)體裝置的特征在于，該半導(dǎo)體裝置具有布線芯 片，其具有貫穿芯片厚度方向的多個(gè)貫穿電極；第1半導(dǎo)體芯片，其具 有在該第1半導(dǎo)體芯片的主面上排列成陣列狀的第1連接焊盤組，并且 該第1半導(dǎo)體芯片還具有第1輸入輸出區(qū)域，在該第1輸入輸出區(qū)域中， 針對(duì)該第1連接焊盤組中的每個(gè)焊盤，在相應(yīng)焊盤的正下方配設(shè)有與該 焊盤電連接的第1輸入輸出電路，并且所述第1輸入輸出電路與相應(yīng)焊 盤一起排列成陣列狀；以及第2半導(dǎo)體芯片，其具有在該第2半導(dǎo)體芯 片的主面上排列成陣列狀的第2連接焊盤組，并且該第2半導(dǎo)體芯片還 具有第2輸入輸出區(qū)域，在該第2輸入輸出區(qū)域中，針對(duì)該第2連接焊 盤組中的每個(gè)焊盤，在相應(yīng)焊盤的正下方配設(shè)有與該焊盤電連接的第2 輸入輸出電路，并且所述第2輸入輸出電路與相應(yīng)焊盤一起排列成陣列 狀，第1半導(dǎo)體芯片和第2半導(dǎo)體芯片分別安裝在所述布線芯片的第1 主面和第2主面上，使得所述第1輸入輸出區(qū)域與所述第2輸入輸出區(qū) 域隔著所述布線芯片對(duì)置，并且所述第1連接焊盤組的各焊盤與所述第2 連接焊盤組的各焊盤分別借助所述多個(gè)貫穿電極中的各個(gè)貫穿電極而電 連接。
在本發(fā)明的半導(dǎo)體裝置中，采用了這樣的半導(dǎo)體芯片，S卩該半導(dǎo) 體芯片針對(duì)用于與外部連接的每個(gè)連接焊盤都配設(shè)有輸入輸出電路，并
且將它們排列成陣列狀。該半導(dǎo)體芯片能夠?qū)崿F(xiàn)多比特的i/o陣列(由排列成陣列狀的單元區(qū)域(單元區(qū)域包含輸入輸出電路)構(gòu)成的輸入輸出
區(qū)域)，例如可具有256 4096比特的比特范圍。因此，不需要提高頻率， 即能在不產(chǎn)生噪聲及連接布線的串?dāng)_等的情況下，極大地改善總線之間 的傳輸速率。
而且，以彼此的I/O陣列(輸入輸出區(qū)域)相面對(duì)、且借助貫穿電 極而電連接的方式，將兩個(gè)這種具有i/o陣列(輸入輸出區(qū)域)的半導(dǎo)體 芯片分別安裝在布線芯片的第1主面和第2主面上。因此，使兩個(gè)半導(dǎo) 體芯片的I/0陣列(輸入輸出區(qū)域)彼此之間的距離達(dá)到最短，并且作為 布線的貫穿電極的長(zhǎng)度(布線芯片的厚度方向的長(zhǎng)度)實(shí)質(zhì)上也與該距 離相等，實(shí)現(xiàn)了最短連接，從而能夠進(jìn)一步改善總線之間的傳輸速率。
這里，所謂"輸入輸出電路"，不僅包含具有信號(hào)的輸入和輸出這兩 方面功能的電路，還包含單獨(dú)具有輸入功能的電路和單獨(dú)具有輸出功能 的電路。即，這表示也可以采用這種結(jié)構(gòu)配設(shè)輸入電路的連接焊盤為 輸入專用的連接焊盤，配設(shè)輸出電路的連接焊盤為輸出專用的連接焊盤， 按功能獨(dú)立設(shè)置輸入/輸出，從而通過(guò)連接焊盤組整體來(lái)進(jìn)行輸入輸出。
此外，在本發(fā)明的半導(dǎo)體裝置中，作為第1半導(dǎo)體芯片，例如可以 采用具有存儲(chǔ)單元的存儲(chǔ)裝置芯片，所述存儲(chǔ)單元每次按規(guī)定比特并行 進(jìn)行信號(hào)的輸入輸出。另外，作為第2半導(dǎo)體芯片，例如可以采用專用 邏輯電路芯片，該專用邏輯電路芯片每次按規(guī)定比特并行進(jìn)行與存儲(chǔ)裝 置芯片之間的信號(hào)的輸入輸出。當(dāng)然，不限于專用邏輯電路芯片，也可 以采用普通的邏輯電路芯片。
此外，在本發(fā)明的半導(dǎo)體裝置中，可以構(gòu)成為在所述第1半導(dǎo)體
芯片的主面上設(shè)有第1電源用焊盤組，該第1電源用焊盤組處于離所述
第1半導(dǎo)體芯片的最外周最近的位置上，在所述第2半導(dǎo)體芯片的主面 上設(shè)有第2電源用焊盤組，該第2電源用焊盤組處于離所述第2半導(dǎo)體 芯片的最外周最近的位置上。作為相鄰焊盤(或凸點(diǎn))之間容易短路的 最接近半導(dǎo)體芯片的最外周位置處的焊盤，通過(guò)配設(shè)電源用焊盤，能夠 得到防止了芯片之間的連接不良的半導(dǎo)體裝置。
根據(jù)本發(fā)明，能夠提供一種可在不產(chǎn)生噪聲及串?dāng)_的情況下，提高
5芯片之間的傳輸速率的半導(dǎo)體裝置。


圖1是表示第1實(shí)施方式的半導(dǎo)體裝置的概略剖視圖。 圖2是表示第1實(shí)施方式的布線芯片的俯視圖。
圖3是表示第1實(shí)施方式的存儲(chǔ)裝置芯片的俯視圖。 圖4是表示第1實(shí)施方式的ASIC的俯視圖。
圖5是用于說(shuō)明第1實(shí)施方式的半導(dǎo)體裝置芯片之間的連接的概念圖。
圖6是表示第2實(shí)施方式的半導(dǎo)體裝置的概略剖視圖。
圖7A是表示第2實(shí)施方式的布線芯片的第1主面的俯視圖。
圖7B是表示第2實(shí)施方式的布線芯片的第2主面的俯視圖。
圖8是表示第2實(shí)施方式的存儲(chǔ)裝置芯片的俯視圖。
圖9是表示第2實(shí)施方式的ASIC的俯視圖。
標(biāo)號(hào)說(shuō)明
10布線芯片；10A第l主面；10B第2主面；IIA連接焊盤；11B
連接焊盤；IIA、 11B連接焊盤；12A電源用焊盤；12B外部連接用焊 盤；14貫穿電極；20存儲(chǔ)裝置芯片；21連接焊盤；24輸入輸出區(qū)域； 25單元區(qū)域；26輸出電路；27輸入電路；28存儲(chǔ)器單元區(qū)域；30ASIC; 31連接焊盤；32電源用焊盤；34輸入輸出區(qū)域；35單元區(qū)域；36輸 出電路；37輸入電路；38邏輯電路；40凸點(diǎn)；41底部填充樹脂；42接 合線；50層疊芯片；60半導(dǎo)體封裝基板；61焊盤；100、 101半導(dǎo)體 裝置。
具體實(shí)施例方式
下面說(shuō)明本發(fā)明的可應(yīng)用的實(shí)施方式。以下說(shuō)明用于說(shuō)明本發(fā)明的 實(shí)施方式，本發(fā)明不限于以下實(shí)施方式。為了使說(shuō)明明確，在以下的記 載以及附圖中進(jìn)行了適當(dāng)?shù)氖÷院秃?jiǎn)化。此外，只要是本領(lǐng)域的技術(shù)人 員，即可在本發(fā)明的范圍內(nèi)，容易地變更、追加和轉(zhuǎn)換以下實(shí)施方式中的各要素。另外，在各圖中標(biāo)有相同標(biāo)號(hào)的部件表示相同的結(jié)構(gòu)要素， 并在說(shuō)明中進(jìn)行適當(dāng)省略。 (第1實(shí)施方式)
圖1是表示第1實(shí)施方式的半導(dǎo)體裝置的概略剖視圖。圖2是表示
第1實(shí)施方式的布線芯片的俯視圖。圖3是表示第1實(shí)施方式的存儲(chǔ)裝 置芯片的俯視圖。圖4是表示第1實(shí)施方式的ASIC的俯視圖。圖5是用 于說(shuō)明第1實(shí)施方式的半導(dǎo)體裝置芯片之間的連接的概念圖。
如圖1所示，本實(shí)施方式的半導(dǎo)體裝置100構(gòu)成為在半導(dǎo)體封裝基 板60上配置有層疊芯片50。
層疊芯片50構(gòu)成為在布線芯片10的第1主面10A和第2主面10B 上以倒裝芯片的方式分別安裝有存儲(chǔ)裝置芯片20以及專用芯片
(Application Specific Chip:專用邏輯電路芯片，以下稱為ASIC) 30。 而且，存儲(chǔ)裝置芯片20和ASIC30被安裝成彼此的輸入輸出區(qū)域24、 34 (1/0陣列)相面對(duì)。此外，通過(guò)底部填充樹脂41對(duì)存儲(chǔ)裝置芯片20與 布線芯片IO之間進(jìn)行了密封。同樣，通過(guò)底部填充樹脂41對(duì)ASIC 30 與布線芯片IO之間進(jìn)行了密封。
而且該層疊芯片50以ASIC 30與半導(dǎo)體封裝基板60抵接的方式配 置在半導(dǎo)體封裝基板60上，并且，設(shè)置在半導(dǎo)體封裝基板60上的、用 于從外部進(jìn)行電源連接/接地的焊盤61與ASIC 30的電源用焊盤32通過(guò) 接合線42而電連接。
如圖1和圖2所示，布線芯片10由硅基板構(gòu)成，設(shè)有在硅基板的厚 度方向上貫穿設(shè)置的貫穿電極14 (例如由鋁或銅等構(gòu)成的嵌入電極)。而 且在硅基板的表面和背面上形成有未圖示的布線層，借助形成在該布線 層上的金屬布線(例如鋁線或銅線等)，貫穿電極14的一端與用于安裝 存儲(chǔ)裝置芯片20的連接焊盤11A電連接，并且，貫穿電極14的另一端 與用于安裝ASIC 30的連接焊盤11B電連接，連接焊盤11A、 IIB分別 在布線芯片10的第1主面10A和第2主面10B上形成為組。
如圖2所示，布線芯片10的連接焊盤11A、 IIB與所安裝的存儲(chǔ)裝 置芯片20和ASIC30的連接焊盤對(duì)應(yīng)地，分別排列成格子狀。當(dāng)然，布
7線芯片10的連接焊盤11A、 11B也可以與所安裝的存儲(chǔ)裝置芯片20和 ASIC30的連接焊盤對(duì)應(yīng)地，形成為鋸齒排列，或者采用其他排列。
這些布線芯片10的連接焊盤11A、 11B的布線間距可以根據(jù)所要安 裝的芯片進(jìn)行適當(dāng)設(shè)定。例如在本實(shí)施方式中，作為存儲(chǔ)裝置芯片20, 256M比特的多媒體存儲(chǔ)器(兩個(gè))和ASIC 30的帶寬最少需要256比特 x2二512比特，為了對(duì)它們進(jìn)行安裝，連接焊盤11A、 IIB的排列間距需 要20iam。但是，不限于此，例如可以在20pm 6(Him的范圍內(nèi)進(jìn)行適當(dāng) 設(shè)定。
此外，布線芯片10的連接焊盤11A、 IIB的數(shù)量也可以根據(jù)所要安 裝的芯片來(lái)進(jìn)行適當(dāng)設(shè)定。例如在本實(shí)施方式中，為了安裝作為存儲(chǔ)裝 置芯片20的兩個(gè)256M比特的多媒體存儲(chǔ)器和ASIC 30，設(shè)有大致2000 個(gè)連接焊盤。但是，不限于此，可以根據(jù)所要安裝的半導(dǎo)體芯片，例如 在2000個(gè) 50(X)個(gè)的范圍內(nèi)進(jìn)行適當(dāng)設(shè)定。
此外，布線芯片10使用與所要安裝的存儲(chǔ)裝置芯片20和ASIC 30 相同的硅基板，因此，針對(duì)熱和伸縮等的物理意義上的強(qiáng)度較高.，能夠 確保高可靠性。
存儲(chǔ)裝置芯片20是通過(guò)半導(dǎo)體工藝在硅基板上形成的，在本實(shí)施方 式中，雖未圖示，但安裝有兩個(gè)存儲(chǔ)容量例如為256M比特的多媒體存 儲(chǔ)器。
此外，存儲(chǔ)裝置芯片20不限于此，也可以使用通用的動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器(DRAM)。同樣，存儲(chǔ)裝置芯片20還可以使用通用的靜態(tài)隨機(jī) 存取存儲(chǔ)器(SRAM)及非易失性存儲(chǔ)裝置等。
如圖1和圖3所示，存儲(chǔ)裝置芯片20的連接焊盤21在該存儲(chǔ)裝置 芯片20的主面的中央部上排列成格子狀。連接焊盤21配置成與布線芯 片10的連接焊盤11A (焊盤開口部)相面對(duì)。
如圖3所示，存儲(chǔ)裝置芯片20的連接焊盤21與布線芯片10的連接 焊盤11A同樣地排列成格子狀而形成為組。而且在其正下方(芯片厚度 方向的正下方)配設(shè)有與連接焊盤21電連接的、包含輸入輸出電路的單 元區(qū)域25。因此，單元區(qū)域25也與連接焊盤21—起排列成格子狀。單元區(qū)域25和連接焊盤21的排列不限于格子狀，只要是排列成陣列狀即 可，沒(méi)有特別的限制，例如也可以排列成交錯(cuò)狀。通過(guò)將該單元區(qū)域25 排列成陣列狀，從而構(gòu)成輸入輸出區(qū)域24 (1/0陣列)。
存儲(chǔ)裝置芯片20以倒裝芯片的方式安裝在布線芯片10的第1主面 IOA上，配置成為其焊盤(焊盤開口部)分別與布線芯片10的焊盤相面 對(duì)，焊盤之間通過(guò)凸點(diǎn)40進(jìn)行物理連接以及電連接。
ASIC 30是通過(guò)半導(dǎo)體工藝在硅基板上形成的，例如采用通用的包 含CPU的邏輯電路。在本實(shí)施方式中，.安裝有兩個(gè)存儲(chǔ)容量為256M比 特的多媒體存儲(chǔ)器作為存儲(chǔ)裝置，因此ASIC 30的帶寬為512比特。當(dāng) 然，也可以根據(jù)存儲(chǔ)裝置芯片20的存儲(chǔ)容量而高于此。
此外，ASIC 30不限于此，例如也可以使用包括將模擬信號(hào)轉(zhuǎn)換為 數(shù)字信號(hào)的A/D轉(zhuǎn)換器的通用模擬電路。
如圖l和圖4所示，ASIC30的連接焊盤31在該ASIC30的主面的 中央部上排列成格子狀。此外，在ASIC30上，以將連接焊盤31包圍的 方式，沿著主面的邊緣部配設(shè)有兩列電源用焊盤32。連接焊盤31配置成 與布線芯片10的連接焊盤IIB相面對(duì)。另外，電源用焊盤32是用于對(duì) ASIC 30和存儲(chǔ)裝置芯片20進(jìn)行電源連接/接地的連接焊盤。
如圖4所示，ASIC 30的連接焊盤31與布線芯片10的連接焊盤11B 同樣地排列成格子狀而形成為組。而且在其正下方(芯片厚度方向的正 下方)配設(shè)有與連接焊盤31電連接的、包含輸入輸出電路在內(nèi)的單元區(qū) 域35。因此，單元區(qū)域35也與連接焊盤31—起排列成格子狀。單元區(qū) 域35和連接焊盤31的排列不限于格子狀，只要是排列成陣列狀即可， 沒(méi)有特別的限制，例如也可以排列成交錯(cuò)狀。通過(guò)將該單元區(qū)域排列成
陣列狀，從而構(gòu)成輸入輸出區(qū)域34 a/o陣列)。
ASIC 30以倒裝芯片的方式安裝在布線芯片10的第2主面10B上， 配置成為其焊盤(焊盤開口部)與布線芯片IO的焊盤彼此面對(duì)，焊盤之 間通過(guò)凸點(diǎn)40進(jìn)行物理連接以及電連接。
存儲(chǔ)裝置芯片20與ASIC 30借助各連接焊盤和布線芯片10的貫穿 電極14電連接。另夕卜，ASIC 30與作為存儲(chǔ)裝置芯片20的兩個(gè)256M比特的多媒體存儲(chǔ)器電連接，因此按每次512比特并行進(jìn)行信號(hào)的輸入輸 出。
這里，存儲(chǔ)裝置芯片20與ASIC 30按照?qǐng)D5所示的方式實(shí)現(xiàn)電連接。 即，以使得設(shè)置在存儲(chǔ)裝置芯片20的單元區(qū)域25上的作為輸出電路26 的接口緩沖器電路(例如反相器電路)與設(shè)置在ASIC 30的單元區(qū)域35 上的作為輸入電路37的接口緩沖器電路(例如鐘控反相器(clocked inverter)電路)電連接的方式，借助存儲(chǔ)裝置芯片20的連接焊盤21、 ASIC 30的連接焊盤31以及布線芯片10的貫穿電極14 (包含連接焊盤) 進(jìn)行連接。
另一方面，以使得設(shè)置在存儲(chǔ)裝置芯片20的單元區(qū)域25上的作為 輸入電路27的接口緩沖器電路(例如鐘控反相器電路)與設(shè)置在ASIC 30 的單元區(qū)域35上的作為輸出電路36的接口緩沖器電路(例如反相器電 路)電連接的方式，借助存儲(chǔ)裝置芯片20的連接焊盤21、 ASIC 30的連 接焊盤31以及布線芯片10的貫穿電極14 (包含連接焊盤)進(jìn)行連接。
存儲(chǔ)裝置芯片20的輸入輸出電路(輸入電路27、輸出電路26)與 存儲(chǔ)器單元區(qū)域28電連接。并且，ASIC30的輸入輸出電路(輸入電路 37、輸出電路36)與邏輯電路38電連接。
這樣，通過(guò)在存儲(chǔ)裝置芯片20上將連接焊盤21與ASIC 30的連接 焊盤31連接，由此實(shí)現(xiàn)了上述總線連接。
另 一方面，將各連接焊盤進(jìn)行物理連接及電連接的凸點(diǎn)40采用微凸 點(diǎn)，例如可以由金凸點(diǎn)、焊錫凸點(diǎn)等構(gòu)成。如果采用含有Au而構(gòu)成的金 凸點(diǎn)，則可實(shí)現(xiàn)良好的接合。
可以在半導(dǎo)體芯片的連接焊盤和布線芯片的連接焊盤的任意一方或 者雙方上預(yù)先形成凸點(diǎn)40，但是當(dāng)在布線芯片的連接焊盤上預(yù)先形成凸 點(diǎn)時(shí)，可以一并形成與所要安裝的半導(dǎo)體芯片相應(yīng)的量，能夠?qū)崿F(xiàn)低成 本，并且關(guān)于半導(dǎo)體芯片，無(wú)需形成追加布線和凸點(diǎn)，只要使用現(xiàn)有的 即可。由于各芯片是經(jīng)由凸點(diǎn)40而連接，因此與基于接合線的連接相比， 例如電感變?yōu)槭种蛔笥遥瑥亩軌驅(qū)崿F(xiàn)內(nèi)部信號(hào)彼此之間的高速連 接。另外，雖未圖示，各芯片具有保護(hù)連接焊盤以外的部分的鈍化膜、 以及形成在芯片上的絕緣被膜等。此外，上述半導(dǎo)體芯片和布線芯片的
連接焊盤(或單元區(qū)域)例如可以為2000個(gè) 5000個(gè)，并將排列間距設(shè) 為20)im 60(am。
在以上說(shuō)明的本實(shí)施方式中，在存儲(chǔ)裝置芯片20和ASIC 30的每個(gè) 用于實(shí)現(xiàn)與外部(芯片彼此)連接的連接焊盤21、 31上，分別配設(shè)有輸 入輸出電路(輸入電路27、 37、輸出電路26、 36)，并且這些輸入輸出 電路排列成陣列狀(在本實(shí)施方式中為格子狀)。即，包含該輸入輸出電 路的單元區(qū)域25、 35排列成陣列狀，從而構(gòu)成I/0陣列(輸入輸出區(qū)域 24、 34)。因此，能夠在芯片上實(shí)現(xiàn)多比特的I/0陣列(由排列成陣列狀 的單元區(qū)域構(gòu)成的輸入輸出區(qū)域24、 34)，形成例如具有256 4096比特 的比特范圍的存儲(chǔ)裝置芯片20和ASIC30。因此，不需要提高頻率，從 而可在不產(chǎn)生噪聲及連接布線的串?dāng)_等的情況下，極大地改善總線之間 的傳輸速率。
而且，分別具有I/0陣列(輸入輸出區(qū)域24、 34)的存儲(chǔ)裝置芯片 20和ASIC 30，以彼此的I/O陣列(輸入輸出區(qū)域24、 34)相面對(duì)、且 借助貫穿電極14電連接的方式，分別安裝在布線芯片10的第1主面10A 和第2主面10B上。因此，使存儲(chǔ)裝置芯片20和ASIC 30的I/O陣列(輸 入輸出區(qū)域24、 34)彼此之間的距離達(dá)到最短，并且作為布線的貫穿電 極14的長(zhǎng)度(布線芯片10的厚度方向的長(zhǎng)度)實(shí)質(zhì)上也與該距離相等， 實(shí)現(xiàn)了最短連接，從而能夠進(jìn)一步改善總線之間的傳輸速率。
艮P，在本實(shí)施方式中，形成了芯片彼此之間的傳輸速率較高的半導(dǎo) 體裝置。此外，由于將半導(dǎo)體裝置的頻率削減至例如相同性能的DDR(雙 倍數(shù)據(jù)速率)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR-SDRRAM)的頻率的1/10左 右，并使用微凸點(diǎn)和硅中介層(silicon interposer)減輕了 I/O陣列端子所 附帶的負(fù)載，因此能夠大幅削減功耗。
另一方面，眾所周知，在采用借助凸點(diǎn)來(lái)連接普通半導(dǎo)體芯片(半 導(dǎo)體集成電路芯片)和基板(布線芯片)的倒裝芯片安裝的情況下，連 接后的熱變形和沖擊會(huì)對(duì)凸點(diǎn)帶來(lái)應(yīng)力。因此，為了緩解該凸點(diǎn)處的應(yīng)力集中并提高半導(dǎo)體芯片與基板之間的密合性，通常釆用這樣的方法， 即在半導(dǎo)體芯片與基板之間填充例如環(huán)氧系的底部填充樹脂。
因此，在存儲(chǔ)裝置芯片20與ASIC 30等半導(dǎo)體芯片的焊盤形成面(各
芯片之間的間隙)，填充有底部填充樹脂。在填充該底部填充樹脂時(shí)，根 據(jù)半導(dǎo)體芯片的形狀和配置位置關(guān)系，有時(shí)底部填充樹脂很難流入到位 于最接近半導(dǎo)體芯片的最外周的位置處的焊盤之間(在形成凸點(diǎn)的情況 下為凸點(diǎn)之間)，從而形成了未填充底部填充樹脂的空隙(空洞)。在存 在這種底部填充樹脂的空隙的情況下，有時(shí)在安裝時(shí)的回流等熱處理中 相鄰焊盤(或凸點(diǎn))之間造成短路。
此外，在從晶片切割成獨(dú)立芯片的切片工序以及安裝工序中，半導(dǎo) 體芯片的最外周的凸點(diǎn)容易受到機(jī)械沖擊的影響，因此還存在這樣的問(wèn)
題，SP:發(fā)生一部分凸點(diǎn)殘缺等情況，形成凸點(diǎn)的成品率較低，從而對(duì) SIP芯片整體的成品率的影響較大。
因此，在本實(shí)施方式中，沿著ASIC 30的主面邊緣部配設(shè)有電源用 焊盤32，即，將最接近芯片主面最外周(邊緣部)位置處的焊盤全部作 為電源用焊盤32。與用于傳遞信號(hào)的連接焊盤不同，電源用焊盤32是以 電源供給和接地為目的的，因此即使將相鄰焊盤(或凸點(diǎn))之間短路也 不會(huì)對(duì)芯片性能造成影響。因此，即使在該焊盤之間未填充底部填充樹 脂，也能夠可靠地防止芯片之間的連接不良。此外，也不會(huì)導(dǎo)致形成凸 點(diǎn)的成品率下降，因而SIP芯片整體也能夠?qū)崿F(xiàn)較高的成品率。 (第2實(shí)施方式)
圖6是表示第2實(shí)施方式的半導(dǎo)體裝置的概略剖視圖。圖7A是表示 第2實(shí)施方式的布線芯片的第1主面的俯視圖。圖7B是表示第2實(shí)施方 式的布線芯片的第2主面的俯視圖。圖8是表示第2實(shí)施方式的存儲(chǔ)裝 置芯片的俯視圖。圖9是表示第2實(shí)施方式的ASIC的俯視圖。
在本實(shí)施方式的半導(dǎo)體裝置101中，以該半導(dǎo)體裝置101的存儲(chǔ)裝 置芯片20與半導(dǎo)體封裝基板60抵接的方式，將層疊芯片50配置在半導(dǎo) 體封裝基板60上，并且，經(jīng)由接合線42，設(shè)置在半導(dǎo)體封裝基板60上 的用于從外部進(jìn)行電源連接/接地的焊盤61與布線芯片10的外部連接用
12焊盤12B電連接。
如圖7A和圖7B所示，布線芯片10借助形成在未圖示的布線層上 的金屬布線(例如鋁線、銅線等)，將貫穿電極14的一端與用于安裝存 儲(chǔ)裝置芯片20的連接焊盤11A電連接，此外，將貫穿電極14的另一端 與用于安裝ASIC30的連接焊盤11B電連接，分別在布線芯片10的第1 主面10A和第2主面10B上形成為格子狀的組。
如圖7B所示，在布線芯片10的第2主面10B上，以包圍用于安裝 ASIC 30的連接焊盤11B的周圍的方式，配設(shè)有一列與ASIC 30的電源 用焊盤32電連接的電源用焊盤12A。而且，以包圍電源用焊盤12A的周 圍的方式，沿著布線芯片10的第2主面10B的邊緣部還配設(shè)有兩列外部 連接用焊盤12B。電源用焊盤12A與外部連接用焊盤12B借助設(shè)置在布 線芯片10的第2主面10B上的未圖示的布線層中的金屬布線(例如鋁線、 銅線等)而電連接。
如圖6和圖8所示，連接焊盤21在存儲(chǔ)裝置芯片20的主面的中央 部上排列成格子狀。連接焊盤21配置成與布線芯片10的連接焊盤11A (焊盤開口部)相面對(duì)。
如圖8所示，存儲(chǔ)裝置芯片20的連接焊盤21與布線芯片10的連接 焊盤11A同樣地排列成格子狀從而形成為組。而且在其正下方(芯片厚 度方向的正下方)配設(shè)有與連接焊盤21電連接的、包含輸入輸出電路在 內(nèi)的單元區(qū)域25。
存儲(chǔ)裝置芯片20以倒裝芯片的方式安裝在布線芯片10的第1主面 IOA上，配置成為其焊盤(焊盤開口部)分別與布線芯片10的焊盤相面 對(duì)，焊盤之間通過(guò)凸點(diǎn)40進(jìn)行物理連接以及電連接。
如圖6和圖9所示，連接焊盤31在ASIC 30的主面的中央部上排列 成格子狀。此外，在ASIC 30上，以將連接焊盤31包圍的方式，沿著主 面的邊緣部配設(shè)有一列電源用焊盤32。連接焊盤31配置成與布線芯片 10的連接焊盤11B相面對(duì)。而且，電源用焊盤32配置成與布線芯片10 的電源用焊盤12A相面對(duì)。另夕卜，電源用焊盤32是用于對(duì)ASIC30和存 儲(chǔ)裝置芯片20進(jìn)行電源連接/接地的連接焊盤。如圖9所示，ASIC 30的連接焊盤31與布線芯片10的連接焊盤11B 同樣地排列成格子狀從而形成為組。而且在其正下方(芯片厚度方向的 正下方)配設(shè)有與連接焊盤31電連接的、包含輸入輸出電路的單元區(qū)域 35。
ASIC 30以倒裝芯片的方式安裝在布線芯片10的第2主面10B上， 配置成為其焊盤(焊盤開口部)與布線芯片10的焊盤彼此面對(duì)，焊盤之 間通過(guò)凸點(diǎn)40進(jìn)行物理連接以及電連接。
除此以外的結(jié)構(gòu)與第1實(shí)施方式相同，因此省略說(shuō)明。 在以上說(shuō)明的本實(shí)施方式中，在存儲(chǔ)裝置芯片20和ASIC 30的每個(gè) 用于實(shí)現(xiàn)與外部(芯片彼此)連接的連接焊盤21、 31上，分別配設(shè)有輸 入輸出電路(輸入電路27、 37、輸出電路26、 36)，并且這些輸入輸出 電路排列成陣列狀(在本實(shí)施方式中為格子狀)。即，包含該輸入輸出電 路的單元區(qū)域25、 35排列成陣列狀，從而構(gòu)成I/0陣列(輸入輸出區(qū)域 24、 34)。因此，能夠在芯片上實(shí)現(xiàn)多比特的I/0陣列(由排列成陣列狀 的單元區(qū)域構(gòu)成的輸入輸出區(qū)域24、 34)，形成例如具有256 4096比特 的比特范圍的存儲(chǔ)裝置芯片20和ASIC30。因此，不需要提高頻率，從 而可在不產(chǎn)生噪聲及連接布線的串?dāng)_等的情況下，極大地改善總線之間 的傳輸速率。
而且，分別具有I/0陣列(輸入輸出區(qū)域24、 34)的存儲(chǔ)裝置芯片 20和ASIC 30，以彼此的I/O陣列(輸入輸出區(qū)域24、 34)相面對(duì)、且 借助貫穿電極14電連接的方式，分別安裝在布線芯片10的第1主面10A 和第2主面10B上。因此，使存儲(chǔ)裝置芯片20和ASIC 30的I/O陣列(輸 入輸出區(qū)域24、 34)彼此之間的距離達(dá)到最短，并且作為布線的貫穿電 極14的長(zhǎng)度(布線芯片10的厚度方向的長(zhǎng)度)實(shí)質(zhì)上也與該距離相等， 實(shí)現(xiàn)了最短連接，從而能夠進(jìn)一步改善了總線之間的傳輸速率。
艮P，在本實(shí)施方式中，形成了芯片彼此之間的傳輸速率較高的半導(dǎo) 體裝置。此外，由于將半導(dǎo)體裝置的頻率削減至例如相同性能的DDR(雙 倍數(shù)據(jù)速率)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR-SDRRAM)的頻率的1/10左 右，并使用微凸點(diǎn)和硅中介層(silicon interposer)減輕了 I/O陣列端子所附帶的負(fù)載，因此能夠大幅削減功耗。
另外，在任何實(shí)施方式中，都能夠集成多個(gè)半導(dǎo)體芯片，因此適合
于安裝在移動(dòng)電話/PDA/靜態(tài)照相機(jī)/數(shù)字?jǐn)z像機(jī)/手表式移動(dòng)設(shè)備等志在
實(shí)現(xiàn)小容積和低功耗的系統(tǒng)中。而且，由于可以構(gòu)成高速的內(nèi)部總線，
因此有利于實(shí)現(xiàn)涉及圖形芯片的部件以及個(gè)人計(jì)算機(jī)等系統(tǒng)的小型化和
高性能化。
權(quán)利要求
1.一種半導(dǎo)體裝置，具有布線芯片，其具有貫穿芯片厚度方向的多個(gè)貫穿電極；第1半導(dǎo)體芯片，其具有在該第1半導(dǎo)體芯片的主面上排列成陣列狀的第1連接焊盤組，并且該第1半導(dǎo)體芯片還具有第1輸入輸出區(qū)域，在該第1輸入輸出區(qū)域中，針對(duì)該第1連接焊盤組中的每個(gè)焊盤，在相應(yīng)焊盤的正下方配設(shè)有與該焊盤電連接的第1輸入輸出電路，并且所述第1輸入輸出電路與相應(yīng)焊盤一起排列成陣列狀；以及第2半導(dǎo)體芯片，其具有在該第2半導(dǎo)體芯片的主面上排列成陣列狀的第2連接焊盤組，并且該第2半導(dǎo)體芯片還具有第2輸入輸出區(qū)域，在該第2輸入輸出區(qū)域中，針對(duì)該第2連接焊盤組中的每個(gè)焊盤，在相應(yīng)焊盤的正下方配設(shè)有與該焊盤電連接的第2輸入輸出電路，并且所述第2輸入輸出電路與相應(yīng)焊盤一起排列成陣列狀，第1半導(dǎo)體芯片和第2半導(dǎo)體芯片分別安裝在所述布線芯片的第1主面和第2主面上，使得所述第1輸入輸出區(qū)域與所述第2輸入輸出區(qū)域隔著所述布線芯片對(duì)置，并且所述第1連接焊盤組的各焊盤與所述第2連接焊盤組的各焊盤分別借助所述多個(gè)貫穿電極中的各個(gè)貫穿電極而電連接。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第1半導(dǎo)體芯片是具有存儲(chǔ)單元的存儲(chǔ)裝置芯片，所述存儲(chǔ)單 元每次按規(guī)定比特并行進(jìn)行信號(hào)的輸入輸出，第2半導(dǎo)體芯片是專用邏輯電路芯片，該專用邏輯電路芯片每次按 規(guī)定比特并行進(jìn)行與存儲(chǔ)裝置芯片之間的信號(hào)的輸入輸出。
全文摘要
目的在于提供一種可在不產(chǎn)生噪聲及串?dāng)_的情況下提高芯片之間的傳輸速率的半導(dǎo)體裝置。為此，在存儲(chǔ)裝置芯片(20)和ASIC(30)中的用于實(shí)現(xiàn)芯片彼此之間的連接的每個(gè)連接焊盤(21、31)的正下方，分別配設(shè)有作為輸入輸出電路的輸入電路(27、37)和輸出電路(26、36)，并將它們排列成陣列狀或格子狀，將存儲(chǔ)裝置芯片(20)和ASIC(30)相面對(duì)地安裝在布線芯片的兩面上。
文檔編號(hào)H01L25/065GK101617404SQ200780050060
公開日2009年12月30日 申請(qǐng)日期2007年1月19日 優(yōu)先權(quán)日2007年1月19日
發(fā)明者間淵義宏 申請(qǐng)人:株式會(huì)社理技獨(dú)設(shè)計(jì)系統(tǒng)