專利名稱：：具有亞光刻寬度的端面的半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體器件，并且特別地涉及具有亞光刻寬度的端面(facet)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管。技術(shù)背景半導(dǎo)體場(chǎng)效應(yīng)晶體管的性能依賴于其上通過(guò)少數(shù)溝道載流子的遷移而構(gòu)建晶體管溝道的晶體表面取向。例如，硅中的電子遷移率對(duì)于{100}表面取向最高并且對(duì)于{110}表面取向最低，而單晶硅中的空穴遷移率對(duì)于{110}表面取向最高并且對(duì)于{100}表面取向最低。針對(duì)PFET器件和NFET器件使用不同晶面來(lái)增強(qiáng)整體電路的性能是現(xiàn)有技術(shù)中已知的。這類在行業(yè)中被稱為"混合取向技術(shù)(HOT)"的技術(shù)提供了在同一村底的不同晶面上制造PFET器件和NFET器件的方法。在一種方法中，使用晶片鍵合以及隨后的半導(dǎo)體材料的外延生長(zhǎng)來(lái)提供具有不同表面取向的半導(dǎo)體表面。作為一個(gè)這樣的示例，Bryant等人的美國(guó)專利No.7，102，166B1公開了這樣的方法其中將具有不同晶片表面取向的兩個(gè)晶片鍵合在一起，用以提供表面上具有不同晶面的結(jié)構(gòu)。鍵合步驟之后是硅外延，用來(lái)創(chuàng)建具有兩個(gè)不同表面取向的平坦晶片表面。作為第二個(gè)這樣的示例，Ieong等人的美國(guó)專利申請(qǐng)公開No.US2006/0194421Al公開了類似的方法，其中將鍵合晶片上的圖形向下刻蝕至掩埋氧化物層的底部，然后以選擇性外延再生長(zhǎng)半導(dǎo)體材料，以形成與具有SOI部分的半導(dǎo)體表面共一般性缺點(diǎn)包括半導(dǎo)體外延生長(zhǎng)過(guò)程中的缺陷產(chǎn)生，邊界附近的高缺陷密度，以及工藝的復(fù)雜性和成本。使用具有不同晶向的端面而不是半導(dǎo)體襯底原始表面的不同的方法在現(xiàn)有技術(shù)中是已知的。通常，在設(shè)置有原始半導(dǎo)體表面的半導(dǎo)體襯底上，對(duì)半導(dǎo)體表面的一部分進(jìn)行構(gòu)圖并曝光，而將該半導(dǎo)體表面的其它部分用掩蔽層覆蓋。通過(guò)使半導(dǎo)體表面的暴露部分經(jīng)受各向異性刻蝕工藝來(lái)形成V型槽，其中在該各向異性刻蝕工藝中，沿著半導(dǎo)體材料的不同晶面具有不同刻蝕速率。在一個(gè)示例中，Weber等人在2005年的2005SymposiumonVLSI的文集156-157頁(yè)上發(fā)表的"ANovelLocallyEngineered(111)V-channelMOSFETArchitecturewithImprovedDrivabilityCharacteristicsforLow-Standbypower(LSTP)CMOSApplications"公開了一種晶體管結(jié)構(gòu)，其中溝道形成于V型槽之內(nèi)。電流沿著字母V形狀中的路徑在V型槽平面內(nèi)流動(dòng)，并且在溝道的中部電流耳又向改變。例如由V型槽形成的晶體端面的形成受到一些限制，這些限制對(duì)MOSFET的性能產(chǎn)生不利的影響。特別地，具有V型槽的器件布局中的V型槽寬度的上限是光刻工具所能處理的最大景深，這是因?yàn)榉浅挼腣型槽將使得需要被光刻構(gòu)圖的柵極線垂直剖面產(chǎn)生非常大的變化。而且，在包含SOI襯底的情況下，V型槽的寬度大于掩埋氧化物(BOX)層上半導(dǎo)體材料厚度的大約兩倍是不可能的，這是因?yàn)?，由于BOX層上半導(dǎo)體層的有限厚度，產(chǎn)生V型槽的企圖將在寬V型槽形成之前使BOX層暴露。由于后續(xù)光刻步驟的景深要求或是由于SOI襯底的頂部半導(dǎo)體層的有限厚度而將在V型槽上構(gòu)建的器件寬度限制在所設(shè)置的界限之下，這嚴(yán)重限制了使用V型槽的MOSFET設(shè)計(jì)的布局。盡管可以通過(guò)連接多個(gè)在V型槽上構(gòu)建的MOSFET來(lái)構(gòu)建具有較寬器件寬度的MOSFET,但是這種布局需要相鄰V型槽之間的STI區(qū)域，因而需要較大的半導(dǎo)體區(qū)域。因此，需要在寬半導(dǎo)體區(qū)域上形成晶體端面的結(jié)構(gòu)和方法。同時(shí)，需要限制V型槽垂直剖面變化。此外，由于V型槽柵極表面上拐角的形成，半導(dǎo)體的V型槽拐角處的電場(chǎng)高于平坦半導(dǎo)體表面的電場(chǎng)。這導(dǎo)致了在V型槽上構(gòu)建的MOSFET的雙閾值電壓，其中較低的閾值電壓對(duì)應(yīng)于V型槽的邊緣部分，較高的閾值電壓對(duì)應(yīng)于V型槽的遠(yuǎn)離邊緣的部分。這惡化了器件的開態(tài)電流(I—on)和關(guān)態(tài)電流(I—off)的比率。閾值電壓的差異在根本上是由于晶體端面有限的寬度尺寸造成的。較窄的晶體端面會(huì)降低該效應(yīng)。因此，還需要降低晶體端面的寬度，使得來(lái)自V型槽不同部分的不同閾值電壓的效應(yīng)得以最小化。
發(fā)明內(nèi)容為了滿足上述需要，本發(fā)明將光刻膠材料的亞光刻自對(duì)準(zhǔn)的自組裝與半導(dǎo)體材料的各向異性刻蝕結(jié)合使用，用以在半導(dǎo)體襯底上創(chuàng)建多個(gè)平行的淺V型槽，這些V型槽的端面具有不同的晶向。特別地，本發(fā)明提供多個(gè)V型槽而不是現(xiàn)有技術(shù)所能夠?qū)崿F(xiàn)的一個(gè)V型槽，以此來(lái)滿足在寬半導(dǎo)體區(qū)域上形成晶體端面的需要。本發(fā)明通過(guò)使用光刻膠材料的亞光刻自組裝將V型槽剖面的垂直變化限制為最小光刻尺寸"F"的大約1/3，以此滿足對(duì)于V型結(jié)構(gòu)的具有有限垂直剖面變化的端面的需要。本發(fā)明通過(guò)使每個(gè)V型槽的寬度都小于最小光刻尺寸"F"來(lái)提高1—on和I—off的比率。本發(fā)明使用傳統(tǒng)的硅襯底(體硅或者SOI)、亞光刻構(gòu)圖和晶體刻蝕在同一晶片上實(shí)現(xiàn)多個(gè)平行鄰接的具有亞光刻寬度的V型溝道。在形成STI之后，將傳統(tǒng)光刻與在選定器件上執(zhí)行的亞光刻分子自組裝相結(jié)合。對(duì)于選定器件，各向異性晶體刻蝕形成多個(gè)鄰接的表面取向不同于襯底取向的亞光刻溝道。本發(fā)明適用于任何器件寬度，而不會(huì)導(dǎo)致柵疊層構(gòu)圖或者電路密度的明顯復(fù)雜化。通常，兩種互補(bǔ)器件類型中只有一種(例如PFET)在各向異性刻蝕中被刻蝕，而另一種器件類型(例如NFET)在該各向異性刻蝕中被掩蔽。根據(jù)本發(fā)明，具有襯底取向的半導(dǎo)體襯底被劃分為兩個(gè)區(qū)域第一區(qū)域，其中襯底取向是針對(duì)將在其上被構(gòu)建的第一CMOS器件類型的最優(yōu)取向；以及第二區(qū)域，其中襯底取向是針對(duì)將在其上被構(gòu)建的第二CMOS器件類型的最優(yōu)取向。例如，對(duì)于(100)硅襯底，第一區(qū)域是NFET區(qū)域，第二區(qū)域是PFET區(qū)域。對(duì)于(110)硅襯底，第一區(qū)域是PFET區(qū)域，第二區(qū)域是NFET區(qū)域。而且，盡管{110}取向?qū)τ诠枭系腜FET區(qū)域而言是優(yōu)選的，但例如{111}、{211}、{221}和{311}的其它晶向也可以根據(jù)本發(fā)明而被使用。類似地，盡管{100}取向?qū)τ诠枭系腘FET區(qū)域而言是優(yōu)選的，但例如{111}、{211}、{221}和{311}的其它晶向也可以根據(jù)本發(fā)明而被使用。本發(fā)明是針對(duì)以第一區(qū)域?yàn)镹FET區(qū)域并且以第二區(qū)域?yàn)镻FET區(qū)域的(100)硅襯底來(lái)描述，應(yīng)當(dāng)理解，不同晶向和不同襯底材料的修改屬于本領(lǐng)域普通4支術(shù)人員的/>知常識(shí)。根據(jù)本發(fā)明，將焊盤(pad)氧化物層和氮化物層的疊層淀積在(100)硅襯底上并使之構(gòu)圖有淺溝槽隔離(STI)。涂覆第一光刻膠并對(duì)其進(jìn)行構(gòu)圖，使得用于PFET的硅區(qū)域，或者說(shuō)PFET區(qū)域，在第一光刻膠的曝光和顯影之后暴露。對(duì)第一光刻膠進(jìn)行構(gòu)圖使得第一光刻膠中開口的兩個(gè)長(zhǎng)平行邊緣的長(zhǎng)度大于開口的寬度。優(yōu)選地，開口是平行六面體，其兩個(gè)長(zhǎng)平行邊緣的長(zhǎng)度大于它們之間的距離。更優(yōu)選地，平行六面體是矩形。然后將自對(duì)準(zhǔn)的自組裝光刻材料涂覆于硅襯底。將該自對(duì)準(zhǔn)的自組裝光刻材料與第一光刻膠中的預(yù)先定義的光刻開口自對(duì)準(zhǔn)。優(yōu)選地，選擇第一光刻膠中矩形開口的長(zhǎng)寬比能夠?qū)崿F(xiàn)自對(duì)準(zhǔn)的自組裝光刻材料基本上長(zhǎng)平行對(duì)準(zhǔn)。因此，自對(duì)準(zhǔn)的自組裝材料與已有的第一光刻膠圖形對(duì)準(zhǔn)，從而定義亞光刻寬度的長(zhǎng)平行線?；锖秃副P氮化物的疊層暴露于刻蝕工藝。優(yōu)選地通過(guò)反應(yīng)離子刻蝕(RIE)首先刻蝕自對(duì)準(zhǔn)的自組裝材料所形成的亞光刻寬度的長(zhǎng)平行線之間暴露的焊盤氮化物。然后通過(guò)RIE或者濕法刻蝕來(lái)刻蝕在焊盤氮化物的刻蝕部分之下的焊盤氧化物。繼而位于自對(duì)準(zhǔn)的自組裝材料的長(zhǎng)平行線之間的硅襯底的第一部分暴露。亞光刻寬度的自對(duì)準(zhǔn)的自組裝材料的長(zhǎng)平行線之下剩余的焊盤氧化物和焊盤氮化物形成了多個(gè)平行的亞光刻寬度的平行疊層，它也如其上的自對(duì)準(zhǔn)的自組裝材料那樣形成為長(zhǎng)平行線。優(yōu)選地，然后去除第一光刻膠和自對(duì)準(zhǔn)的自組裝材料。此時(shí)用于NFET的硅區(qū)域，或者說(shuō)NFET區(qū)域，被焊盤氧化物和焊盤氮化物的毗鄰疊層所覆蓋。而且，呈亞光刻寬度的長(zhǎng)平行線形式的焊盤氧化物和焊盤氮化物的多個(gè)平行的疊層覆蓋PFET區(qū)域。然后執(zhí)行第一各向異性刻蝕，其中沿著硅村底的不同晶向具有不同的刻蝕速率。剩余焊盤氧化物和焊盤氮化物的疊層所形成的平行線之間的PFET區(qū)域的暴露部分，或者說(shuō)第一部分，被刻蝕形成V型槽。平行的V型槽。該多個(gè)平行的V型槽這時(shí)并不彼此連接，也即，它們是非鄰接的多個(gè)平行的V型槽。優(yōu)選地，晶體端面的外邊緣接近于剩余焊盤氧化物和焊盤氮化物的多個(gè)平行疊層的邊緣。多個(gè)非鄰接的平行V型槽中的每一個(gè)與相鄰V型槽之間都被半導(dǎo)體表面的平坦部分隔開。半導(dǎo)體表面的平坦部分這時(shí)被剩余焊盤氧化物和焊盤氮化物的多個(gè)平行疊層所覆蓋。根據(jù)本發(fā)明的第一實(shí)施方式，然后涂覆第二光刻膠并對(duì)其進(jìn)行構(gòu)圖，使得NFET區(qū)域被第二光刻膠所覆蓋。繼而優(yōu)選地通過(guò)濕法刻蝕去除剩余焊盤氧化物和焊盤氮化物的多個(gè)平行的亞光刻寬度的平行疊層。然后進(jìn)一步刻蝕多個(gè)非鄰接的平行V型槽和V型槽相鄰配對(duì)之間的半導(dǎo)體表面的平坦區(qū)域，從而拓寬V型槽。由于針對(duì)平坦部分的表面刻蝕速率低于針對(duì)已有V型槽端面的刻蝕速率，V型槽在第二各向異性刻蝕過(guò)程中擴(kuò)展，直到相鄰V型槽的平行外邊緣相遇并且每個(gè)V型槽與相鄰的V型槽鄰接。在各向異性刻蝕過(guò)程中，V型槽的每個(gè)晶體端面的尺寸都在增長(zhǎng)，直到V型槽的外邊緣與相鄰V型槽的其它外邊緣相遇。由于每個(gè)V型槽都有兩個(gè)與脊鄰接的梯形端面，并且本發(fā)明能夠?qū)崿F(xiàn)其外邊緣在相鄰V型槽之間鄰接的多個(gè)平行的V型槽，因此本發(fā)明能夠?qū)崿F(xiàn)通過(guò)脊或者通過(guò)V型槽的外邊緣連接的至少四個(gè)梯形晶體端面。根據(jù)本發(fā)明的第一實(shí)施方式，鄰接的平行V型槽之間的間距等于自對(duì)準(zhǔn)的自組裝亞光刻材料的亞光刻間距。根據(jù)本發(fā)明的第二實(shí)施方式，當(dāng)各向異性刻蝕在自對(duì)準(zhǔn)的自組裝材料的平行線之間形成了多個(gè)非鄰接的平行V型槽之后，通過(guò)生長(zhǎng)或者淀積在具有晶體端面的多個(gè)非鄰接的平行V型槽上形成犧牲氧化物。接下來(lái)，剩余焊盤氧化物和焊盤氮化物的多個(gè)亞光刻寬度的疊層之間的犧牲氧化物之上的體積被填入第二光刻膠。優(yōu)選地，亞光刻寬度的疊層之間的體積填充通過(guò)涂覆第二光刻膠并使其凹陷來(lái)實(shí)現(xiàn)，使得除了亞光刻寬度的疊層之間，晶片上沒(méi)有光刻膠剩余。優(yōu)選地，利用第三光刻膠掩蔽硅村底的NFET區(qū)域，以便于保護(hù)NFET區(qū)域中的焊盤氧化物和焊盤氮化物。然后去除剩余焊盤氧化物和焊盤氮化物的多個(gè)亞光刻寬度的疊層，以便暴露V型槽相鄰配對(duì)之間的半導(dǎo)體表面的平坦部分。優(yōu)選地，此時(shí)也去除第二和第三光刻膠，只留下非鄰接的平行V型槽之上的犧牲氧化物。執(zhí)行第二各向異性刻蝕，用以在被犧牲氧化物覆蓋的非鄰接平行V型槽之間形成更多的V型槽。與第一各向異性刻蝕相似，第二各向異性刻蝕沿著半導(dǎo)體襯底的不同晶向具有不同的刻蝕速率。每個(gè)V型槽相鄰配對(duì)之間的半導(dǎo)體表面的平坦部分中都形成了一個(gè)V型槽。此后，去除犧牲氧化物。根據(jù)本發(fā)明的第二實(shí)施方式，鄰接的平行V型槽之間的間距等于自對(duì)準(zhǔn)的自組裝光刻材料的亞光刻間距的一半。根據(jù)兩種實(shí)施方式，當(dāng)完成多個(gè)平行鄰接V型槽的形成之后，將NFET區(qū)域中的焊盤氧化物和焊盤氮化物去除。在PFET和NFET區(qū)域中全部暴露的硅表面上形成柵極電介質(zhì)。接下來(lái)，淀積柵極導(dǎo)體疊層并對(duì)其進(jìn)行構(gòu)圖以形成柵電極。根據(jù)兩種實(shí)施方式所得到的結(jié)構(gòu)包含在(100)襯底之中的多個(gè)平行鄰接的具有晶體端面的V型槽。多個(gè)V型槽中的每一個(gè)都具有兩個(gè)外邊緣，這些外邊緣平行于靠近每個(gè)槽中部的脊而延伸。本發(fā)明的一個(gè)方面是，每個(gè)V型槽的至少一個(gè)邊緣與相鄰V型槽的其它邊緣相遇。因此，相鄰的v型槽被鄰接起來(lái)。本發(fā)明的另一方面是，自對(duì)準(zhǔn)的自組裝材料形成了多個(gè)亞光刻寬度的平行線。這個(gè)特征的優(yōu)點(diǎn)包括溝道面積以端面相對(duì)于襯底原始平坦表面的角度余弦的倒數(shù)為因子的增加、通過(guò)使用最優(yōu)晶體端面形成溝道而獲得的提高的少數(shù)載流子遷移率、以及其上構(gòu)建MOSFET器件的半導(dǎo)體表面的最小化高度變化。根據(jù)本發(fā)明，電流沿著成對(duì)的平行邊緣并垂直于包含表面和溝道的多個(gè)鄰^接V型剖面的截面而流動(dòng)。物理溝道由多個(gè)鄰接的V型槽形成，每一個(gè)V型槽的中部都具有脊。每個(gè)垂直于電流方向的V型槽中溝道的截面部分都具有V型剖面。此外，具有晶體端面的多個(gè)平行鄰接V型槽中的每一個(gè)都具有小于光刻最小尺寸的寬度。能夠做到這一點(diǎn)是因?yàn)樽詫?duì)準(zhǔn)的自組裝材料的使用在預(yù)構(gòu)圖的第一光刻膠中形成了亞光刻寬度的線的圖形。最小光刻尺寸"F，，是使用可用的光刻工具可以直接印制在光刻膠上的最小寬度。由于這個(gè)尺寸依賴于每種用以創(chuàng)建這類圖形的光刻工具的能力，因此最小光刻尺寸隨著工具和技術(shù)換代而變化。然而，普遍認(rèn)為最小光刻尺寸是每代光刻技術(shù)中可以通過(guò)光刻工藝成像的最小特征尺寸。通常，對(duì)于248nm的光刻工具，這個(gè)尺寸是大約93nm。對(duì)于193nm的技術(shù)工具，這個(gè)尺寸是大約65nm。由于最小光刻尺寸被用于柵極圖形的印制，所以出現(xiàn)在顯影光刻膠上的柵極圖形中的最小尺寸趨向于與光刻最小尺寸一致。兩種實(shí)施方式都能夠?qū)崿F(xiàn)在V型槽上所形成的《110)端面上構(gòu)建的PFET以及在具有(100)襯底取向的表面上構(gòu)建的NFET。這對(duì)于PFET和NFET都能夠?qū)崿F(xiàn)最大遷移率。村底為(110)襯底的本發(fā)明的鏡像實(shí)施屬于本領(lǐng)域普通技術(shù)人員的公知常識(shí)。在這種情況下，PFET區(qū)域被第一和第三光刻膠所掩蔽。NFET構(gòu)建于V型槽上所形成的(100)端面之上，且PFET構(gòu)建在具有(110)襯底取向的表面之上。而且，使用具有非最大載流子遷移率的表面取向的晶體端面也是可行的。一些這樣的表面包括{100}取向、{110}取向、{111}取向、{211}取向、{221}取向以及{311}取向。不同于現(xiàn)有技術(shù)，本發(fā)明可以在絕緣體上硅(SOI)襯底上被付諸實(shí)踐而無(wú)需限制器件寬度。這是因?yàn)楦鶕?jù)現(xiàn)有技術(shù)的v型槽產(chǎn)生硅表面中的高度變化，大約是暴露于各向異性刻蝕的被構(gòu)圖半導(dǎo)體區(qū)域?qū)挾鹊囊话?。掩埋氧化?BOX)層上半導(dǎo)體層的厚度只有大于50nm的超薄SOI(UTSOI)中，半導(dǎo)體層的厚度限制了半導(dǎo)體區(qū)域的垂直剖面的高度變化，因此根據(jù)現(xiàn)有技術(shù)，在V型槽上構(gòu)建的MOSFET的寬度受限于BOX層上半導(dǎo)體層的厚度。本發(fā)明提供的解決方案是形成多個(gè)具有較小垂直高度變化的V型槽，從而消除半導(dǎo)體區(qū)域的寬度限制。垂直高度的變化大約是多個(gè)鄰接的V型垂直槽的間距的一半。由于V型垂直槽的間距小于最小光刻尺寸，并且在一個(gè)最小光刻尺寸之內(nèi)至少有一條線和兩個(gè)空間，因此垂直剖面的變化大約小于最小光刻尺寸的六分之一。用以增強(qiáng)晶體管性能。例如，除了單晶硅之外，硅襯底還可以包含在單晶硅襯底上外延布置的材料，其選自本征硅、本征硅鍺合金、本征硅碳合金、本征硅鍺碳合金、摻磷硅、摻磷硅鍺合金、摻磷硅碳合金、摻磷硅鍺碳合金、摻氮硅、摻氮硅鍺合金、摻氮硅碳合金以及摻氮硅鍺碳合金。此外，給定將如下所述達(dá)到優(yōu)選的刻蝕的適合化學(xué)制品，本發(fā)明還可用于ni-v族化合物半導(dǎo)體襯底和n-vi族化合物半導(dǎo)體襯底上。本發(fā)明還可以通過(guò)V型槽與STI的自對(duì)準(zhǔn)被付諸實(shí)踐。這是因?yàn)镾TI可以作為對(duì)于形成與其相鄰的V型槽的兩個(gè)平行邊緣中一個(gè)邊緣的自然限制。即使與STI相鄰的端面的尺寸不同于與STI不相鄰的端面的尺寸，在多個(gè)平行V型槽上所形成的MOSFET的性能也不會(huì)受到明顯影響。然而，有利的是，例如通過(guò)要求中紫外(MUV)掩膜而不是深紫外(DUV)掩膜，來(lái)使得用于第一光刻膠構(gòu)圖的掩膜對(duì)于對(duì)準(zhǔn)具有較不嚴(yán)格的要求。圖1是根據(jù)現(xiàn)有技術(shù)的在(100)、(110)和(111)表面上的電子和空穴遷移率的曲線圖。圖2是利用光刻膠形成的光刻構(gòu)圖的0.28微米寬度空間的現(xiàn)有技術(shù)SEM圖片。圖3是在與圖2所示空間類似的光刻構(gòu)圖的0.28微米寬度空間中所形成的自對(duì)準(zhǔn)的自組裝材料的現(xiàn)有技術(shù)SEM圖片。圖4A是本發(fā)明一種示例性實(shí)現(xiàn)的示意性自頂向下視圖。圖4B是沿著圖4A中B-B，方向的本發(fā)明一種示例性實(shí)現(xiàn)的示意性截面視圖。圖5A是示出了高閾值電壓(Vt)區(qū)域A和低Vt區(qū)域B的具有V型溝道的現(xiàn)有4支術(shù)MOSFET的示意性截面^f見(jiàn)圖。圖5B是圖5A中所示的現(xiàn)有技術(shù)器件的作為柵極電壓函數(shù)的漏極電流的曲線圖。圖6A是根據(jù)本發(fā)明的具有寬度為亞光刻尺寸的平行鄰接V型溝道的具有同一Vt區(qū)域C的MOSFET的示意性截面一見(jiàn)圖。圖6B示出了圖6A中根據(jù)本發(fā)明的MOSFET所得到的電特性。圖7A-圖15A是根據(jù)本發(fā)明的第一實(shí)施方式的MOSFET器件的示意性自頂向下視圖。圖7B-圖15B是沿著B-B，方向的根據(jù)本發(fā)明的第一實(shí)施方式的MOSFET器件的示意性截面視圖。圖16A-圖25A是根據(jù)本發(fā)明的第二實(shí)施方式的MOSFET器件的示意性自頂向下視圖。圖25B是沿著B-B，方向的根據(jù)本發(fā)明的第二實(shí)施方式的MOSFET器件的示意性截面一見(jiàn)圖。具體實(shí)施方式在詳細(xì)描述本發(fā)明之前，先給出半導(dǎo)體材料和自對(duì)準(zhǔn)的自組裝材料上表面取向工程的現(xiàn)有技術(shù)討論。在此進(jìn)行現(xiàn)有技術(shù)的討論是為了清晰地闡明現(xiàn)有技術(shù)和本發(fā)明之間的本質(zhì)區(qū)別。圖1是(100)、(110)和(111)表面上電子和空穴遷移率的曲線圖，出自Irie等人2004年在IEDMTech.Dig.的225-228頁(yè)上發(fā)表的"In-PlaneMobilityanisotropyandUniversalityUnderUniaxialStrainsinn-andp-MOSInversionLayerson(100)，(110)，and(111)Si"。(100)上的電子遷移率和(110)/<110>上的空穴遷移率分別給出了大于其它的遷移率。該圖說(shuō)明了混合取向技術(shù)(HOT)的原理，其中使用多個(gè)晶體端面來(lái)增強(qiáng)少數(shù)載流子遷移率，以此增強(qiáng)MOSFET的性能。圖2示出了使用傳統(tǒng)光刻技術(shù)通過(guò)傳統(tǒng)光刻膠形成的0.28微米寬度空間的SEM圖片。為了使用自對(duì)準(zhǔn)的自組裝材料，需要已存在的材料圖形，使得自組裝材料的分子也能識(shí)別周圍區(qū)域的幾何并且在自對(duì)準(zhǔn)中與已存在幾何的特征"對(duì)準(zhǔn)"。圖3示出了現(xiàn)有技術(shù)SEM圖片，其中自對(duì)準(zhǔn)的自組裝材料被涂覆于已存在的0.28微米的空間結(jié)構(gòu)并與其自對(duì)準(zhǔn)。自對(duì)準(zhǔn)的自組裝材料所形成的平行線的間距是40nm，這小于沒(méi)有自對(duì)準(zhǔn)的自組裝材料的傳統(tǒng)光刻技術(shù)目前所能印制的最小尺寸。在此參考現(xiàn)有技術(shù)文獻(xiàn)，其示出了在半導(dǎo)體襯底上形成亞光刻寬度的線圖形的方法。這些參考文獻(xiàn)包括C.T.Black和R.Ruiz,"SelfAssemblyinSemiconductorMicroelectronics:Self-AlignedSub-LithographicPatterningUsingDiblockCopolymerThinFilms,"Proc.SPIE6153，615302(2006);C.T.Black,"Self-Aligned,SelfAssemblyofMulti-NanowireSiliconFieldEffectTransistors,"AppliedPhysicsLetters,87,163116(2005);以及C.T.Black,"IntegrationofSelfAssemblyforMicroelectronics,"ProceedingsoftheIEEECustomIntegratedCircuitsConference,(2005)。這些參考文獻(xiàn)共同說(shuō)明了形成具有亞光刻平行線的圖形的可行性。根據(jù)這種構(gòu)圖方法，將光學(xué)光刻的對(duì)準(zhǔn)能力與自對(duì)準(zhǔn)的自組裝材料的本征納米級(jí)尺寸結(jié)合。在一個(gè)示例中，自對(duì)準(zhǔn)的自組裝材料是共聚物，其中利用形貌(topography)來(lái)引導(dǎo)圓柱體共聚物域的組裝，以此細(xì)分使用光學(xué)光刻所定義的較大圖形，在該過(guò)程中將每個(gè)20nm聚合體域的位置精確記錄到光刻圖形。圖4A-圖4B是具有多個(gè)平行鄰接V型槽的第一MOSFET器件以及在平坦溝道上構(gòu)建的第二MOSFET的示意性視圖。STI130在(100)硅襯底100上形成。PFET在圖的左側(cè)構(gòu)建并使用多個(gè)平行鄰接V型槽，NFET使用傳統(tǒng)方法在圖的右側(cè)構(gòu)建。柵極電介質(zhì)180和柵極線190也被示出。優(yōu)選地，柵極線190的寬度具有最小光刻尺寸"F",用以最大化這些晶體管的性能。盡管有源區(qū)域的總寬度W無(wú)法小于最小光刻尺寸"F"，但是各個(gè)V型槽的寬度都小于"F"。此外，每個(gè)端面的寬度和多個(gè)平行鄰接V型槽的垂直剖面的總體高度變化小于"F"。通過(guò)與圖5A中的現(xiàn)有技術(shù)結(jié)構(gòu)進(jìn)行對(duì)比，來(lái)說(shuō)明多個(gè)平行鄰接V型槽的各個(gè)端面的狹窄寬度的有利電特性。圖5A示出了根據(jù)現(xiàn)有技術(shù)的具有V型溝道的MOSFET的截面。單一的V型溝道在硅襯底10上形成，并被STI30所包圍。通常，溝道的端面化還會(huì)導(dǎo)致柵極表面上拐角的形成，它相對(duì)于上面的柵極線是凸起的。由于圖5A中表面拐角"C，，相對(duì)于柵極線的幾何(曲率)，所以在表面拐角"C"處的電場(chǎng)高于晶體端面的平坦部分"F"上的電場(chǎng)。對(duì)于通過(guò)標(biāo)準(zhǔn)光刻工藝形成的表面端面，這種情況在各個(gè)端面的寬度相對(duì)較寬時(shí)發(fā)生。由于在端面化表面上的表面拐角C處的電場(chǎng)增強(qiáng)，高電場(chǎng)區(qū)域與平坦部分"F，，中的正常電場(chǎng)區(qū)域在電學(xué)性質(zhì)上明顯不同。這種情況的發(fā)生是因?yàn)橄噜徆战侵g的間隔相對(duì)于柵極電介質(zhì)的厚度而言是較大的。在圖5B中示出圖5A中的現(xiàn)有技術(shù)MOSFET所得到的電特性。來(lái)自圖5A中的表面拐角"C，，的電流貢獻(xiàn)在圖5B中也被標(biāo)記為"C"。來(lái)自圖5A中平坦部分"F"的電流貢獻(xiàn)在圖5B中也被標(biāo)記為"F，，?？倻系离娏髟趫D5B中被標(biāo)記為"F+C",它是來(lái)自表面拐角"C"的電流貢獻(xiàn)與來(lái)自平坦部分"F，，的電流貢獻(xiàn)的和。圖5A中表面拐角"C"中的高電場(chǎng)區(qū)域(熱點(diǎn))在電學(xué)性質(zhì)上明顯不同，并且?guī)?lái)了大的關(guān)態(tài)電流泄漏。盡管拐角所產(chǎn)生的亞Vt斜率(sub-Vtslope)優(yōu)于從圖5A中的平坦部分"F"中的平面表面所獲得的亞Vt斜率，但是圖5A中的表面拐角"C"貢獻(xiàn)非常小的開態(tài)電流。大部分開態(tài)電流來(lái)自圖5A中的平坦部分"F",其具有比拐角的總和更大的有效柵極區(qū)域。因此，表面拐角的存在僅僅是降低了開態(tài)/關(guān)態(tài)電流比率。圖6A示出了根據(jù)本發(fā)明的具有被標(biāo)記為"MPAVC"的多個(gè)平行鄰接V型槽的MOSFET的截面。多個(gè)平行鄰接V型槽形成于硅襯底10上并被STI30所包圍。各個(gè)端面的寬度是亞光刻的，相鄰拐角之間的距離因此也是亞光刻的。對(duì)于這些被亞光刻端面化的表面，它們狹窄的寬度和緊密的間隔導(dǎo)致了較低的關(guān)態(tài)電流和較高的開態(tài)電流。同樣，由于整個(gè)結(jié)構(gòu)基本上只與圖5A中的表面拐角等效，因此平坦區(qū)域的閾值電壓無(wú)關(guān)緊要。在多個(gè)平行鄰接V型槽上構(gòu)建的MOSFET的電特性主要取決于大量的拐角。在圖6B中示出了圖6A中根據(jù)本發(fā)明的MOSFET所得到的電特性。由于在根據(jù)本發(fā)明的MOSFET中不存在圖5A中的平坦部分"F",因此只有一個(gè)晶體管電流分量。MOSFET的閾值電壓可以通過(guò)閾值電壓調(diào)整注入進(jìn)行調(diào)整和定制。因此，根據(jù)本發(fā)明，在單一亞光刻尺寸的V型溝道上,構(gòu)建的MOSFET中存在的不利開態(tài)/關(guān)態(tài)電流比率可纟皮消除。繼續(xù)對(duì)本發(fā)明的描述，圖7A-圖7B示出了(IOO)硅襯底IOO、構(gòu)圖的焊盤氧化物110、構(gòu)圖的焊盤氮化物120以及包圍PFET區(qū)域和NFET區(qū)域的STI130。在圖7A中，PFET區(qū)域是沒(méi)有被STI130覆蓋并且位于被標(biāo)記為P的虛線矩形之內(nèi)的區(qū)域。NFET區(qū)域是沒(méi)有一皮STI130覆蓋并且位于^皮標(biāo)記為N的虛線矩形之內(nèi)的區(qū)域。根據(jù)本發(fā)明的第一實(shí)施方式，將第一光刻膠135涂覆于通過(guò)STI130構(gòu)圖的硅襯底的頂表面。對(duì)第一光刻膠進(jìn)行構(gòu)圖以在PFET區(qū)域之上創(chuàng)建具有平行邊緣的空間。第一光刻膠的平行邊緣優(yōu)選地位于PFET區(qū)域之外、鄰接的STI130之內(nèi)。此后，將自對(duì)準(zhǔn)的自組裝材料涂覆于PFET區(qū)域之上的空間，并允許其與周圍的第一光刻膠圖形136自組裝和自對(duì)準(zhǔn)。自對(duì)準(zhǔn)的自組裝光刻膠136在PFET區(qū)域之上所形成的空間中創(chuàng)建了如圖8A-圖8B所示的多個(gè)平行線圖形。在下面的焊盤氮化物120的多個(gè)平行線也從自對(duì)準(zhǔn)的自組裝材料136所形成的多個(gè)平行線圖形之間的空間下面被暴露出來(lái)。優(yōu)選地通過(guò)反應(yīng)離子刻蝕(RIE)來(lái)刻蝕焊盤氮化物120之上的暴露圖形，也即多個(gè)平行線，以形成圖9A-圖9B中所示的焊盤氮化物120，的多個(gè)亞光刻寬度的平行疊層。優(yōu)選地，RIE進(jìn)行到焊盤氧化物IIO的頂部。在焊盤氮化物120，的多個(gè)平行線圖形形成之后，去除第一光刻膠135和自對(duì)準(zhǔn)的自組裝材料136。此后，對(duì)焊盤氮化物120，的多個(gè)平行線之間的焊盤氧化物110的暴露部分進(jìn)行刻蝕，用以暴露圖10A-圖10B中所示的硅襯底100的第一部分101以及焊盤氧化物IIO，和焊盤氮化物120，的多個(gè)亞光刻寬度的平行疊層。在這個(gè)階段，毗鄰的焊盤氧化物110和毗鄰的焊盤氮化物120的疊層存在于NFET區(qū)域之上，而非毗鄰的焊盤氧化物IIO，和非毗鄰的焊盤氮化物120，的多個(gè)平行疊層存在于PFET區(qū)域之上。可選地，可以在去除第一光刻膠135和自對(duì)準(zhǔn)的自組裝材料136之前刻蝕焊盤氧化物110以暴露硅襯底100的第一部分101。然后使焊盤氧化物IIO，和焊盤氮化物120，的多個(gè)亞光刻寬度的平行疊層之間的硅襯底100的第一部分101暴露于第一各向異性刻蝕，其中第一各向異性刻蝕沿著硅村底100的不同晶向具有不同的刻蝕速率。從石圭襯底的第一部分101刻蝕晶體端面，用以如圖11A-11B所示的在硅村底100中形成多個(gè)非鄰接的平行V型槽102。多個(gè)非鄰接的平行V型槽102中的每一個(gè)都具有至少兩個(gè)由V型槽中部的脊連接的晶體端面。而且，每個(gè)非鄰接的平行V型槽102在V型槽102的相鄰配對(duì)之間都被硅表面的第二部分103所隔開。硅表面的第二部分103此時(shí)被焊盤氧化物110，和毗鄰的焊盤氮化物120，的多個(gè)亞光刻寬度的平行疊層所覆蓋。第一各向異性刻蝕沿著硅晶體的不同晶面產(chǎn)生不同的刻蝕速率。根據(jù)本發(fā)明的第一實(shí)施方式，第一各向異性刻蝕沿著至少一個(gè)非{100}面的刻蝕速率低于沿著{100}面的刻蝕速率。優(yōu)選地，各向異性刻蝕速率沿著{110}取向最低，從而{110}端面在(100),圭襯底上的PFET區(qū)域中產(chǎn)生多個(gè)平行的V型槽。第一各向異性刻蝕可以是反應(yīng)離子刻蝕或者濕法刻蝕。產(chǎn)生{110}端面的濕法刻蝕化學(xué)組成的示例包括80攝氏度下13.3%的異丙醇、23.4%的KOH以及63.3%珪表面上產(chǎn)生1000納米/分鐘的刻蝕速率。盡管本發(fā)明的第一實(shí)施方式使用(100)硅襯底以及在{110}取向中形成的晶體端面，但本發(fā)明可以容易地推廣為使用其它襯底取向或者其它晶體端面取向。本發(fā)明所支持的表面取向類型是其角度基本上大于0度并且基本上不與襯底取向正交。例如，如果襯底取向是(IOO)并且刻蝕之后的表面取向是{110}類型平面，則襯底取向和任意表面取向之間的角度是45度。一般而言，立方體晶格中兩個(gè)向量之間的角度可以通過(guò)兩個(gè)向量的點(diǎn)積容易地計(jì)算，這是因?yàn)辄c(diǎn)積是第一個(gè)向量的長(zhǎng)度乘以第二個(gè)向量的長(zhǎng)度再乘以兩個(gè)向量之間夾角的余弦。下面用表格說(shuō)明了主晶面之間的角度。在本發(fā)明中不想得到的0度和90度在表1中用N/A標(biāo)示。<table>tableseeoriginaldocumentpage20</column></row><table>表l.根據(jù)本發(fā)明的襯底取向和主晶向之間的角度根據(jù)本發(fā)明，優(yōu)選地將第二光刻膠145涂覆于硅襯底100的頂表面，并對(duì)其進(jìn)行構(gòu)圖以覆蓋NFET區(qū)域并且暴露PFET區(qū)域。此時(shí)去除焊盤氧化物IIO，和焊盤氮化物120，的多個(gè)亞光刻寬度的平行疊層，以便暴露硅襯底100的第二部分103。圖12A-圖12B示出了這個(gè)階段的MOSFET結(jié)構(gòu)。然后去除第二光刻膠145。根據(jù)本發(fā)明的第一實(shí)施方式，將多個(gè)非鄰接的平行V型槽102和V型槽102的相鄰配對(duì)之間的石圭表面第二部分103暴露于第二各向異性刻蝕，其中第二各向異性刻蝕沿著所述半導(dǎo)體襯底的不同晶向具有不同的刻蝕速率。與第一各向異性刻蝕類似，第二各向異性刻蝕在{100}面上的刻蝕速率也高于在已經(jīng)存在的多個(gè)平行的非鄰接V型槽102端面上的刻蝕速率。因此，硅材料沿著多個(gè)平行的非鄰接V型槽102晶體端面的法向的刻蝕要快于沿著硅表面第二部分103的法向的刻蝕。所得到的結(jié)構(gòu)在圖13A-圖13B中示出，其示出了多個(gè)平行的"鄰接"V型槽109。此后從NFET區(qū)域去除毗鄰的焊盤氮化物120和焊盤氧化物110。如圖14A-圖14B所示，在PFET區(qū)域和NFET區(qū)域中都形成柵極電介質(zhì)180。此后，淀積柵極導(dǎo)體并對(duì)其進(jìn)4亍構(gòu)圖以形成如圖15A-圖15B所示的棚-極線190。根據(jù)本發(fā)明的第二實(shí)施方式，應(yīng)用根據(jù)本發(fā)明的第一實(shí)施方式的結(jié)構(gòu)和方法，直到對(duì)應(yīng)于圖11A-圖IIB使用第一各向異性刻蝕形成多個(gè)平行的非鄰接V型端面102為止。不像第一實(shí)施方式中那樣涂覆第二光刻膠145并除去焊盤氮化物120，和焊盤氧化物IIO，的多個(gè)平行疊層，根據(jù)本發(fā)明的第二實(shí)施方式，如圖16A-圖16B所示，通過(guò)在多個(gè)平行的非鄰接V型端面102上進(jìn)行淀積或者生長(zhǎng)來(lái)形成犧牲氧化物144。這之后是利用第二光刻膠155對(duì)剩余焊盤氧化物IIO，和剩余焊盤氮化物120，的多個(gè)亞光刻寬度的疊層之間的犧牲氧化物144之上的體積進(jìn)行填充。優(yōu)選地，將第二光刻膠155涂覆于硅襯底100的頂表面，然后使得在NFET區(qū)域之上毗鄰的焊盤氮化物120和STI130的表面上凹陷，從而使得第二光刻膠155只保留在PFET區(qū)域中的焊盤氮化物120，和焊盤氧化物IIO，的亞光刻寬度的疊層之間。優(yōu)選地，如圖18A-圖18B所示，將第三光刻膠165涂覆于硅襯底100的頂表面并對(duì)其進(jìn)行構(gòu)圖，使得硅襯底100的NFET區(qū)域被第三光刻膠掩蔽，以此在后續(xù)處理中保護(hù)NFET區(qū)域中的焊盤氧化物和焊盤氮化物。根據(jù)本發(fā)明的第二實(shí)施方式，如圖19A-圖19B所示，然后優(yōu)選地利用RIE工藝去除剩余焊盤氧化物IIO，和焊盤氮化物120'的多個(gè)亞光刻寬度的疊層，以暴露硅表面的第二部分103。第二部分103是多個(gè)平行的非鄰接V型槽102的相鄰配對(duì)的邊緣之間的硅表面平坦部分。優(yōu)選地，也去除第二光刻膠155和第三光刻膠165，僅留下非鄰接的平行V型槽102之上的犧牲氧化物144。如圖20A-圖20B所示，所得到的結(jié)構(gòu)具有在多個(gè)平行的非鄰接V型槽102之上的犧牲氧化物144，其中多個(gè)平行的非鄰接V型槽102被在其相鄰配對(duì)的邊緣之間的第二部分103隔開。然后執(zhí)行第二各向異性刻蝕，以如圖21A-圖21B所示在先前的非鄰接平行V型槽102之間形成第二組多個(gè)平行V型槽。盡管先前的非鄰接V型槽102中任何一個(gè)都不與先前的非鄰接V型槽102中的另一個(gè)鄰接，但新形成的多個(gè)平行V型槽104的平行邊緣現(xiàn)在與先前的非鄰接的平行V型槽102的平行邊緣鄰接。因此，先前的非鄰接平行V型槽102和形成于該非鄰接平行V型槽配對(duì)之間的新形成的V型槽104共同形成了圖22A-圖22B中所示的多個(gè)平行的鄰接V型槽109的新結(jié)構(gòu)，其中在去除犧牲氧化物144之后，顯示出與圖21A-圖21B中相同的結(jié)構(gòu)。如在本發(fā)明的第一實(shí)施方式中一樣，第二各向異性刻蝕與第一各向異性刻蝕類似，沿著所述半導(dǎo)體襯底的不同晶向具有不同的刻蝕速率。對(duì)于各向異性刻蝕的工藝以及襯底取向和晶向的選擇的限制和變化像應(yīng)用于本發(fā)明的第一實(shí)施方式那樣應(yīng)用于第二實(shí)施方式。然而，根據(jù)本發(fā)明的第二實(shí)施方式，鄰接的平行V型槽的間距等于自對(duì)準(zhǔn)的自組裝光刻材料的亞光刻間距的一半。按照本發(fā)明的第二實(shí)施方式形成的平行鄰接V型溝道的數(shù)目幾乎是按照第一實(shí)施方式形成的平行鄰接V型溝道數(shù)目的兩倍。像第一實(shí)施方式中那樣，如圖24A-圖24B所示，去除焊盤氮化物120，和焊盤氧化物110，，此后如圖25A-圖25B中所示，淀積柵極導(dǎo)體疊層并進(jìn)行構(gòu)圖以形成柵極線190。根據(jù)本發(fā)明的兩種實(shí)施方式，在每個(gè)V型槽之內(nèi)，兩個(gè)晶體端面在此相遇的脊位于V型槽的底部并靠近其中部。每個(gè)V型槽中與脊鄰接的兩個(gè)晶體端面的形狀類似于具有兩個(gè)平行邊的梯形，其中較長(zhǎng)的平行邊是V型溝道的一個(gè)平行外邊緣，而較短的平行邊是脊。物理溝道在與柵極線190交迭的兩個(gè)梯形端面部分之外形成。PFET的電流沿著平行邊緣對(duì)流動(dòng)，或者說(shuō)是沿著每個(gè)V型槽中部的脊的方向流動(dòng)。在柵極線190的兩端形成源極和漏極，以形成完整的MOSFET。盡管根據(jù)特定的實(shí)施方式描述了本發(fā)明，但很明顯，根據(jù)以上描述，很多替換、修改和變化對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。相應(yīng)地，本發(fā)明意在涵蓋本發(fā)明和所附權(quán)利要求的范圍和精神之內(nèi)的所有這些替換、修改和變化。權(quán)利要求1.一種半導(dǎo)體結(jié)構(gòu)，包括位于半導(dǎo)體襯底內(nèi)的多個(gè)平行鄰接的具有晶體端面的V型槽。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述多個(gè)平行鄰接的具有晶體端面的V型槽中的每一個(gè)V型槽都具有小于光刻最小尺寸的寬度。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底是石圭才十A。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中所述單晶襯底具有(100)襯底取向，并且至少四個(gè)所述晶體端面具有{110}取向。5.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體結(jié)構(gòu)是p溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。6.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中所述單晶襯底具有(110)襯底取向，并且至少四個(gè)所述晶體端面具有{100}取向。7.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體結(jié)構(gòu)是n溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。8.根據(jù)權(quán)利要求3中所述的半導(dǎo)體結(jié)構(gòu)，其中所述的至少四個(gè)所述晶體端面是鄰接的梯形端面，并且其取向選自{100}取向、{110}取向、{111}取向、{211}取向、{221}取向以及{311}取向。9.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底是具有至少一個(gè)掩埋氧化物(BOX)層的絕緣體上硅(SOI)襯底。10.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底包括單晶硅襯底；以及在所述單晶硅襯底上外延淀積的材料，所述材料選自本征硅、本征硅鍺合金、本征硅碳合金、本征硅鍺碳合金、摻磷硅、摻磷硅鍺合金、摻磷硅碳合金、摻磷硅鍺碳合金、摻氮硅、摻氮硅鍺合金、摻氮硅碳合金以及摻氮硅鍺碳合金。11.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述多個(gè)平行鄰接的V型槽與淺溝槽隔離(STI)對(duì)準(zhǔn)。12.—種制造半導(dǎo)體結(jié)構(gòu)的方法，包括提供具有襯底取向的半導(dǎo)體襯底；利用自對(duì)準(zhǔn)的自組裝光刻材料對(duì)所述半導(dǎo)體的一部分進(jìn)行構(gòu)圖；在所述半導(dǎo)體村底內(nèi)形成多個(gè)非鄰接的平行的具有晶體端面的V型槽，其中所述多個(gè)非鄰接的平行V型槽中的每一個(gè)V型槽都在隔開；以及在所述半導(dǎo)體襯底內(nèi)形成多個(gè)鄰接的平行的具有晶體端面的V型槽。13.根據(jù)權(quán)利要求12所述的制造半導(dǎo)體結(jié)構(gòu)的方法，還包括，分進(jìn)行構(gòu)圖之后、并且在所述半導(dǎo)體襯底內(nèi)形成所述多個(gè)非鄰接的平行的具有晶體端面的V型槽之前將所述半導(dǎo)體襯底的第一部分暴露于第一各向異性刻蝕，所述第一各向異性刻蝕沿著所述半導(dǎo)體襯底的不同晶向具有不同的刻蝕速率。14.根據(jù)權(quán)利要求13所述的制造半導(dǎo)體結(jié)構(gòu)的方法，還包括分進(jìn)行構(gòu)圖之前，淀積焊盤氧化物層和氮化:層的疊層。、^15.根據(jù)權(quán)利要求14所述的制造半導(dǎo)體結(jié)構(gòu)的方法，還包括，在利用所述自對(duì)準(zhǔn)的自組裝光刻材料對(duì)所述半導(dǎo)體襯底的所述一部分進(jìn)行構(gòu)圖之后、并且在將所述半導(dǎo)體襯底的所述第一部分暴露于所述第一各向異性刻蝕之前刻蝕所述焊盤氧化物層和所述氮化物層的所述疊層的一部分；以及形成所述焊盤氧化物和所述焊盤氮化物的多個(gè)亞光刻寬度的平行疊層。16.根據(jù)權(quán)利要求15所述的制造半導(dǎo)體結(jié)構(gòu)的方法，還包括，在所述半導(dǎo)體襯底內(nèi)形成多個(gè)非鄰接的平行的具有晶體端面的V型槽之后、并且在所述半導(dǎo)體襯底內(nèi)形成所述多個(gè)鄰接的平行的具有晶體端面的V型槽之前去除所述焊盤氧化物和所述焊盤氮化物的所述亞光刻寬度的平行疊層；以及將所述多個(gè)非鄰接的平行V型槽和所述V型槽的相鄰配對(duì)之間的所述半導(dǎo)體表面平坦部分暴露于第二各向異性刻蝕，所述第二各向異性刻蝕沿著所述半導(dǎo)體襯底的不同晶向具有不同的刻蝕速率。17.根據(jù)權(quán)利要求16所述的制造半導(dǎo)體結(jié)構(gòu)的方法，其中所述鄰接的平行V型槽的間距等于所述自對(duì)準(zhǔn)的自組裝光刻材料的亞光刻間距。18.根據(jù)權(quán)利要求15所述的制造半導(dǎo)體結(jié)構(gòu)的方法，還包括，在所述半導(dǎo)體襯底內(nèi)形成多個(gè)非鄰接的平行的具有晶體端面的V型槽之后、并且在所述半導(dǎo)體村底內(nèi)形成所述多個(gè)鄰接的平行的具有晶體端面的V型槽之前在所述多個(gè)非鄰接的平行的具有晶體端面的V型槽上形成犧牲氧化物；利用第二光刻膠填充所述犧牲氧化物之上的體積；去除所述焊盤氧化物和所述焊盤氮化物的所述亞光刻寬度的平行疊層；以及將所述V型槽的相鄰配對(duì)之間的所述半導(dǎo)體表面平坦部分暴露于第二各向異性刻蝕，所述第二各向異性刻蝕沿著所述半導(dǎo)體村底的不同晶向具有不同的刻蝕速率。19.根據(jù)權(quán)利要求18所述的制造半導(dǎo)體結(jié)構(gòu)的方法，還包括，在利用第一光刻膠填充所述犧牲氧化物之上的體積之后、在去除所述焊盤氧化物和所述焊盤氮化物的所述亞光刻寬度的平行疊層之前利用第三光刻膠掩蔽所述半導(dǎo)體襯底的一部分。20.根據(jù)權(quán)利要求19所述的制造半導(dǎo)體結(jié)構(gòu)的方法，其中所述刻間距的一半。全文摘要本發(fā)明提供了用于在增強(qiáng)性能的MOSFET的半導(dǎo)體襯底上提供多個(gè)平行的具有亞光刻寬度的端面化V型槽的結(jié)構(gòu)和方法。使用自對(duì)準(zhǔn)的自組裝材料來(lái)構(gòu)圖多個(gè)平行的亞光刻線。通過(guò)使用在半導(dǎo)體表面上產(chǎn)生晶體端面的各向異性刻蝕，形成多個(gè)平行鄰接的具有亞光刻槽寬的V型槽。由于V型槽的亞光刻寬度以及隨之而來(lái)的垂直剖面變化的減小，在為MOSFET提供增強(qiáng)的遷移率的同時(shí)，MOSFET的寬度沒(méi)有受限于后續(xù)光刻步驟的聚焦深度或者是BOX層上半導(dǎo)體層的厚度。而且，由于每個(gè)端面的狹窄寬度，MOSFET具有良定義的閾值電壓。文檔編號(hào)H01L29/06GK101221979SQ200810002049公開日2008年7月16日申請(qǐng)日期2008年1月9日優(yōu)先權(quán)日2007年1月12日發(fā)明者J·A·曼德爾曼,S·A·巴特,T·W·戴爾,權(quán)五正,楊海寧申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司