半導(dǎo)體裝置的制作方法

文檔序號：6891250閱讀：124來源：國知局

導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，尤其涉及一種適用于具有電容元件的半導(dǎo)體裝置的有效技術(shù)。
技術(shù)背景在半導(dǎo)體基板上形成MISFET ( Metal Insulation Semiconductor Field Effect Transistor,金屬絕緣半導(dǎo)體場效應(yīng)晶體管)或電容器等，并利用配線將各元件之間加以連接，由此而制造各種半導(dǎo)體裝置。日本專利特開2006 —49486號公報(專利文獻l)中記載著如下技術(shù)在硅基板上形成由第一金屬膜、第一絕緣膜、第一電極所組成的第一MIM (Metalinsulator metal ，金屬一絕緣體一金屬)電容和由第二金屬膜、第二絕緣膜和第二電極所組成的第二MIM 電容，且將所述兩個MIM電容并聯(lián)連接。日本專利特開2006—128164號公報(專利文獻2)中記載著如下技術(shù)使交替配置有在第一方向上延伸的第一電極配線和在第一方向上延伸的第二電極配線的第一層、與交替配置有在第二方向上延伸的第一電極配線和在第二方向上延伸的第二電極配線的第二層交替地積層，且在第一電極與第二電極之間形成電容器。日本專利特開2006—186156號公報(專利文獻3)中記載著如下技術(shù)在作為電磁噪聲源的輸入輸出單元之間配置電源間電容元件形成區(qū)域，并在所述電源間電容元件形成區(qū)域上形成MISFET元件，將由所述MISFET元件的柵極電極、柵極絕緣膜和半導(dǎo)體基板所構(gòu)成的柵極電容元件用作電源間電容元件。日本專利特開2005 — 72233號公報(專利文獻4)中記載著如下技術(shù)在由兩層多晶硅層和夾在所述兩層多晶硅層之間的絕緣膜所構(gòu)成的電容元件的正上方，將利用導(dǎo)線的線間電容的電容元件以與所述電容元件電性絕緣的方式而設(shè)置。專利文獻1日本專利特開2006-49486號公報專利文獻2日本專利特開2006—128164號公報專利文獻3日本專利特開2006—186156號公報專利文獻4日本專利特開2005 — 72233號公報發(fā)明內(nèi)容[發(fā)明所欲解決的問題] 根據(jù)本發(fā)明者的研究而了解如下內(nèi)容。近年來，一直要求半導(dǎo)體裝置的小面積化(平面尺寸的縮小)。為了實現(xiàn)半導(dǎo)體裝置的小面積化，有效的方法是縮小形成在半導(dǎo)體基板上的各元件的尺寸。另一方面，電容元件可利用隔著絕緣膜(介電膜)而相對的電極來形成，電容值與電極面積成比例。因此，為了實現(xiàn)電容元件的大容量化，一般的方法是增大所述電容元件的面積。然而，此方法會使所述電容元件形成區(qū)域的面積增大，從而導(dǎo)致半導(dǎo)體裝置的面積增大。因此，為了能在較小的平面區(qū)域上形成較大電容值的電容元件，期望實現(xiàn) 電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者的并存。本發(fā)明的目的在于提供一種可使具有電容元件的半導(dǎo)體裝置實現(xiàn)小面積化的技術(shù)。本發(fā)明的另一目的在于提供一種能使電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者并存的技術(shù)。本發(fā)明的所述目的及其他目的和新穎的特征可根據(jù)本說明書的記述和附圖而明確了解。[解決問題的技術(shù)手段]對本申請案所揭示的發(fā)明中代表性內(nèi)容概要的簡單說明如下所述。本發(fā)明是將種類彼此不同的多個電容元件堆積配置在半導(dǎo)體基板上且并聯(lián)連接著。而且，本發(fā)明是將特性彼此不同的多個電容元件堆積配置在半導(dǎo)體基板上且并聯(lián)連接著。[發(fā)明的效果]對本申請案所揭示的發(fā)明中代表性發(fā)明所取得的效果的簡單說明如下所述。可使具有電容元件的半導(dǎo)體裝置實現(xiàn)小面積化。而且，可實現(xiàn)電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者的并存。

圖1是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分電路圖。圖2是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分截面圖。圖3是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分截面圖。圖4是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分截面圖。圖5是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分平面圖。圖6是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分平面圖。圖7是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分平面圖。圖8是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分平面圖。圖9是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分平面圖。圖IO是本發(fā)明的實施方式1的半導(dǎo)體裝置的主要部分平面圖。圖11是表示MOS型電容元件獨自的C-V (capacitance-voltage,電容—電壓)特性之一例的圖表。圖12是表示使用了梳狀配線圖案的MIM型電容元件獨自的C-V特性之一例的圖表。圖13是表示將MOS型電容元件和使用了梳狀配線圖案的MIM型電容元件并聯(lián)連接所構(gòu)成的電路的C-V特性之一例的圖表。圖14是圖11 圖13的C-V特性的電壓系數(shù)表。圖15是本發(fā)明的實施方式2的半導(dǎo)體裝置的主要部分截面圖。圖16是本發(fā)明的實施方式2的半導(dǎo)體裝置的主要部分平面圖。圖17是本發(fā)明的實施方式3的半導(dǎo)體裝置的主要部分電路圖。圖18是本發(fā)明的實施方式3的半導(dǎo)體裝置的主要部分截面圖。圖19是本發(fā)明的實施方式3的半導(dǎo)體裝置的主要部分截面圖。圖20是本發(fā)明的實施方式3的半導(dǎo)體裝置的主要部分平面圖。圖21是本發(fā)明的實施方式3的半導(dǎo)體裝置的主要部分平面圖。圖22是本發(fā)明的實施方式3的半導(dǎo)體裝置的主要部分截面圖。圖23是本發(fā)明的實施方式4的半導(dǎo)體裝置的主要部分電路圖。圖24是本發(fā)明的實施方式4的半導(dǎo)體裝置的主要部分截面圖。圖25是本發(fā)明的實施方式4的半導(dǎo)體裝置的主要部分截面圖。圖26是本發(fā)明的實施方式5的半導(dǎo)體裝置的主要部分電路圖。圖27是本發(fā)明的實施方式5的半導(dǎo)體裝置的主要部分截面圖。圖28是本發(fā)明的實施方式5的半導(dǎo)體裝置的主要部分截面圖。圖29是本發(fā)明的實施方式5的半導(dǎo)體裝置的主要部分平面圖。圖30是本發(fā)明的實施方式6的半導(dǎo)體裝置的主要部分電路圖。圖31是本發(fā)明的實施方式6的半導(dǎo)體裝置的主要部分截面圖。圖32是本發(fā)明的實施方式6的半導(dǎo)體裝置的主要部分截面圖。圖33是電容器形成區(qū)域的平面圖。圖34是電容器形成區(qū)域的平面圖。圖35是電容器形成區(qū)域的平面圖。圖36是電容器形成區(qū)域的平面圖。 [符號的說明] 123467 11半導(dǎo)體基板元件分離區(qū)域井區(qū)域n型半導(dǎo)體區(qū)域14、 17、 18、 21、 22、 25、 26、通孔12、 12a、 12b、 12c、 12d13、 13a、 13b、 13c、 13d15、 19、 23、 27、 31、 35、 39、 4416、 20、 24、 28、 32、 36、 40、 45424347、 48 495152Cl、 C2、 C3、 C4 Ml、 M2、 M3、 M4、 M5、 M6、 M7 配線 Mla、 Mlb、 M7a、 M7b、 M7c 配線部 MC1、 MC2、 MC3、 MC4 配線部8上部電極 n型半導(dǎo)體區(qū)域 29、 30、 33、 34、 37、 38、 41、 46、 50絕緣膜接觸孔下部電極用的開口部下部電極導(dǎo)體膜上部電極開口部焊墊電容元件MD1、 MD2、 MD3、 MD4 配線部 MP1、 MP2、 MP3、 MP4 金屬圖案 Ll、 L2、 L3、 Wl、 W2、 W3 尺寸具體實施方式
在以下實施方式中，為了方便起見，必要時將其分割成多個部分或多個實施方式加以說明，但除了在特別指明的情形之外，分割后的多個部分或多個實施方式并非彼此無關(guān)，而是其中一個為另一個的一部分或全部的變形例、詳細(xì)說明、補充說明等的關(guān)系。而且，在以下實施方式中，當(dāng)提及要素的數(shù)目等(包含個數(shù)、數(shù)值、量、范圍等)時，除了特別指明及原理上明確限定于特定的數(shù)目等情況之外，所述要素的數(shù)目并不限定于特定的數(shù)目，其可以在特定數(shù)量以上，也可以在特定數(shù)量以下。進一步，在以下的實施方式中，當(dāng)然其構(gòu)成要素(也包含要素步驟等)除了特別指明及原理上明確為必須的情況之外未必為所需。同樣地，在以下實施方式中，當(dāng)提及構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別指明及原理上明確并非如此的情況之外，實質(zhì)上包含與所述形狀等近似或類似的情況等。所述情況對于所述數(shù)值和范圍也相同。以下，根據(jù)附圖來詳細(xì)說明本發(fā)明的實施方式。另外，在用以對本實施方式進行說明的所有附圖中，對具有相同功能的部分標(biāo)注相同的符號，并省略此部分的重復(fù)說明。而且，在以下的實施方式中，除了特別必要時之外，原則上對同一部分或相同部分不作重復(fù)的說明。而且，實施方式所使用的附圖中，即使是截面圖有時也會為了便于觀察而省略影線。另外，即使是平面圖有時也會為了便于看清而畫上影線。 (實施方式1)以下將參照附圖來說明本實施方式的半導(dǎo)體裝置。本實施方式的半導(dǎo)體裝置是具有電容元件的半導(dǎo)體裝置。圖1是本實施方式的半導(dǎo)體裝置的主要部分電路圖，圖2 圖4是本實施方式的半導(dǎo)體裝置的主要部分截面圖，圖5 圖10是本實施方式的半導(dǎo)體裝置的主要部分平面圖。圖1中顯示形成在圖2 圖IO所示的半導(dǎo)體裝置的電容器形成區(qū)域上的電路(等價電路)。另外，圖2 圖4中顯示半導(dǎo)體裝置的電容器形成區(qū)域的截面圖，而將絕緣膜 33和比配線M6更上層的構(gòu)造的圖示省略了。又，圖5 圖10中顯示半導(dǎo)體裝置的相同平面區(qū)域(此處是指電容器形成區(qū)域)的不同層。圖5中顯示上部電極6、 n型半導(dǎo)體區(qū)域7、接觸孔12(12a、 12b)和配線M1的平面布局。圖6中顯示作為第二層配線的配線M2的平面布局，圖7中顯示作為第三層配線的配線M3的平面布局，圖8中顯示作為第四層配線的配線M4的平面布局，圖9中顯示作為第五層配線的配線M5的平面布局，圖10中顯示作為第六層配線的配線M6的平面布局。圖6 圖10均為平面圖，但為了容易看清，對配線M2、 M3、 M4、 M5、 M6畫上影線。另外，圖5~圖10的A 一A線的截面對應(yīng)于圖2，圖5 圖10的B — B線的截面對應(yīng)于圖3，圖5 圖10的C 一C線的截面對應(yīng)于圖4。根據(jù)圖1的電路圖可知，本實施方式的半導(dǎo)體裝置是將不同種類的電容元件Cl和電容元件C2并聯(lián)連接而形成總電容量較大的電容元件。而且，將所述種類彼此不同的多個電容元件Cl、 C2堆積配置在半導(dǎo)體基板1上的相同平面區(qū)域(此處是指圖2 圖 IO所示的電容器形成區(qū)域)內(nèi)的不同層上且并聯(lián)連接著。以下參照圖2 圖10來說明本實施方式的半導(dǎo)體裝置的具體構(gòu)成。如圖2 圖4所示，構(gòu)成本實施方式的半導(dǎo)體裝置的半導(dǎo)體基板1是由例如電阻率為1 10Qcm左右的的p型單晶硅等而構(gòu)成的。形成本實施方式的半導(dǎo)體裝置的半導(dǎo)體基板1具有形成有電容元件Cl、 C2的電容器形成區(qū)域，圖2 圖10中顯示所述電容器形成區(qū)域的截面圖或平面圖。如圖2 圖4所示，在半導(dǎo)體基板1的主面上形成有元件分離區(qū)域2。元件分離區(qū) 域2由埋入到元件分離槽中的絕緣體(例如氧化硅)等而構(gòu)成，且可利用例如STI(Shallow Trench Isolation,淺溝槽隔離)法或LOCOS (Local Oxidization of Silicon,硅的局部氧化)法等而形成。在包含電容器形成區(qū)域的半導(dǎo)體基板1的主面上，形成有井區(qū)域(p型井區(qū)域)3。井區(qū)域3例如可通過將雜質(zhì)(p型雜質(zhì))向半導(dǎo)體基板1中進行離子注入等方法而形成。在電容器形成區(qū)域的半導(dǎo)體基板1的主面上形成有電容元件Cl。所述電容元件Cl 是由以下部分形成的所謂MOS (Metal-oxide semiconductor,金屬氧化物半導(dǎo)體)型電容元件，即，形成在電容器形成區(qū)域內(nèi)的井區(qū)域3表層部分上的n型半導(dǎo)體區(qū)域(雜質(zhì) 擴散層)4、形成在n型半導(dǎo)體區(qū)域4上的絕緣膜5、形成在絕緣膜5上的上部電極(上部電極膜、導(dǎo)電體膜、導(dǎo)電體膜圖案)6、和形成在上部電極6兩側(cè)的井區(qū)域3內(nèi)的n 型半導(dǎo)體區(qū)域(雜質(zhì)擴散層)7。所謂MOS型電容元件，是指將MISFET的通道區(qū)域、柵極絕緣膜和柵極電極分別作為MOS型電容元件的下部電極、電容絕緣膜和上部電極的電容元件，在相當(dāng)于通道區(qū)域的部分，設(shè)置有高濃度雜質(zhì)擴散層(此處是指n型半導(dǎo)體區(qū)域4)并將其作為下部電極。另外，即使在稱作MOS型電容元件時，電容絕緣膜(此處是指絕緣膜5)也并不限定為氧化膜，還可將氧化膜以外的絕緣膜用于電容絕緣膜(此處是指絕緣膜5)。因此， MOS型電容元件可視作如下所述的電容元件，g卩，將半導(dǎo)體基板1的一部分(此處是指將雜質(zhì)導(dǎo)入到半導(dǎo)體基板l后所形成的n型半導(dǎo)體區(qū)域4)作為下部電極，將隔著絕緣膜(此處是指絕緣膜5)而形成在半導(dǎo)體基板l上(n型半導(dǎo)體區(qū)域4上)的導(dǎo)體層(此處是指上部電極6)作為上部電極。n型半導(dǎo)體區(qū)域4例如可通過在形成絕緣膜5之前將磷(P)或砷(As)等n型雜質(zhì)向半導(dǎo)體基板1中進行離子注入等方法而形成。絕緣膜5形成在半導(dǎo)體基板1的主面上(即，n型半導(dǎo)體區(qū)域4的上表面上)，例如由較薄的氧化硅膜等組成，并可通過熱氧化法等而形成。所述絕緣膜5是與MISFET用的柵極絕緣膜一起(同時)形成，并且是由與MISFET (形成在電容器形成區(qū)域外的區(qū) 域)的柵極絕緣膜相同層的絕緣膜所構(gòu)成。上部電極6形成在電容器形成區(qū)域的絕緣膜5上，且由經(jīng)圖案化的導(dǎo)電體膜(導(dǎo)體層)而構(gòu)成，優(yōu)選由硅膜(更優(yōu)選導(dǎo)入雜質(zhì)后成為低電阻率的硅膜)而構(gòu)成。因此，n 型半導(dǎo)體區(qū)域4與上部電極6是在其之間隔著絕緣膜5而呈相對狀態(tài)。上部電極6可通過以下方法而形成，即，在形成絕緣膜5之后，在半導(dǎo)體基板1的整個面上形成由多晶硅膜(摻雜的多晶硅膜)等所構(gòu)成的導(dǎo)電體膜，且使用光刻法和干蝕刻法使所述導(dǎo)電體膜圖案化。而且，在使上部電極6用的導(dǎo)電體膜圖案化時，可在MISFET形成預(yù)定區(qū)域上形成由經(jīng)圖案化的導(dǎo)電體膜所構(gòu)成的柵極電極。因此，電容器形成區(qū)域的上部電極6 是與MISFET的柵極電極一起(同時)形成，并且是由與MISFET的柵極電極相同層的導(dǎo)電體膜所構(gòu)成。n型半導(dǎo)體區(qū)域7以自動對準(zhǔn)于上部電極6的方式形成在井區(qū)域3內(nèi)，并且鄰接于 n型半導(dǎo)體區(qū)域4。 n型半導(dǎo)體區(qū)域7可通過將磷(P)等n型雜質(zhì)向上部電極6兩側(cè)的區(qū)域(井區(qū)域3)中進行離子注入等方法而形成。而且，在形成n型半導(dǎo)體區(qū)域7時，還可向未圖示的MISFET形成預(yù)定區(qū)域的柵極電極兩側(cè)的區(qū)域中進行離子注入，從而形成源極.漏極用的半導(dǎo)體區(qū)域(未圖示)。因此，電容器形成區(qū)域的n型半導(dǎo)體區(qū)域7是與MISFET的源極.漏極區(qū)域用的半導(dǎo)體區(qū)域一起(同時)形成，并且是由與MISFET 的源極.漏極用的半導(dǎo)體區(qū)域(雜質(zhì)擴散層)相同層的半導(dǎo)體區(qū)域所組成。圖5中顯示上部電極6和n型半導(dǎo)體區(qū)域7的平面布局，在上部電極6的兩側(cè)形成有n型半導(dǎo)體區(qū)域 7。另外，圖5中，n型半導(dǎo)體區(qū)域4被上部電極6遮住而未圖示出，所述n型半導(dǎo)體區(qū) 域4形成在n型半導(dǎo)體區(qū)域7之間且上部電極6的下方。因此，在所述電容器形成區(qū)域，利用所述n型半導(dǎo)體區(qū)域4、絕緣膜5、上部電極6和n型半導(dǎo)體區(qū)域7而形成電容元件Cl，電容元件C1可利用與MISFET大致相同的步驟而形成。n型半導(dǎo)體區(qū)域4作為電容元件Cl的一個電極(下部電極)而發(fā)揮作用，上部電極6作為電容元件C1的另一個電極(上部電極)而發(fā)揮作用，絕緣膜5作為電容元件 Cl的電容絕緣膜(介電膜)而發(fā)揮作用。如果是MISFET，則n型半導(dǎo)體區(qū)域4作為通道區(qū)域而發(fā)揮作用，但為了使其作為電容元件Cl的下部電極而發(fā)揮作用，在n型半導(dǎo) 體區(qū)域4中導(dǎo)入濃度高于通常MISFET的通道區(qū)域濃度的n型雜質(zhì)。另外，n型半導(dǎo)體區(qū)域7作為電容元件C1的下部電極(此處是指n型半導(dǎo)體區(qū)域4)的引出部(接觸部) 而發(fā)揮作用。而且，可在上部電極6的側(cè)壁卜.形成側(cè)壁絕緣膜(未圖示)。另外，可通過自對準(zhǔn) 硅化物工藝等而在上部電極6和n型半導(dǎo)體區(qū)域7的上部形成金屬硅化物層(未圖示)。如果形成金屬硅化物層，則可降低上部電極6和n型半導(dǎo)體區(qū)域7與插塞13之間的接觸電阻等。在半導(dǎo)體基板l上，以覆蓋上部電極6的方式形成有絕緣膜(層間絕緣膜)11。絕緣膜11是利用氮化硅膜與氧化硅膜的積層膜或者氧化硅膜的單體膜等而形成的。在絕緣膜ll上，形成有接觸孔(開口部、？L、貫通孔)12，并且在接觸孔12內(nèi)，形成并埋入有由以鎢(W)膜為主體的導(dǎo)電膜等所構(gòu)成的插塞(導(dǎo)體部、連接用導(dǎo)體部) 13。在電容器形成區(qū)域，接觸孔12和埋入到所述接觸孔12中的插塞13形成在ti型半導(dǎo)體區(qū)域7的上部和上部電極6的上部。接觸孔12中的接觸孔12a形成在n型半導(dǎo)體區(qū)域7的上部，在所述接觸孔12a的底部露出有n型半導(dǎo)體區(qū)域7，接觸孔12中的接觸孔12b形成在上部電極6的上部，且在所述接觸孔12b的底部露出有上部電極6。因此，插塞13中的埋入到接觸孔12a內(nèi)的插塞13a是在其底部與n型半導(dǎo)體區(qū)域7接觸并與所述n型半導(dǎo)體區(qū)域7電性連接的，插塞13中的埋入到接觸孔12b內(nèi)的插塞13b是在其底部與上部電極6接觸并與所述上部電極6電性連接的。在埋入有插塞13的絕緣膜11上形成有配線Ml作為第一層配線(最下層配線、配線層)。配線Ml例如可通過如下方法等而形成，即，在埋入有插塞13的絕緣膜11上形成鎢膜等導(dǎo)電體膜，且使用光刻法和干蝕刻法使所述導(dǎo)電體膜圖案化。配線M1在電容器形成區(qū)域內(nèi)具有如圖5所示的圖案。配線M1主要是由鎢之類的金屬(金屬材料、顯示金屬導(dǎo)電性的材料)而形成。在絕緣膜11上以覆蓋配線Ml的方式形成有絕緣膜(層間絕緣膜)14。絕緣膜14 上形成有通孔(開口部、？L、貫通孔)15，且在通孔15內(nèi)，形成并埋入有插塞(導(dǎo)體部)16。插塞16是在其底部與配線M1的接觸并與所述配線M1電性連接的。在埋入有插塞16的絕緣膜14上形成有絕緣膜,(層間絕緣膜)17，在所述絕緣膜17 上形成有配線槽和埋入到此配線槽內(nèi)的配線M2。配線M2可使用鑲嵌(Damascene)技術(shù)(此處是指單鑲嵌技術(shù))而形成，且可作為以銅為主成分的銅配線。配線M2是比配線M1更上一層的第二層配線(配線層)。配線M2在電容器形成區(qū)域內(nèi)具有如圖6所示的圖案。在埋入有配線M2的絕緣膜17上，形成有絕緣膜(層間絕緣膜)18。在絕緣膜18 上，形成有通孔(開口部、？L、貫通孔)19，且在通孔19內(nèi)，形成并埋入有插塞(導(dǎo) 體部、連接用導(dǎo)體部)20。插塞20是在其底部與配線M2的接觸并與所述配線M2電性連接的。在埋入有插塞20的絕緣膜18上，形成有絕緣膜(層間絕緣膜)21，在所述絕緣膜 21上，形成有配線槽和埋入到所述配線槽內(nèi)的配線M3。配線M3是比配線M2更上一層的第三層配線(配線層)。配線M3在電容器形成區(qū)域內(nèi)具有如圖7所示的圖案。配線 M3可使用鑲嵌技術(shù)(此處是指單鑲嵌技術(shù))而形成，且可作為以銅為主成分的銅配線。也可使用雙鑲嵌(Dual-Damascene)技術(shù)而形成配線M3，此時，配線M3和插塞20形成為一體。與絕緣膜18、通孔19、插塞20、絕緣膜21和配線M3相同的絕緣膜22、通孔23、插塞24、絕緣膜25和配線M4，以同樣的方法形成在埋入有配線M3的絕緣膜21上。進一步，與絕緣膜18、通孔19、插塞20、絕緣膜21和配線M3相同的絕緣膜26、通孔 27、插塞28、絕緣膜29和配線M5，以同樣的方法形成在埋入有配線M4的絕緣膜25 上。此外，與絕緣膜18、通孔19、插塞20、絕緣膜21和配線M3相同的絕緣膜30、通孔31、插塞32、絕緣膜33和配線M6，以同樣的方法形成在埋入有配線M5的絕緣膜 29上。配線M4是比配線M3更上一層的第四層配線(配線層)，配線M5是比配線M4更上一層的第五層配線(配線層)，配線M6是比配線M5更上一層的第六層配線(配線層)。配線M4、配線M5和配線M6在電容器形成區(qū)域內(nèi)，分別具有如圖8、圖9和圖10所示的圖案。配線M4、 M5、 M6可使用鑲嵌技術(shù)(此處是指單鑲嵌技術(shù))而形成，且分別埋入到絕緣膜25、 29、 33上所形成的配線槽內(nèi)?？墒褂秒p鑲嵌技術(shù)而形成配線M4、 M5、 M6，此時，配線M4與插塞24形成為一體，配線M5與插塞28形成為一體，配線M6與插塞32形成為一體。對于配線M2 M6，還可分開使用單鑲嵌與雙鑲嵌。配線 M2 M6主要是由銅之類的金屬(金屬材料、顯示金屬導(dǎo)電性的材料)而形成。如果配線M2 M6是本實施方式中以鑲嵌法而形成的埋入式布線則更優(yōu)選，而關(guān)于其他實施方式，也可以將配線M2 M6作為以導(dǎo)體膜(金屬膜)的圖案化方式而形成的配線(例如鋁配線)。在埋入有配線M6的絕緣膜33上，可根據(jù)需要而形成更上層的絕緣膜、配線層、焊墊和最上層的保護膜等，此處省略其圖示和說明。根據(jù)圖6 圖10可知，電容器形成區(qū)域內(nèi)的配線M2、配線M4和配線M6的平面布局(平面圖案形狀)彼此相同，且電容器形成區(qū)域內(nèi)的配線M3和配線5的平面布局 (平面圖案形狀)彼此相同。即，在電容器形成區(qū)域，交替堆積有兩種布局的配線(配線M2、 M4、 M6與配線M3、 M5)，從而形成有第二層配線至第六層配線。如圖6、圖8和圖10所示，配線M2、M4、 M6在電容器形成區(qū)域內(nèi)包括在X方向上延伸的多個配線部(電極部、導(dǎo)體部)MD1、 MD2;在Y方向上延伸且將配線部 MD1的端部連結(jié)的配線部(連結(jié)部、導(dǎo)體部)MC1;和在Y方向上延伸且將配線部MD2 的端部連結(jié)的配線部(連結(jié)部、導(dǎo)體部)MC2。在Y方向上延伸的配線部MC1與配線部MC2之間，在X方向上延伸的配線部MD1與配線部MD2在Y方向上以特定的間隔 (優(yōu)選等間隔)交替排列著。另外，X方向與Y方向是彼此交叉的方向，優(yōu)選彼此正交的方向。而且，優(yōu)選配線部MD1、 MD2的配線寬度(Y方向的寬度或尺寸)彼此相同。各配線部MD1的一個端部側(cè)(圖6、圖8和圖10中為左側(cè)端部)連接到配線部 MC1，且另一個端部側(cè)(圖6、圖8和圖10中為右側(cè)端部)離開配線部MC2。各配線部MD2的一個端部側(cè)(圖6、圖8和圖IO為左側(cè)端部)離開配線部MC1，且另一個端部側(cè)(圖6、圖8和圖IO中為右側(cè)端部)連接到配線部MC2。因此，各配線M2、 M4、 M6中，多個配線部MD1和將這些配線部MD1加以連結(jié) 的配線部MC1形成為一體，并形成梳狀的金屬圖案(導(dǎo)體圖案、配線圖案、金屬圖案) MP1，且多個配線部MD2與將這些配線部MD2加以連結(jié)的配線部MC2形成為一體，并形成梳狀的金屬圖案(導(dǎo)體圖案、配線圖案、金屬圖案)MP2。而且，各配線M2、 M4、 M6中，由配線部MD1、 MC1構(gòu)成的金屬圖案MP1和由配線部MD2、 MC2構(gòu)成的金屬圖案MP2之間是隔著絕緣膜(當(dāng)為配線M2時，隔著絕緣膜17;當(dāng)為配線M4 時，隔著絕緣膜25;當(dāng)為配線M6時，隔著絕緣膜33)而呈相對狀態(tài)。而且，由于電容器形成區(qū)域內(nèi)的配線M2、配線M4和配線M6的平面布局相同，所以配線M2和配線M4及配線M6的配線部MD1、配線M2和配線M4及配線M6的配線部MD2、配線M2和配線M4及配線M6的配線部MC1、以及配線M2和配線M4及配線M6的配線部MC2分別配置在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而配置)。即，對于由配線M2構(gòu)成的金屬圖案MP1、由配線M4構(gòu)成的金屬圖案MP1、和由配線M6構(gòu)成的金屬圖案MP1而言，所形成的層不同，但被配置在平面上重疊(優(yōu)選相同)的位置上。而且，對于由配線M2構(gòu)成的金屬圖案MP2、由配線 M4構(gòu)成的金屬圖案MP2和由配線M6構(gòu)成的金屬圖案MP2而言，所形成的層不同，但被配置在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而配置)。另外，所謂"平面上重疊"，是指從與半導(dǎo)體基板1的主面垂直的方向上觀察半導(dǎo)體基板1的主面時的重疊。如圖7和圖9所示，配線M3、 M5在電容器形成區(qū)域內(nèi)包括在X方向上延伸的多個配線部(電極部、導(dǎo)體部)MD3、 MD4;在Y方向上延伸且連結(jié)配線部MD4的端部的配線部(連結(jié)部、導(dǎo)體部)MC3;和在Y方向上延伸且連結(jié)配線部MD3的端部的配線部(連結(jié)部、導(dǎo)體部)MC4。在Y方向上延伸的配線部MC3和配線部MC4之間， X方向上延伸的配線部MD3和配線部MD4是在Y方向上以特定的間隔(優(yōu)選等間隔) 交替排列著。優(yōu)選配線部MD3、 MD4的配線寬度彼此相同。而且，更優(yōu)選配線部MD1 MD4的配線寬度(Y方向的寬度或尺寸)彼此相同，由此能有效地增大電容元件C2的電容值。各配線部MD3的一個端部側(cè)(圖7和圖9中為左側(cè)端部)離開配線部MC3，且另一個端部側(cè)(圖7和圖9中為右側(cè)端部)連接于配線部MC4。各配線部MD4的一個端部側(cè)(圖7和圖9中為左側(cè)端部)連接于配線部MC3，且另一個端部側(cè)(圖7和圖9 中為右側(cè)端部)離開配線部MC4。因此，各配線M3、 M5中，多個配線部MD3與連結(jié)所述多個配線部MD3的配線部MC4形成為一體，并形成梳狀的金屬圖案(導(dǎo)體圖案、配線圖案、金屬圖案)MP4，且多個配線部MD4與連結(jié)所述多個配線部MD4的配線部MC3形成為一體，并形成梳狀的金屬圖案(導(dǎo)體圖案、配線圖案、金屬圖案)MP3。而且，各配線M3、 M5中，由配線部MD3、 MC4構(gòu)成的金屬圖案MP4和由配線部MD4、 MC3構(gòu)成的金屬圖案MP3 之間是隔著絕緣膜(當(dāng)為配線M3時，隔著絕緣膜21，當(dāng)為配線M5時，隔著絕緣膜29) 而呈相向狀態(tài)。而且，由于電容器形成區(qū)域內(nèi)的配線M3和配線M5的平面布局相同，所以配線M3 和配線M5的配線部MD3、配線M3和配線M5的配線部MD4、配線M3和配線M5的配線部MC3、以及配線M3與配線M5的配線部MC4分別配置在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而配置)。即，對于由配線M3構(gòu)成的金屬圖案 MP3和由配線M5構(gòu)成的金屬圖案MP3而言，所形成的層不同，但被配置在平面上重疊(優(yōu)選相同)的位置上。而且，對于由配線M3構(gòu)成的金屬圖案MP4和由配線M5構(gòu) 成的金屬圖案MP4而言，所形成的層不同，但被配置在平面上重疊(優(yōu)選相同)的位置上。而且，配線M3、 M5的金屬圖案MP4的配線部MD3和配線M2、 M4、 M6的金屬圖案MP1的配線部MD1形成在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而形成)，且配線M3、 M5的金屬圖案MP3的配線部MD4和配線M2、 M4、 M6 的金屬圖案MP2的配線部MD2形成在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而形成)。而且，配線M3、 M5的金屬圖案MP3的配線部MC3和配線M2、 M4、 M6的金屬圖案MP1的配線部MC1形成在平面上重疊(優(yōu)選相同)的位置上(優(yōu) 選以相同的平面尺寸而形成)，且配線M3、 M5的金屬圖案MP4的配線部MC4和配線 M2、 M4、 M6的金屬圖案MP2的配線部MC2形成在平面上重疊(優(yōu)選相同)的位置上 (優(yōu)選以相同的平面尺寸而形成)。然而，配線M2、 M4、 M6的配線部MD1是連接于配線部MC1且不與配線部MC2 連接，與此相對，配置在與配線部MD1的平面上相同(重疊)的位置上的配線M3、 M5的配線部MD3，則是連接于配線部MC4而并未連接于和配線部MC1的平面位置相同的配線部MC3，且不與配線部MC3連接。而且，配線M2、 M4、 M6的配線部MD2 是連接于配線部MC2且不與配線部MC1連接，與此相對，配置在與配線部MD2的平面上相同(重疊)的位置上的配線M3、 M5的配線部MD4，則是連接于配線部MC3而并未連接于和配線部MC2的平面位置相同的配線部MC4，且不與配線部MC4連接。根據(jù)圖3和圖6 圖10可知，在與配線M2 M6的配線部MC1、 MC3重疊的位置上，配置有通孔19、 23、 27、 31和埋入到所述通孔內(nèi)的插塞20、 24、 28、 32，并經(jīng)由所述多個插塞使得配線M2 M6的配線部MC1、 MC3彼此電性連接。即，配線M2的配線部MC1和配線M3的配線部MC3經(jīng)由埋入到位于此兩者間的通孔19內(nèi)的插塞20 而電性連接，配線M3的配線部MC3和配線M4的配線部MC1經(jīng)由埋入到位于此兩者間的通孔23內(nèi)的插塞24而電性連接。而且，配線M4的配線部MC1和配線M5的配線部MC3經(jīng)由埋入到位于此兩者間的通孔27內(nèi)的插塞28而電性連接，配線M5的配線部MC3和配線M6的配線部MC1經(jīng)由埋入到位于此兩者間的通孔31內(nèi)的插塞32而電性連接。另外，根據(jù)圖4和圖6 圖IO還可知，在與配線M2 M6的配線部MC2、 MC4重疊的位置上，配置有通孔19、 23、 27、 31和埋入到所述通孔內(nèi)的插塞20、 24、 28、 32，并經(jīng)由所述多個插塞使得配線M2 M6的配線部MC2、 MC4彼此電性連接。g卩，配線 M2的配線部MC2和配線M3的配線部MC4經(jīng)由埋入到位于此兩者間的通孔19內(nèi)的插塞20而電性連接，配線M3的配線部MC4和配線M4的配線部MC2經(jīng)由埋入此位于兩者間的通孔23內(nèi)的插塞24而電性連接。而且，配線M4的配線部MC2和配線M5的配線部MC4經(jīng)由埋入到位于此兩者間的通孔27內(nèi)的插塞28而電性連接，配線M5的配線部MC4和配線M6的配線部MC2經(jīng)由埋入到位于此兩者間的通孔31內(nèi)的插塞32而電性連接。因此，由配線M2的配線部MD1和MC1構(gòu)成的金屬圖案MP1、由配線M3的配線部MD4和MC3構(gòu)成的金屬圖案MP3、由配線M4的配線部MD1和MC1構(gòu)成的金屬圖案MP1、由配線M5的配線部MD4和MC3構(gòu)成的金屬圖案MP3、以及由配線M6的配線部MD1和MC1構(gòu)成的金屬圖案MP1電性連接著，從而成為電容元件C2的第一電極(一個電極)。而且，由配線M2的配線部MD2和MC2構(gòu)成的金屬圖案MP2、由配線 M3的配線部MD3和MC4構(gòu)成的金屬圖案MP4、由配線M4的配線部MD2和MC2構(gòu) 成的金屬圖案MP2、由配線M5的配線部MD3和MC4構(gòu)成的金屬圖案MP4、以及由配線M6的配線部MD2和MC2構(gòu)成的金屬圖案MP2電性連接著，從而構(gòu)成電容元件C2 的第二電極(另一個電極)。而且，所述第一電極與所述第二電極之間的絕緣膜成為電容元件C2的電容絕緣膜(介電膜)。通過所述多個配線M2 M6的金屬圖案MP1 MP4(所述第一電極和所述第二電極)、與金屬圖案MP1 MP4間的絕緣膜，形成了 MIM(Metal Insulator Metal)型電容元件C2 。電容元件C2的總電容量是以下第一至第十三電容的總和。即，形成在配線M2的金屬圖案MP1與金屬圖案MP2之間的第一電容；形成在配線M3的金屬圖案MP3與金屬圖案MP4之間的第二電容；形成在配線M4的金屬圖案MP1與金屬圖案MP2之間的第三電容；形成在配線M5的金屬圖案MP3與金屬圖案MP4之間的第四電容；形成在配線M6的金屬圖案MP1與金屬圖案MP2之間的第五電容；形成在配線M2的金屬圖案MP1與配線M3的金屬圖案MP4之間的第六電容；形成在配線M2的金屬圖案MP2 與配線M3的金屬圖案MP3之間的第七電容；形成在配線M3的金屬圖案MP3與配線 M4的金屬圖案MP2之間的第八電容；形成在配線M3的金屬圖案MP4與配線M4的金屬圖案MP1之間的第九電容；形成在配線M4的金屬圖案MP1與配線M5的金屬圖案 MP4之間的第十電容；形成在配線M4的金屬圖案MP2與配線M5的金屬圖案MP3之間的第H""—電容；形成在配線M5的金屬圖案MP3與配線M6的金屬圖案MP2之間的第十二電容；以及形成在配線M5的金屬圖案MP4與配線M6的金屬圖案MP1之間的第十三電容?？蓪㈦娙菰﨏2的總電容量作為所述第一至第十三電容量的總和，因此可實現(xiàn)電容元件C2的大容量化。在構(gòu)成電容元件C2的總電容量的所述第一至第十三電容中，第一至第五電容是同層的金屬圖案之間(此處是指金屬圖案MP1、 MP2間和金屬圖案MP3、 MP4之間)的電容。因此，電容元件C2可視作為利用了同層的金屬閣案之間(此處是指金屬圖案MP1、 MP2之間和金屬圖案MP3、 MP4之間)的電容的電容元件。而且，電容元件C2可視作為利用了配線圖案(此處是指M2 M6的金屬圖案MP1 MP4)的邊緣電容的電容元件。另一方面，下述實施方式3中所說明的電容元件C3并未利用同層的金屬圖案之間的電容，而是僅利用了上下兩層金屬電極之間的電容的電容元件，且與本實施方式中所使用的電容元件C2的種類不同。而且，電容元件C2是與作為MOS型電容元件的電容元件 Cl的種類不同的電容元件，且是與下述實施方式5、 6中所說明的PIP型電容元件C4 的種類不同的電容元件。這樣，電容元件C2是利用了形成在同層上的金屬圖案MP1 (第一金屬圖案)和金屬圖案MP2 (第二金屬圖案)之間的電容的電容元件，且是利用了形成在同層上的金屬圖案MP3 (第一金屬圖案)和金屬圖案MP4 (第二金屬圖案)之間的電容的電容元件。關(guān)于圖案形狀如上所述，金屬圖案MP1 (第一金屬圖案)具有如下的梳狀圖案形狀，即，在X方向(第一方向)上延伸的多個配線部MD1 (第一導(dǎo)體部)利用在與X方向交叉的Y方向(第二方向)上延伸的配線部MC1 (第一連結(jié)部)而連結(jié)。而且，金屬圖案 MP2 (第二金屬圖案)具有如下的梳狀圖案形狀，BP，在X方向(第一方向)上延伸且分別配置在多個配線部MD1 (第一導(dǎo)體部)之間的多個配線部MD2 (第二導(dǎo)體部)利用在Y方向(第二方向)上延伸的配線部MC2 (第二連結(jié)部)而連結(jié)。另外，金屬圖案MP3 (第一金屬圖案)具有如下的梳狀圖案形狀，S卩，在X方向(第一方向)上延伸的多個配線部MD4 (第一導(dǎo)體部)利用在Y方向(第二方向)上延伸的配線部MC3 (第一連結(jié)部)而連結(jié)。而且，金屬圖案MP4 (第二金屬圖案)具有如下的梳狀圖案形狀，即，在X方向(第一方向)上延伸且分別配置在多個配線部MD4 (第一導(dǎo)體部)之間的多個配線部MD3 (第二導(dǎo)體部)利用在Y方向(第二方向)上延伸的配線部MC4 (第二連結(jié)部)而連結(jié)。使金屬圖案MP1 MP4成為如上所述的圖案形狀，這樣可有效地增大電容元件C2的每單位面積(平面尺寸)的電容值。另外，各配線M2 M6的金屬圖案MP1 MP4的配線部MD1 MD4的配線寬度(Y方向的寬度)更優(yōu)選與各配線M2 M6的最小配線寬度相同，藉此可進一步有效地增大電容元件C2的每單位面積(平面尺寸)的電容值。形成電容元件C2的金屬圖案MP1 MP4是利用形成在半導(dǎo)體基板1上的配線層(此處是指配線M2 M6)或者配線層的圖案而形成，配線層(此處是指M2 M6)主要是由銅或鋁之類的金屬(金屬材料、顯示金屬導(dǎo)電性的材料)而形成，因此金屬圖案MP1、 MP2、 MP3、 MP4是具有金屬導(dǎo)電性的導(dǎo)體圖案。另外，本實施方式是在半導(dǎo)體基板1上形成有多個配線層(此處是指配線M1 M6)，其中對在配線M2 M6上形成有構(gòu)成電容元件C2的金屬圖案MP1 MP4的情況進行了說明，但形成有構(gòu)成電容元件C2的金屬圖案的配線的層數(shù)并不限定于所述情況，還可在多個配線層中的一個以上的配線層上形成所述構(gòu)成電容元件C2的金屬圖案。當(dāng)構(gòu)成電容元件C2的金屬圖案僅形成在一層配線層上時，可在所述配線層上形成金屬圖案 MP1、 MP2，此時，電容元件C2成為僅利用同層的金屬圖案MP1、 MP2之間的電容而形成的電容元件。當(dāng)構(gòu)成電容元件C2的金屬圖案形成在兩層以上的配線層上時，可在所述兩層以上的配線層上交替地堆積配置金屬圖案MP1、 MP2和金屬圖案MP3、 MP4。此情況在以下實施方式2 7中也同樣具有。其中，如果在形成于半導(dǎo)體基板1上的多個配線層中的兩層以上的配線層上形成所述構(gòu)成電容元件C2的金屬圖案MP1 MP4，則能進一步有效地實現(xiàn)電容元件C2的大容量化。此時，電容元件C2的總電容量是在同層的金屬圖案之間(同層的金屬圖案MP1、 MP2之間和同層的金屬圖案MP3、 MP4之間)的電容(本實施方式中是指所述第一至第五電容)的基礎(chǔ)上，進一步加上不同層的金屬圖案之間(相差一層的金屬圖案MP1、 MP4之間和相差一層的金屬圖案MP2、 MP3之間)的電容(本實施方式中是指所述第六至第十三電容)后所得的容量。因此，如本實施方式所示，當(dāng)在形成于半導(dǎo)體基板1 上的多個配線層中的兩層以上的配線層上形成有構(gòu)成電容元件C2的金屬圖案MP1 MP4時，電容元件C2成為利用同層的金屬圖案之間的電容和不同層的金屬圖案之間的電容而形成的電容元件。而且如上所述，本實施方式的半導(dǎo)體裝置中，在電容器形成區(qū)域內(nèi)，利用n型半導(dǎo) 體區(qū)域4、絕緣膜5、上部電極6和n型半導(dǎo)體區(qū)域7而形成MOS型電容元件Cl。而且，如圖3 圖5所示，配線M1具有在Y方向上延伸的配線部Mla和配線部Mlb，配線M1的配線部Mla經(jīng)由埋入到接觸孔12a內(nèi)的插塞I3a而電性連接于n型半導(dǎo)體區(qū)域 7，配線M1的配線部Mlb經(jīng)由埋入到接觸孔12b內(nèi)的插塞13b而電性連接于上部電極 6。另外，上部電極6也延伸到配線Ml的配線部Mlb的正下方，因此，可將配線M1 的配線部Mlb與上部電極6之間利用插塞13b而連接。而且，因配線Ml的配線部Mla的至少一部分和n型半導(dǎo)體區(qū)域7在平面上重疊，所以在所述重疊區(qū)域內(nèi)，可將n型半導(dǎo)體區(qū)域7和配線Ml的配線部Mla之間利用插塞13a來連接。配線M1的配線部Mla在Y方向上延伸，且形成在與配線M2、 M4、 M6的配線部 MC1和配線M3、 M5的配線部MC3在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而形成)，配線M1的配線部Mlb在Y方向上延伸，且形成在與配線M2、 M4、 M6的配線部MC2和配線M3、 M5的配線部MC4在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選以相同的平面尺寸而形成)。而且，在和配線M2的配線部MC1及配線Ml 的配線部Mla相重疊的位置上，配置有通孔15和埋入到所述通孔15內(nèi)的插塞16，并經(jīng)由所述插塞16使得配線M2的配線部MC1與配線M1的配線部Mla電性連接。而且，在和配線M2的配線部MC2及配線Ml的配線部Mlb相重疊的位置上，配置有通孔15 和埋入到所述通孔15內(nèi)的插塞16，并經(jīng)由所述插塞16使得配線M2的配線部MC2與配線Ml的配線部Mlb電性連接。因此，電容元件C2的第一電極(由配線M2 M6的金屬圖案MP1、 MP3所組成的第一電極)經(jīng)由插塞16、配線M1的配線部Mla、插塞13a和n型半導(dǎo)體區(qū)域7而電性連接于電容元件Cl的下部電極(n型半導(dǎo)體區(qū)域4)。而且，電容元件C2的第二電極(由配線M2 M6的金屬圖案MP2、 MP4所構(gòu)成的第二電極)經(jīng)由插塞16、配線Ml的配線部Mlb和插塞13b而電性連接于電容元件Cl的上部電極(上部電極6)。因此，如圖 l所示，電容元件C1與電容元件C2也并聯(lián)連接著。將電容元件C1、 C2并聯(lián)連接而成的電路是根據(jù)需要，利用配線M1 M6和比所述配線M1 M6更上層的配線層中的一層或多層配線(未圖示)等而與形成在半導(dǎo)體裝置內(nèi)的其他區(qū)域上的元件或者焊墊等電性連接著的。這樣，本實施方式的半導(dǎo)體裝置中，在半導(dǎo)體基板1的主面上形成有作為MOS型電容元件的電容元件Cl，在與形成有電容元件Cl相同的平面區(qū)域內(nèi)且比電容元件Cl 更上層中，配置有與電容元件C1的種類不同的電容元件C2，并將所述電容元件C1、 C2并聯(lián)連接。S卩，將種類彼此不同的多個電容元件C1、 C2堆積配置在半導(dǎo)體基板I上且并聯(lián)連接。當(dāng)設(shè)法實現(xiàn)電容元件的大容量化時，一般考慮的方法是增大所述電容元件的面積。例如，當(dāng)設(shè)法實現(xiàn)MOS型電容元件的大容量化時，通過增大隔著絕緣膜而形成在半導(dǎo)體基板上的上部電極的面積而可增大MOS型電容元件的電容值，所述MOS型電容元件是利用半導(dǎo)體基板區(qū)域、上部電極和所述兩者之間的絕緣膜而形成的。然而，如果增大電容元件的面積，則會導(dǎo)致半導(dǎo)體裝置的大面積化，且有悖于半導(dǎo)體裝置的小面積化(平面尺寸的縮小)的潮流。因此，本實施方式中，當(dāng)設(shè)法實現(xiàn)電容元件的大容量化時，并不是增大所述電容元件的面積，而是通過形成不同種類的電容元件(此處是指電容元件C1和電容元件C2) 并將它們并聯(lián)連接，來形成總電容量較大的電容元件。而且，通過將所述并聯(lián)連接的不同種類的電容元件(此處是指電容元件Cl、 C2)堆積配置在半導(dǎo)體基板1上，且配置在相同平面區(qū)域的不同層上，可減小配置電容元件C1、 C2所需的平面區(qū)域的面積。與本實施方式不同，當(dāng)使電容元件Cl和電容元件C2形成在不同的平面區(qū)域內(nèi)并將它們并聯(lián)連接時，不僅會使得配置電容元件C1、 C2所需的平面區(qū)域的面積增大，而且會使得用來并聯(lián)連接電容元件Cl和電容元件C2的配線的引繞變長，從而寄生電阻成分變大。所述寄生電阻成分的增大可能會導(dǎo)致使用電容元件欲形成的電路特性降低。與此相對，本實施方式中，由于使電容元件C2和電容元件C1上下堆積配置在相同平面區(qū)域內(nèi)且并聯(lián)連接著，因此可在較小的平面區(qū)域內(nèi)形成容量較大的電容元件(由并聯(lián)連接的電容元件C1、 C2所構(gòu)成的電容元件)，并且用以并聯(lián)連接電容元件C1和電容元件C2的配線的引繞較短時即可，因而可減小寄生電阻成分。例如，經(jīng)由配線M1的配線部Mla、 Mlb和連接于所述配線部Mla、 Mlb的插塞13a、 13b、 16等，可將電容元件C1和電容元件C2并聯(lián)連接。本實施方式中，通過將多個電容元件C1、 C2堆積配置在半導(dǎo)體基板1上且并聯(lián)連接，可增大能夠形成在相同平面區(qū)域內(nèi)的總的電容值，且可使具有電容元件的半導(dǎo)體裝置小面積化。而且，可使電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者并存。另外，因為可降低寄生電阻成分，所以可使電容元件C1和電容元件C2并聯(lián)連接所形成的電路的特性提高。而且，本實施方式中，利用形成在半導(dǎo)體基板上的配置在彼此不同層上且平面上重疊(優(yōu)選相同)的位置上的多個配線部(配線Ml的配線部Mla和配線M2 M6的配線部MC1、 MC3以及配線M1的配線部Mlb和配線M2 M6的配線部MC2、 MC4)，來連接多個電容元件Cl、 C2。具體而言，將形成在彼此不同層上的配線Ml的配線部 Mla、配線M2的配線部MC1、配線M3的配線部MC3、配線M4的配線部MC1、配線 M5的配線部MC3和配線M6的配線部MC1配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部來電性連接電容元件C1、 C2的一個電極。進一步，將形成在彼此不同層上的配線Ml的配線部Mlb、配線M2的配線部MC2,配線M3的配線部MC4、配線M4的配線部MC2、配線M5的配線部MC4和配線M6的配線部MC2配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部來電性連接電容元件C1、 C2的另一個電極。由此，多個電容元件C1、 C2并聯(lián)連接著。通過所述方式，可更有效地并聯(lián)連接多個電容元件Cl、 C2，且可進一步縮短用以并聯(lián)連接的配線的引繞長度，因而可進一步減小寄生電阻成分，且可使電容元件C1、 C2并聯(lián)連接所形成的電路的特性進一步提高。而且，本實施方式中，將配置在并聯(lián)連接的多個電容元件C1、 C2中最下側(cè)的電容元件Cl作為MOS型電容元件，這樣可將電容元件Cl設(shè)置在比形成于半導(dǎo)體基板1的主面上的配線構(gòu)造更下層。而且，將電容元件C2作為使用較下層的配線層(此處是指配線M2 M6)而形成的MIM型電容元件，這樣可將電容元件C2設(shè)置在與電容元件 Cl相同的平面區(qū)域內(nèi)且比電容元件C1更上層。因此，能容易實現(xiàn)將不同種類的電容元件C1、 C2配置在相同平面區(qū)域的不同層上。圖ll是表示電容元件Cl之類的MOS型電容元件獨自的C-V (電容一電壓)特性之一例的圖表。圖12是表示使用了電容元件C2之類的梳狀配線圖案的MIM型電容元件獨自的C-V特性之一例的圖表。圖13是表示本實施方式的半導(dǎo)體裝置中將電容元件 Cl之類的MOS型電容元件和使用了電容元件C2之類的梳狀配線圖案的MIM型電容元件并聯(lián)連接所構(gòu)成的電路的C-V特性之一例的圖表。圖11 圖13的圖表中的橫軸和對電容元件的電極間所施加的電壓相對應(yīng)，圖U 圖13的圖表中的縱軸與電容值相對應(yīng)。另外，圖11 圖13的縱軸中，單位為任意單位(arb. Unit:arbitrary unit),刻度(度數(shù) 的間隔)在圖11 圖13中相同，不同電容值的區(qū)域由圖11 圖13的縱軸來表示。而且，圖14是表示圖11 圖13的C-V特性的電壓系數(shù)(VC1、 VC2)表。圖11 圖13的 C-V特性的圖表可使用系數(shù)a、 b由下式來近似表示C = bxV2+axV+VC0其中，式中的C是和圖11 圖13的縱軸相對應(yīng)的電容值，式中的V是和圖11 圖 13的橫軸相對應(yīng)的電壓值，Vco是表示電壓為0時的電容值。對上式變形后，得到下式 C= (l+a/VcoxV+b/VcoxV2) xVC0 其中，若Vd二a/Vco， VC2 = b/Vco，貝U C= (l+VclxV+VC2xV2) xVC0其中，所述Vd相當(dāng)于電壓的一次系數(shù)(電壓V的一次方的系數(shù))，所述Vc2相當(dāng)于電壓的二次系數(shù)(電壓V的二次方的系數(shù))。電容元件C1之類的M0S型電容元件可使電容絕緣膜(此處是指絕緣膜5)的膜厚變薄，所以具有能以較小的面積實現(xiàn)大容量的電容元件的優(yōu)點，但如圖11和圖14所示，電容值的電壓依存性較大(C-V特性不平穩(wěn))。因此，在MOS型電容元件單獨的情況下，難以實現(xiàn)不依存于偏壓值的電容。另一方面，和MOS型電容元件相比，電容元件C2之類的使用了梳狀配線圖案的 MIM型電容元件也如圖12和圖14所示，其電容值的電壓依存性較小。進一步，如圖 ll所示，對于作為M0S型電容元件的電容元件C1而言，其C-V特性(的圖表)呈向上凸?fàn)?，如圖12所示，對于作為使用了梳狀配線圖案的MIM型電容元件的電容元件 C2而言，其C-V特性(的圖表)呈向下凸?fàn)?，兩者的C-V特性(電容的電壓依存性) 的朝向不同。出現(xiàn)所述情況的原因在于，根據(jù)圖14的表格可知，作為MOS型電容元件的電容元件C1的C-V特性(與圖ll相對應(yīng))的電壓的二次系數(shù)(與所述Vc2相對應(yīng)) 為負(fù)(即VC2<0)，使用了梳狀配線圖案的MIM型電容元件C2的C-V特性(與圖12 相對應(yīng))的電壓的二次系數(shù)(與所述Vc2相對應(yīng))為正(即VC2>0)。因此，電容元件 Cl和電容元件C2是種類彼此不同且特性(C-V特性，即電容的電壓依存性)也不相同的電容元件。本實施方式的半導(dǎo)體裝置中，在電容元件Cl之類的MOS型電容元件上，堆積配置有與電容元件Cl具有不同特性(C-V特性)的電容元件C2 (使用了梳狀配線圖案的 MIM型電容元件)且將所述電容元件C2并聯(lián)連接。S卩，在半導(dǎo)體基板1的電容器形成區(qū)域內(nèi)，特性(C-V特性)彼此不同的多個電容元件Cl、 C2堆積配置在半導(dǎo)體基板1 上且并聯(lián)連接著。這樣，和MOS型電容元件單獨的情況相比，本實施方式不僅可增大總的電容量，還可如圖13和圖14所示，電容值的電壓依存性變小(即C-V特性變得平穩(wěn))，從而可實現(xiàn)大容量且不依存于偏壓值的電容元件。根據(jù)圖14還可知，和MOS型電容元件單獨的情況(與圖14的表中的"圖11的C-V特性" 一欄相對應(yīng))相比，本實施方式(與圖14的表格中的"圖13的C-V特性" 一欄相對應(yīng))尤其能改善電壓的二次系數(shù)，即所述Vc2(即，Vc2的絕對值減小)。因此，本實施方式中，可增大占據(jù)在半導(dǎo) 體裝置中的電容器形成區(qū)域的每單位平面尺寸(面積)的電容值，并且電容值難以依存于偏壓值，從而可提高使用有電容元件的電路的特性。而且，可實現(xiàn)總電容量較大且具有平坦的C-V特性(電壓依存性較小的C-V特性)的電容元件(由并聯(lián)連接的電容元件C1、 C2所構(gòu)成的電容元件)。而且，本實施方式中，將在相同平面區(qū)域(的不同層)上堆積配置且并聯(lián)連接的多個電容元件中的最下層的電容元件作為M0S型電容元件即電容元件C1，因此，可利用與形成在半導(dǎo)體基板1的其他區(qū)域(MISFET形成區(qū)域)上的MISFET大致相同的步驟而形成電容元件Cl，從而可減少半導(dǎo)體裝置的制造步驟數(shù)。所以，當(dāng)在本實施方式和以下的實施方式中使用電容元件C1時，如果將其應(yīng)用于在半導(dǎo)體基板1的其他區(qū)域(形成有電容元件Cl的電容器形成區(qū)域以外的區(qū)域)上形成有MISFET的半導(dǎo)體裝置，則更加有效。而且，在電容元件C1、 C2與下述實施方式中所說明的電容元件C3、 C4中，當(dāng)平面尺寸相同時的電容值最大的電容元件是電容絕緣膜最易變薄的電容元件Cl。因此，本實施方式中如果將堆積配置且并聯(lián)連接的多個電容元件中的最下層的電容元件作為 MOS型電容元件亦即電容元件Cl，則可在較小的電容器形成區(qū)域內(nèi)形成電容值更大的電容元件。(實施方式2)圖15是本實施方式的半導(dǎo)體裝置的主要部分截面圖，圖16是本實施方式的半導(dǎo)體裝置的主要部分平面圖。圖15是與所述實施方式1的圖2相對應(yīng)的圖，圖16是與所述實施方式1的圖6相對應(yīng)的圖。因此，圖16的A—A線的截面是與圖15相對應(yīng)。本實施方式中，在電容器形成區(qū)域內(nèi)，如圖15所示，以將形成電容元件C2的配線 M2 M6 (即所述實施方式1中所說明的金屬圖案MP1、 MP2， MP3、 MP4)包圍的方式而設(shè)置由配線M2 M6所構(gòu)成的用于屏蔽的配線部MG。圖16中顯示有電容器形成區(qū)域的配線M2的布局，并且以將配線M2的金屬圖案 MP1、 MP2在平面上包圍的方式而設(shè)置由配線M2所構(gòu)成的配線部MG，對配線M3 M6也同樣地設(shè)置配線部MG。艮P，以包圍配線M3的金屬圖案MP3、 MP4的方式設(shè)置由配線M3構(gòu)成的配線部 MG，以在平面上包圍配線M4的金屬圖案MP1、 MP2的方式設(shè)置由配線M4構(gòu)成的配線部MG，以包圍配線M5的金屬圖案MP3、 MP4的方式設(shè)置由配線M5構(gòu)成的配線部 MG，以在平面上包圍配線M6的金屬圖案MP1、 MP2的方式設(shè)置由配線M6構(gòu)成的配線部MG。配線M2 M6的各配線部MG彼此形成在平面上重疊(優(yōu)選相同)的位置上，并經(jīng)由插塞20、 24、 28、 32而彼此電性連接。配線部MG連接于固定電位(優(yōu)選接地電位或地電位(ground potential))。本實施方式中，除了所述實施方式1所獲得的效果之外，還可通過進一步設(shè)置配線部MG來電磁屏蔽電容元件C2。這樣，可使將電容元件C1、 C2并聯(lián)連接所形成的電路的特性進一步提高。而且，以下的實施方式3 6中，也可設(shè)置與本實施方式相同的配線部MG，從而可獲得相同的效果。 (實施方式3)圖17是本實施方式的半導(dǎo)體裝置的主要部分電路圖，圖18和圖19是本實施方式的半導(dǎo)體裝置的主要部分截面圖，圖20和圖21是本實施方式的半導(dǎo)體裝置的主要部分平面圖。圖17是與所述實施方式1的圖1相對應(yīng)的圖，表示形成在圖18 圖21所示的半導(dǎo) 體裝置的電容器形成區(qū)域內(nèi)的電路(等價電路)。而且，圖18和圖19表示半導(dǎo)體裝置的電容器形成區(qū)域的截面圖，圖18是與所述實施方式1的圖2相對應(yīng)的。圖20和圖21 表示與所述實施方式1的圖5 圖IO相同的平面位置(電容器形成區(qū)域)，圖20中顯示作為第七層配線的配線M7的平面布局，且為平面圖，為了容易看清附圖，對配線M7 畫上影線。圖21中顯示電容元件C3的下部電極43、上部電極49和配線M7的平面布局。圖20和圖21的A — A線的截面與圖18相對應(yīng)，D —D線的截面與圖19相對應(yīng)。而且，本實施方式中，n型半導(dǎo)體區(qū)域4、上部電極6、 n型半導(dǎo)體區(qū)域7、接觸孔12( 12a、 12b)和配線M1 M6的平面布局也與所述實施方式1的圖5 圖IO相同，所以在此省略圖示。本實施方式的半導(dǎo)體裝置中，埋入有配線M6的絕緣膜33和所述絕緣膜33以下的構(gòu)造是與所述實施方式1的半導(dǎo)體裝置相同的，因而在此省略其說明，僅對埋入有配線 M6的絕緣膜33以上的構(gòu)造加以說明。本實施方式中，如圖18和圖19所示，在埋入有配線M6的絕緣膜33上形成有絕緣膜(層間絕緣膜)34。在絕緣膜34上形成有通孔(開口部、？L、貫通孔)35，在通孔 35內(nèi)形成并埋入有插塞(導(dǎo)體部、連接用導(dǎo)體部)36。插塞36是在其底部與配線M6 的接觸并與所述配線M6電性連接的。在埋入有插塞36的絕緣膜34上形成有絕緣膜(層間絕緣膜)37，在所述絕緣膜37 上形成有配線槽和埋入到所述配線槽內(nèi)的配線M7。配線M7是比配線M6更上一層的第七層配線(配線層)。配線M7在電容器形成區(qū)域內(nèi)，具有如圖20所示的圖案。配線 M7可使用鑲嵌技術(shù)(此處是指單鑲嵌技術(shù))而形成，且可作為以銅為主成分的銅配線。配線M7也可使用雙鑲嵌技術(shù)而形成，此時，配線M7與插塞36形成為一體。而且，為了減小配線M7與配線M6之間的寄生電容，更優(yōu)選使絕緣膜34的膜厚大于絕緣膜18、 22、 26、 30的各膜厚。配線M7主要是由銅之類的金屬(金屬材料、顯示金屬導(dǎo)電性的材料)而形成。如果配線M7是本實施方式中利用鑲嵌法而形成的埋入式配線則更優(yōu)選，作為其他形態(tài)，也可將配線M7作為利用導(dǎo)體膜(金屬膜)的圖案化而形成的配線(例如鋁配線)。在埋入有配線M7的絕緣膜37上形成有絕緣膜(層間絕緣膜)38，在絕緣膜38上形成有通孔(開口部、孔、貫通孔)39，在通孔39內(nèi)形成并埋入有插塞(導(dǎo)體部、連接用導(dǎo)體部)40。插塞40是在其底部與配線M7接觸并與所述配線M7電性連接的。在埋入有插塞40的絕緣膜38上形成有絕緣膜(層間絕緣膜)41，在絕緣膜41上形成有下部電極用的開口部42，在所述下部電極用的開口部42內(nèi)埋入并形成有電容元件C3用的下部電極(金屬電極、下部金屬電極)43。下部電極43是在其底部與插塞 40接觸并與所述插塞40電性連接的。而且，在絕緣膜38、 41上形成有通孔(開口部、孑L、貫通孔)44，在通孔44內(nèi)形成并埋入有插塞(導(dǎo)體部、連接用導(dǎo)體部)45。插塞45是在其底部與配線M7接觸并與所述配線M7電性連接的。例如，在形成下部電極用的開口部42和通孔44之后，以埋入所述開口部42和通孔44的方式形成由鎢等構(gòu)成的導(dǎo)體膜，并通過CMP法或回蝕刻法等來去除絕緣膜41 上的導(dǎo)體膜，從而可形成下部電極43和插塞45。而且，下部電極43可使用單鑲嵌技術(shù) 而形成，作為其他形態(tài)，下部電極43也可使用雙鑲嵌技術(shù)而形成，此時，下部電極43 與插塞40形成為一體。而且，如果在同一步驟中形成下部電極43和插塞45，則可減少制造步驟數(shù)，因此更為優(yōu)選，還可在分別不同的步驟中形成下部電極43與插塞45。在包含下部電極43的絕緣膜41上形成有絕緣膜46，在絕緣膜46上形成有導(dǎo)體膜 47，在導(dǎo)體膜47上形成有導(dǎo)體膜48。利用導(dǎo)體膜47和導(dǎo)體膜48而構(gòu)成電容元件C3 用的上部電極(金屬電極、上部金屬電極)49。絕緣膜46是由經(jīng)圖案化的絕緣膜所構(gòu)成，例如由氮化硅膜等構(gòu)成。導(dǎo)體膜47是由經(jīng)圖案化的導(dǎo)體膜所構(gòu)成，例如由鈦、氮化鈦、鎢或氮化鎢等構(gòu)成。導(dǎo)體膜48是由經(jīng) 圖案化的導(dǎo)體膜所構(gòu)成，例如由以鋁為主成分的導(dǎo)體膜(鋁膜或鋁合金膜)構(gòu)成。而且，可將導(dǎo)體膜48作為主導(dǎo)體膜與勢壘導(dǎo)體膜的積層膜，所述勢壘導(dǎo)體膜設(shè)置在所述主導(dǎo) 體膜的上表面、下表面或者上下兩表面上。導(dǎo)體膜48的所述主導(dǎo)體膜可使用例如以鋁為主成分的主導(dǎo)體膜，導(dǎo)體膜48的所述勢壘導(dǎo)體膜可使用例如鈦膜、氮化鈦膜或所述鈦膜、氮化鈦膜的積層膜。在包含下部電極43的絕緣膜41的整個面上，形成會在之后成為絕緣膜46和導(dǎo)體膜47的積層膜，接著使所述積層膜圖案化，然后，在包含絕緣膜46和導(dǎo)體膜47的積層膜的絕緣膜41的整個面上，形成會在之后成為導(dǎo)體膜48的導(dǎo)體膜，接著使所述導(dǎo)體膜圖案化，由此可形成絕緣膜46和導(dǎo)體膜47、 48。利用由導(dǎo)體膜47、 48構(gòu)成的上部電極49、下部電極43、和下部電極43與上部電極49之間的絕緣膜46，在電容器形成區(qū)域上形成有MIM (Metal insulator Metal)型電容元件C3。下部電極43和上部電極49是由金屬(金屬材料、顯示金屬導(dǎo)電性的材料)構(gòu)成的金屬電極。下部電極43是電容元件C3的一個電極(下部電極)，上部電極49是電容元件C3的另一個電極(上部電極)，位于下部電極43與上部電極49之間的絕緣膜 46是電容元件C3的電容絕緣膜(介電膜)。根據(jù)圖21還可知，絕緣膜46和上部電極 49形成為在平面上內(nèi)部具有(含有)下部電極43。而且，形成導(dǎo)體膜47后，可防止圖案化時對絕緣膜46造成的損傷，因此更為優(yōu)選，且可省略導(dǎo)體膜47的形成步驟。當(dāng)省略導(dǎo)體膜47的形成步驟時，導(dǎo)體膜48形成為與絕緣膜46的上表面相接觸，所述導(dǎo)體膜48成為上部電極49。電容元件C3是利用了隔著絕緣膜而上下配置的上部金屬電極(金屬的上部電極，此處是指上部電極49)與下部金屬電極(金屬的下部電極，此處是指下部電極43)之間的電容的電容元件。即，電容元件C3是利用了下部金屬電極(下部電極43)與此下部金屬電極上的上部金屬電極(此處是指上部電極49)之間的電容的電容元件，與電容元件C2不同，此電容元件C3是并未利用同層的金屬圖案之間的電容的電容元件。因此，電容元件C3是與電容元件C2的種類不同的電容元件。而且，電容元件C3是與作為 MOS型電容元件的電容元件Cl的種類不同的電容元件，且是與下述實施方式5、 6中所說明的PIP型電容元件C4的種類不同的電容元件。而且，在絕緣膜41上，以覆蓋上部電極49的方式形成有作為最上層的保護膜的絕緣膜(表面保護膜)50。導(dǎo)體膜48是使用與焊墊形成用的導(dǎo)體膜(下述導(dǎo)體膜48a)相同層的導(dǎo)體膜而形成的。圖22是本實施方式的半導(dǎo)體裝置的其他區(qū)域的主要部分截面圖，表示焊墊形成區(qū) 域。另外，圖22中省略了絕緣膜41以下的構(gòu)造的圖示。如圖22所示，在絕緣膜50上，形成有焊墊用的開口部51，從所述開口部51露出導(dǎo)體膜48a的一部分并形成焊墊(平頭電極)52。焊墊用的導(dǎo)體膜48a與上部電極49用的導(dǎo)體膜48是相同層的金屬膜(導(dǎo)體膜)，且一起(同時)形成。即，在絕緣膜41上形成導(dǎo)體膜48、 48a用的相同金屬膜(導(dǎo)體膜)，并使所述金屬膜(導(dǎo)體膜)圖案化，由此可使焊墊用的導(dǎo)體膜48a與上部電極49 用的導(dǎo)體膜48—起(同時)形成。而且，為了容易對焊墊52進行引線接合，可在從開口部51露出的導(dǎo)體膜48a上形成電鍍膜等。另外，也可在焊墊52上形成凸點電極。這樣，電容元件C3的上部電極49是利用與半導(dǎo)體裝置的焊墊電極(此處是指焊墊 52)用的金屬層(此處是指導(dǎo)體膜48a)相同層的金屬層(此處是指導(dǎo)體膜48)而形成的。如圖20所示，在電容器形成區(qū)域內(nèi)，配線M7具有配線部M7a，所述配線部M7a形成在與配線Ml的配線部Mla、配線M2、 M4、 M6的配線部MC1、以及配線M3、 M5的配線部MC3在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選相同尺寸)。進一步，在電容器形成區(qū)域內(nèi)，配線M7具有配線部M7b，所述配線部M7b形成在與Ml的配線部 Mlb、配線M2、 M4、 M6的配線部MC2、以及配線M3、 M5的配線部MC4在平面上重疊(優(yōu)選相同)的位置上(優(yōu)選相同尺寸)。此外，在電容器形成區(qū)域內(nèi)，配線M7 具有向電容元件C3的下部電極43的下方延伸的配線部M7c，配線部M7c連接(連結(jié)) 于配線部M7a，從而形成配線部M7a與配線部M7c形成為一體的圖案。配線M7與下部電極43所配置的層不同，下部電極43配置在比配線M7更上層，從平面上觀察(在與半導(dǎo)體基板1的主面平行的平面上觀察)時，如圖21所示，在配線M7的配線部7a與配線部7b之間配置有下部電極43。而且，下部電極43形成如下圖案(大面積圖案)，S卩，具有比形成電容元件C2的配線M2 M6的金屬圖案MP1 MP4的配線寬度(配線部MD1 MD4在Y方向的寬度或尺寸)大的尺寸(邊)。下部電極43的平面形狀如果是具有與X方向和Y方向平行的邊的四方形狀，則可將下部電極43有效地配置在配線M7的配線部7a與配線部7b之間，且可增大電容元件C3的電容值，因而更為優(yōu)選。而且，電容元件C3的上部電極49形成在平面上于內(nèi)部具有(含有)下部電極43的更大面積的圖案(比下部電極43的面積大的圖案)。而且，在配線 M7的配線部M7b的正上方，使上部電極49延伸著，而下部電極43并未延伸，從而可利用插塞45將配線M7的配線部M7b與上部電極49之間加以連接。在與下部電極43和配線M7的配線部M7c在平面上重疊的位置上，配置有通孔39 和埋入到所述通孔39內(nèi)的插塞40，并經(jīng)由所述插塞40使得電容元件C3的下部電極43 電性連接于配線M7的配線部M7c。而且，在與配線M7的配線部M7a和配線M6的配線部MC1在平面上重疊的位置上，配置有通孔35和埋入到所述通孔35內(nèi)的插塞36，并經(jīng)由所述插塞36使得配線M7的配線部電性連接于M7a與配線M6的配線部MC1。因此，電容元件C3的下部電極43經(jīng)由插塞40、配線M7的配線部M7c、 M7a和插塞 36而與電容元件C2的第一電極(由配線M2 M6的金屬圖案MP1、 MP3所構(gòu)成的第一電極)電性連接，而且還與電容元件C1的下部電極(n型半導(dǎo)體區(qū)域4)電性連接。在與上部電極49和配線M7的配線部M7b在平面上重疊的位置上，配置有通孔44和埋入到所述通孔44內(nèi)的插塞45，并經(jīng)由所述插塞45使得電容元件C3的上部電極49電性連接于配線M7的配線部M7b。而且，在與配線M7的配線部M7b和配線M6的配線部MC2在平面上重疊的位置上，配置有通孔35和埋入到所述通孔35內(nèi)的插塞36，并經(jīng)由所述插塞36使得配線M7的配線部M7b電性連接于配線M6的配線部MC2。因此，電容元件C3的上部電極49經(jīng)由插塞45、配線M7的配線部M7b和插塞36而與電容元件C2的第二電極(由配線M2 M6的金屬圖案MP2、 MP4所構(gòu)成的第二電極)電性連接，而且還與電容元件C1的上部電極(上部電極6)電性連接。因此，圖17所示，電容元件C1、電容元件C2和電容元件C3并聯(lián)連接著。而且，將電容元件C1、 C2、 C3并聯(lián)連接的電路利用配線M1 M7中的一層或多層的配線(未圖示)等，根據(jù)需要而與形成在半導(dǎo)體裝置內(nèi)的其他區(qū)域上的元件或者焊墊等電性連接。所述實施方式1中，在電容器形成區(qū)域內(nèi)，在半導(dǎo)體基板1的主面上形成有電容元件C1，在電容元件C1的上方(正上方)形成有與電容元件C1的種類不同的電容元件，即電容元件C2，并且將電容元件C1與電容元件C2并聯(lián)連接。本實施方式中，在電容器形成區(qū)域內(nèi)，在半導(dǎo)體基板1的主面上形成有電容元件C1，在電容元件C1的上方形成有與電容元件Cl的種類不同的電容元件，即電容元件C2，進一步，在電容元件C2 的上方(正上方)形成有與電容元件C1、 C2的種類不同的電容元件，即電容元件C3，并且將電容元件C1、電容元件C2和電容元件C3并聯(lián)連接。g卩，在本實施方式中，將種類彼此不同的多個電容元件C1、 C2、 C3堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。由此將多個電容元件Cl、 C2、 C3配置在相同平面區(qū)域的不同層上。而且，電容元件Cl、電容元件C2和電容元件C3是種類彼此不同且特性(C-V特性，即電容的電壓依存性) 也不同的電容元件。因此，本實施方式中，將特性彼此不同的多個電容元件Cl、 C2、 C3堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。本實施方式中，除了電容元件C1、 C2之外，還將電容元件C3配置在電容元件C1、 C2上，且使所述電容元件C1、 C2、 C3并聯(lián)連接著，因此除了所述實施方式1所獲得之效果以外，進一步可使大容量的電容元件(由并聯(lián)連接的電容元件C1、 C2、 C3所構(gòu)成的電容元件)形成在較小的平面區(qū)域內(nèi)。因此在使具有電容元件的半導(dǎo)體裝置小面積化方面極為有利。而且在實現(xiàn)使電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者并存之方面極為有利。另外，在本實施方式中，利用形成在半導(dǎo)體基板上的配置在彼此不同的層上且平面上重疊的位置上的多個配線部(配線Ml的配線部Mla、配線M2 M6的配線部MC1和MC3、及配線M7的配線部M7a，與配線Ml的配線部Mlb、配線M2 M6的配線部MC2和MC4、及配線M7的配線部M7b)，來連接多個電容元件C1、 C2、 C3。具體而言，將形成在彼此不同層上的配線Ml的配線部Mla、配線M2的配線部MC1、配線M3的配線部MC3、配線M4的配線部MC1、配線M5的配線部MC3、配線M6的配線部MC1和配線M7的配線部M7a配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部使電容元件C1、 C2、 C3的一個電極彼此電性連接。進一步，將形成在彼此不同層上的配線Ml的配線部Mlb、配線M2的配線部MC2、配線M3的配線部MC4、配線M4的配線部MC2、配線M5的配線部MC4、配線M6的配線部MC2和配線M7 的配線部M7b配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部使電容元件C1、 C2、 C3的另一個電極彼此連接。這樣使多個電容元件C1、 C2、 C3并聯(lián)連接。通過所述方式，可將多個電容元件C1、 C2、 C3有效地并聯(lián)連接，從而可進一步縮短用以并聯(lián)連接的配線的引繞長度，且可進一步減小寄生電阻成分，因此可使電容元件C1、 C2、 C3并聯(lián)連接所形成的電路的特性進一步提高。 (實施方式4)圖23是本實施方式的半導(dǎo)體裝置的主要部分電路圖，而且是與所述實施方式3的圖18相對應(yīng)的圖。圖24和圖25是本實施方式的半導(dǎo)體裝置的主要部分截面圖，而且是與所述實施方式3的圖18和圖19分別對應(yīng)的圖。所述實施方式3中，在電容器形成區(qū)域上形成了電容元件Cl、 C2、 C3，本實施方式中，省略了電容元件C1的形成，而是在電容器形成區(qū)域上形成電容元件C2、 C3。本實施方式中，如圖24和圖25所示，在整個電容器形成區(qū)域內(nèi)，在半導(dǎo)體基板l 上形成有元件分離區(qū)域2。而且本實施方式中省略了在電容器形成區(qū)域內(nèi)形成如下各部分，即，所述實施方式3中所形成的n型半導(dǎo)體區(qū)域4、絕緣膜5、上部電極6、 n型半導(dǎo)體區(qū)域7、接觸孔12a、 12b和插塞13a、 13b(如果不需要，則配線部Mla、 Mlb也包括在內(nèi))。本實施方式的半導(dǎo)體裝置的其他結(jié)構(gòu)與所述實施方式3的半導(dǎo)體裝置大致相同，因而此處省略其詳細(xì)的說明。本實施方式中，種類彼此不同的多個電容元件C2、 C3堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。而且，電容元件C2與電容元件C3是種類彼此不同且特性(C-V特性，即電容的電壓依存性)也不同的電容元件。因此，本實施方式中，特性彼此不同的多個電容元件C2、 C3堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。本實施方式中，在相同平面區(qū)域(的不同層)內(nèi)堆積配置多個電容元件C2、 C3且使所述電容元件C2、 C3并聯(lián)連接，這樣可在較小的平面區(qū)域內(nèi)形成大容量的電容元件 (由并聯(lián)連接的電容元件C2、 C3所組成的電容元件)。因此，可使具有電容元件的半導(dǎo) 體裝置小面積化。而且可實現(xiàn)電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者的并存。而且，與所述電容元件C1和下述實施方式5、 6中說明的電容元件C4進行比較后發(fā)現(xiàn)，由金屬圖案形成的電容元件C2、 C3的C-V特性接近平穩(wěn)(電容值的電壓依存性較小)，且電氣特性良好。本實施方式中，通過將多個電容元件C2、 C3堆積且并聯(lián)連接，可在較小的平面區(qū)域內(nèi)形成大容量的電容元件，并且僅使用容易使電容值的電壓依存性減小的電容元件C2、 C3，這樣電容值難以依存于偏壓值，從而可最大限度地提高使用有電容元件的電路的特性。因此，可實現(xiàn)總屯容量較大且具有最平坦的C-V特性(電壓依存性較小的C-V特性)的電容元件(由并聯(lián)連接的電容元件C2、 C3所構(gòu)成的電容元件)。而且，在電容器形成區(qū)域內(nèi)，如果考慮到干擾的情況i則優(yōu)選在由配線M2 M6(的金屬圖案MP1 MP4)形成的電容元件C2的下方不形成MISFET等晶體管元件。然而，當(dāng)欲在電容元件C2的下方設(shè)置MISFET等晶體管元件時，優(yōu)選在所述晶體管元件與電容元件C2之間設(shè)置配線Ml的大面積圖案，以保護晶體管元件不受電容元件C2的影響。 (實施方式5)所述實施方式1中，在電容器形成區(qū)域內(nèi)形成了電容元件Cl、 C2，但本實施方式中，形成PIP型電容元件C4以取代M0S型電容元件C1。圖26是本實施方式的半導(dǎo)體裝置的主要部分電路圖，圖27和圖28是本實施方式的半導(dǎo)體裝置的主要部分截面圖，圖29是本實施方式的半導(dǎo)體裝置的主要部分平面圖。圖26是與所述實施方式1的圖1相對應(yīng)的圖，表示形成在圖27 圖29所示的半導(dǎo) 體裝置的電容器形成區(qū)域上的電路(等價電路)。而且，圖27和圖28表示半導(dǎo)體裝置的電容器形成區(qū)域的截面圖，圖27是與所述實施方式1的圖2相對應(yīng)的圖。圖29表示與所述實施方式1的圖5 圖IO相同的平面位置(電容器形成區(qū)域)，圖29中顯示有電容元件C4的下部電極61和上部電極63與配線Ml的平面布局。圖29的A—A線的截面與圖27相對應(yīng)，D — D線的截面與圖28相對應(yīng)。因此，圖28表示相當(dāng)于所述實施方式3的圖19的截面。而且，本實施方式中，配線M2 M6的平面布局也和所述實施方式1的圖6 圖10相同，因而此處省略其圖示。本實施方式的半導(dǎo)體裝置中，配線MK絕緣膜14和比所述配線M1、絕緣膜14更上層的構(gòu)造與所述實施方式1的半導(dǎo)體裝置相同，因而此處省略其說明，僅對配線M1 (和絕緣膜14)以下的構(gòu)造加以說明。本實施方式的半導(dǎo)體裝置中，如圖27 圖28所示，在整個電容器形成區(qū)域內(nèi)，在半導(dǎo)體基板1上形成有元件分離區(qū)域2。在電容器形成區(qū)域的元件分離區(qū)域2上，形成有下部電極(下部電極膜、導(dǎo)電體膜、導(dǎo)電體膜圖案)61。下部電極61優(yōu)選由多晶硅膜(摻雜的多晶硅膜)之類的硅膜(經(jīng)圖案化的硅膜)而構(gòu)成。構(gòu)成下部電極61的多晶硅膜在導(dǎo)入雜質(zhì)后成為低電阻率。下部電極61例如可通過如下方法而形成使導(dǎo)入了雜質(zhì)的低電阻率的多晶硅膜(摻雜的多晶硅膜)形成在整個半導(dǎo)體基板1的主面上，并使用光刻法和干蝕刻法來使所述多晶硅膜圖案化在下部電極61上，隔著絕緣膜62而形成有上部電極63。絕緣膜62例如由氧化硅膜或氮化硅膜而構(gòu)成。上部電極63優(yōu)選由多晶硅膜(摻雜的多晶硅膜)之類的硅膜(經(jīng) 圖案化的硅膜)而構(gòu)成。構(gòu)成上部電極63的多晶硅膜在導(dǎo)入雜質(zhì)后成為低電阻率。例如，在半導(dǎo)體基板1的主面上以覆蓋下部電極61的方式形成有絕緣膜62用的絕緣膜與上部電極63用的多晶硅膜(摻雜的多晶硅膜)的積層膜，并使所述積層膜圖案化，這樣可在下部電極61上形成絕緣膜62和絕緣膜62上的上部電極63。利用下部電極61、絕緣膜62和上部電極63而形成電容元件(PIP型電容元件)C4。下部電極61作為電容元件C4的一個電極而發(fā)揮作用，上部電極63作為電容元件C4 的另一個電極而發(fā)揮作用，絕緣膜62作為電容元件C4的電容絕緣膜(介電膜)而發(fā)揮作用。另外，上部電極63并未形成在下部電極61的整個面上，所以下部電極61的至少一部分成為并未由上部電極63而覆蓋的狀態(tài)。電容元件C4是所謂PIP (Polysilicon Insulator Polysilicon，多晶硅一絕緣體一多晶硅)型電容元件。此處所謂PIP型電容元件，是指由兩層多晶硅層(此處是指下部電極 61和上部電極63)和夾在所述兩層多晶硅層之間的絕緣膜(此處是指絕緣膜62)而構(gòu) 成的電容元件(多晶硅電容元件)。因此，PIP型電容元件可視作如下的電容元件，艮P，將形成在半導(dǎo)體基板1上的第一多晶硅層(此處是指下部電極61)作為下部電極，將隔著絕緣膜(此處是指絕緣膜62)而形成在所述第一多晶硅層(下部電極61)上的第二多晶硅層(此處是指上部電極63)作為上部電極。而且，根據(jù)需要，可在下部電極61和上部電極63的側(cè)壁上形成側(cè)壁絕緣膜(未圖示)，另外也可利用自對準(zhǔn)硅化物工藝等，在下部電極61和上部電極63 (構(gòu)成下部電極 61和上部電極63的多晶硅膜)的上部形成金屬硅化物層(未圖示)。如果形成金屬硅化物層，則可降低下部電極61、上部電極63、和之后將形成的插塞13之間的接觸電阻等。在半導(dǎo)體基板1上，以覆蓋下部電極61、絕緣膜62和上部電極63的積層體的方式形成有絕緣膜(層間絕緣膜)11。在絕緣膜ll上，形成有接觸孔12，在接觸孔12內(nèi)，形成并埋入有插塞13。本實施方式中，在電容器形成區(qū)域內(nèi)，接觸孔12和埋入到所述接觸孔12內(nèi)的插塞 13形成在上部電極63的上部和下部電極61中的未由上部電極63所覆蓋的一部分的上部。接觸孔12中的接觸孔12c形成在下部電極61中的未由上部電極63所覆蓋的一部分的上部，在所述接觸孔12c的底部露出有下部電極61,接觸孔12中的接觸孔12d形成在上部電極63的上部，在所述接觸孔12d的底部露出有上部電極63。因此，插塞13 中的埋入到接觸孔12c內(nèi)的插塞13c是在其底部與下部電極61接觸并與所述下部電極 61電性連接的，插塞13中的埋入到接觸孔12d內(nèi)的插塞13d是在其底部與上部電極63 接觸并與所述上部電極63電性連接的。在埋入有插塞13的緣膜11上，形成有與所述實施方式1相同的構(gòu)造。即，以與所述實施方式1相同的方式而形成有配線M1 M6;絕緣膜14、 17、 18、 21、 22、 25、 26、 29、 30、 33;通孔15、 19、 23、 27、 31;和插塞16、 20、 24、 28、 32。本實施方式的半導(dǎo)體裝置中，絕緣膜11的上表面以上的構(gòu)造(包括配線M1 M6) 與所述實施方式1的半導(dǎo)體裝置大致相同。因此，在本實施方式中，電容器形成區(qū)域內(nèi) 的配線M1 M6 (的配線部Mla、 Mlb和金屬圖案MPl、 MP2、 MP3、 MP4)的圖案也與所述實施方式1 (所述圖5 圖10)相同。從而與所述實施方式1相同，在本實施方式中，配線Ml的配線部Mla和配線M2 M6的配線部MC1、 MC3也在Y方向上延伸并形成在平面上重疊(優(yōu)選相同)的位置上，配線Ml的配線部Mlb和配線M2 M6 的配線部MC2、 MC4也在Y方向上延伸并形成在平面上重疊(優(yōu)選相同)的位置上。而且，本實施方式中，如圖27 圖29所示，在與下部電極61和配線M1的配線部 Mla在平面上重疊的位置上，配置有接觸孔12c和埋入到所述接觸孔12c內(nèi)的插塞13c，并經(jīng)由所述插塞13c使得電容元件C4的下部電極61電性連接于配線M1的配線部Mla。而且，在與上部電極63和配線Ml的配線部Mlb在平面上重疊的位置上，配置有接觸孔12d和埋入到所述接觸孔12d內(nèi)的插塞13d，經(jīng)由所述插塞13d使得電容元件C4的上部電極63電性連接于配線Ml的配線部Mlb。另外，上部電極63也延伸到配線Ml 的配線部Mlb的正下方，因此可利用插塞13d將配線Ml的配線部Mlb與上部電極63 之間加以連接。而且，配線Ml的配線部Mla也延伸到下部電極61中的未由上部電極 63所覆蓋的區(qū)域的正上方，因此可利用插塞13c將下部電極61與配線M1的配線部Mla 之間加以連接。因此，本實施方式中，電容元件C2的第一電極(由配線M2 M6的金屬圖案MP1、 MP3所構(gòu)成的第一電極)經(jīng)由插塞16而電性連接于配線Ml的配線部Mla，進一步，經(jīng)由插塞13c而電性連接于電容元件C4的下部電極61。而且，電容元件C2的第二電極(由配線M2 M6的金屬圖案MP2、 MP4所構(gòu)成的第二電極)經(jīng)由插塞16而電性連接于配線M1的配線部Mlb，且經(jīng)由插塞13d而電性連接于電容元件C4的上部電極63。因此，如圖26所示，電容元件C2與電容元件C4并聯(lián)連接著。將電容元件C2、 C4并聯(lián)連接的電路利用配線M1 M6和比所述配線M1 M更上層的配線層中的一層或多層配線(未圖示)等，并根據(jù)需要而與形成在半導(dǎo)體裝置內(nèi)的其他區(qū)域上的元件或者焊墊等電性連接。這樣，本實施方式中，種類彼此不同的多個電容元件C4、 C2堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。由此，在相同平面區(qū)域的不同層上配置有電容元件C4、 C2。而且，電容元件C4與電容元件C2是種類彼此不同且特性(C-V特性，即電容的電壓依存性)也不同的電容元件。因此，本實施方式中，特性彼此不同的多個電容元件C4、 C2 堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。本實施方式中，也可獲得與所述實施方式1大致相同的效果。其中，當(dāng)電容元件 Cl與電容元件C4的平面尺寸相同時，可使電容值更大的電容元件是容易使電容絕緣膜變薄的MOS型電容元件，即電容元件C1。因此，為了使電容器形成區(qū)域的每單位面積的電容值增大，有利的是使用電容元件C1的所述實施方式1，當(dāng)優(yōu)先考慮半導(dǎo)體裝置的小面積化時，優(yōu)選使用所述實施方式l。另一方面，對于電容元件C1與電容元件C4 的電氣特性(C-V特性)而言，較好的是電容元件C4 (與電容元件C1相比，電容元件 C4的C-V特性較接近平穩(wěn)，且電容值的電壓依存性較小)。因此，當(dāng)優(yōu)先考慮電氣特性時，有利的是使用電容元件C4的本實施方式。本實施方式中，通過將多個電容元件C4、 C2堆積且并聯(lián)連接，不僅可在較小的平面區(qū)域內(nèi)形成大容量的電容元件，而且使用與 MOS型電容元件相比電容值的電壓依存性易較小的PIP型電容元件，即電容元件C4之后，可使得電容值難以依存于偏壓值，從而能進一步提高使用有電容元件的電路的特性。因此，可實現(xiàn)總電容量較大且具有平坦的C-V特性(電壓依存性較小的C-V特性)的電容元件(由并聯(lián)連接的電容元件C4、 C2所構(gòu)成的電容元件)。而且，在本實施方式中，利用形成在半導(dǎo)體基板上的配置在彼此不同的層上且在平面上重疊的位置上的多個配線部(配線Ml的配線部Mla、配線M2 M6的配線部MC1 和MC3，及配線Ml的配線部Mlb、配線M2 M6的配線部MC2和MC4)，來連接多個電容元件C4、 C2。具體而言，將形成在彼此不同層上的配線Ml的配線部Mla、配線M2的配線部MC1、配線M3的配線部MC3、配線M4的配線部MC1、配線M5的配線部MC3、和配線M6的配線部MC1配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部使電容元件C4、 C2的一個電極彼此電性連接。進一步，將形成在彼此不同層上的配線M1的配線部Mlb、配線M2的配線部MC2、配線M3的配線部MC4、配線M4的配線部MC2、配線M5的配線部MC4、和配線M6的配線部MC2配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部使電容元件C4、 C2的另一個電極彼此電性連接。這樣使多個電容元件C4、 C2并聯(lián)連接。通過所述方式，可將多個電容元件C4、 C2有效地并聯(lián)連接，從而可進一步縮短用以并聯(lián)連接的配線的引繞長度，且可進一步減小寄生電阻成分，因此可使電容元件C4、 C2并聯(lián)連接所形成的電路的特性進一步提高。(實施方式6)圖30是本實施方式的半導(dǎo)體裝置的主要部分電路圖，而且是與所述實施方式3的圖17相對應(yīng)的圖。圖31和圖32是本實施方式的半導(dǎo)體裝置的主要部分截面圖，而且是與所述實施方式3的圖18和圖19分別對應(yīng)的圖，所述實施方式3中，在電容器形成區(qū)域內(nèi)形成了電容元件C1、 C2、 C3，與此相對，本實施方式中取代電容元件Cl，對應(yīng)地形成與所述實施方式5相同的PIP型電容元件 C4。即，根據(jù)圖31和圖32也可知，本實施方式的半導(dǎo)體裝置中，絕緣膜33、配線M6 和所述絕緣膜33、配線6以下的構(gòu)造與所述實施方式5的半導(dǎo)體裝置相同，在絕緣膜 33和配線M6上形成(配置)有所述實施方式3的絕緣膜33和配線M6以上的構(gòu)造。本實施方式中，與所述實施方式5相同，電容元件C2的第一電極(由配線M2 M6的金屬圖案MP1、 MP3所構(gòu)成的第一電極)經(jīng)由插塞16、配線Ml的配線部Mla 和插塞13c而電性連接于電容元件C4的下部電極61。而且，本實施方式中，與所述實施方式5相同，電容元件C2的第二電極(由配線M2 M6的金屬圖案MP2、 MP4所構(gòu) 成的第二電極)經(jīng)由插塞16、配線Ml的配線部Mlb和插塞13d而電性連接于電容元件C4的上部電極63。進一步，本實施方式中，與所述實施方式3、 4相同，電容元件 C3的下部電極43電性連接于電容元件C2的第一電極(由配線M2 M6的金屬圖案 MP1、 MP3所構(gòu)成的第一電極)。而且，本實施方式中，與所述實施方式3、 4相同，電容元件C3的上部電極49是與電容元件C2的第二電極(由配線M2 M6的金屬圖案 MP2、 MP4所構(gòu)成)電性連接著。因此，本實施方式中，電容元件C3的下部電極43、電容元件C2的第一電極(由配線M2 M6的金屬圖案MP1、 MP3所構(gòu)成的第一電極)、和電容元件C4的下部電極61彼此電性連接著。而且，電容元件C3的上部電極49、電容元件C2的第二電極(由配線M2 M6的金屬圖案MP2、 MP4所構(gòu)成)、和電容元件C4的上部電極63彼此電性連接著。因而，如圖30所示，電容元件C4、電容元件C2和電容元件C3也并聯(lián)連接著。將電容元件C2、 C3、 C4并聯(lián)連接的電路利用配線M1 M7中的一層或多層配線(未圖示)等，并根據(jù)需要而與形成在半導(dǎo)體裝置內(nèi)的其他區(qū)域的元件或者焊墊等電性連接。這樣，在本實施方式中，種類彼此不同的多個電容元件C4、 C2、 C3堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。因此，電容元件C4、 C2、 C3配置在相同平面區(qū)域的不同層上。而且，電容元件C4、電容元件C2和電容元件C3是種類彼此不同且特性(C-V 特性，即電容的電壓依存性)也不同的電容元件。因而本實施方式中，特性彼此不同的多個電容元件C4、 C2、 C3堆積配置在半導(dǎo)體基板1上且并聯(lián)連接著。本實施方式中，除了電容元件C4、 C2之外，進一步將電容元件C3配置在電容元件C4、 C2上，并使所述多個電容元件C4、 C2、 C3并聯(lián)連接，因此除了所述實施方式 5所獲得的效果之外，還可進一步將大容量的電容元件(由并聯(lián)連接的電容元件C2、C3、 C4所構(gòu)成的電容元件)形成在較小的平面區(qū)域內(nèi)。因此在使具有電容元件的半導(dǎo)體裝置小面積化方面極為有利。而且在實現(xiàn)電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者并存之方面極為有利。而且，在本實施方式中，也利用形成在半導(dǎo)體基板上的配置在彼此不同的層上且平面上重疊的位置上的多個配線部(配線Ml的配線部Mla、配線M2 M6的配線部MC1 和MC3、及配線M7的配線部M7a，與配線Ml的配線部Mlb、配線M2 M6的配線部MC2和MC4、及配線M7的配線部M7b)，來連接多個電容元件C4、 C2、 C3。具體而言，將形成在彼此不同層上的配線Ml的配線部Mla、配線M2的配線部MC1、配線 M3的配線部MC3、配線M4的配線部MC1、配線M5的配線部MC3、配線M6的配線部MCl和配線M7的配線部M7a配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部使電容元件C4、 C2、 C3的一個電極彼此電性連接。進一步，使形成在彼此不同層上的配線Ml的配線部Mlb、配線M2的配線部MC2、配線M3的配線部MC4、配線M4的配線部MC2、配線M5的配線部MC4、配線M6的配線部MC2和配線M7 的配線部M7b配置在平面上重疊(優(yōu)選相同)的位置上，并利用所述多個配線部使電容元件C4、 C2、 C3的另一個電極彼此連接。這樣使多個電容元件C4、 C2、 C3并聯(lián)連接。通過所述方式，可將多個電容元件C4、 C2、 C3有效地并聯(lián)連接，從而可進一步縮短用以并聯(lián)連接的配線的引繞長度，且可進一步減小寄生電阻成分，因此可使電容元件C4、 C2、 C3并聯(lián)連接所形成的電路的特性進一步提高。 (實施方式7)以上所說明的實施方式1 6中種類彼此不同的多個電容元件(在所述實施方式1、 2中，是與電容元件C1、 C2相對應(yīng)；在所述實施方式3中，是與電容元件C1、 C2、 C3 相對應(yīng)；在所述實施方式4中，是與電容元件C2、 C3相對應(yīng)；在所述實施方式5中，是與電容元件C4、 C2相對應(yīng)；在所述實施方式6中，是與電容元件C4、 C2、 C3相對應(yīng))堆積配置在半導(dǎo)體基板1上，且并聯(lián)連接著。而且，所述多個電容元件C1 C4是種類彼此不同的電容元件，而且是特性(C-V特性，即電容的電壓依存性)也彼此不同的電容元件。堆積且并聯(lián)連接的多個電容元件包含如下三種電容元件中的至少兩種電容元件，即，第一種類的電容元件，其由MOS型電容元件(與電容元件C1相對應(yīng))或PIP型電容元件(與電容元件C4相對應(yīng))所構(gòu)成；第二種類的電容元件，其利用了同層的金屬圖案之間的電容(與電容元件C2相對應(yīng))；和第三種類的電容元件，其利用了下部金屬電極和所述下部金屬電極上的上部金屬電極之間的電容(與電容元件C3相對應(yīng))。所述實施方式1 6中顯示了各種變化。第一至第三種類的電容元件配置在相同平面區(qū)域的不同層上，根據(jù)所述實施方式1 6可明確了解，所述第一種類的電容元件(電容元件 C1或電容元件C4)配置在比所述第二種類的電容元件(電容元件C2)更下層，所述第三種類的電容元件(電容元件C3)配置在比所述第二種類的電容元件(電容元件C2) 更上層。而且，堆積配置在半導(dǎo)體基板1上且并聯(lián)連接的多個電容元件(在所述實施方式1、 2中，是與電容元件C1、 C2相對應(yīng)；在所述實施方式3中，是與電容元件C1、 C2、 C3 相對應(yīng)；在所述實施方式4中，是與電容元件C2、 C3相對應(yīng)；在所述實施方式5中，是與電容元件C4、 C2相對應(yīng)；在所述實施方式6中，是與電容元件C4、 C2、 C3相對應(yīng))是配置在相同平面區(qū)域的不同層上，但更優(yōu)選平面尺寸相同(大致相同)。本實施方式中，將對所述實施方式1 6中所說明的電容元件C1 C4的圖案的較佳設(shè)計方法加以說明。圖33 圖36表示相同區(qū)域(電容器形成區(qū)域)的不同層的平面圖。圖33中顯示電容器形成區(qū)域內(nèi)的配線M7、下部電極43和上部電極49的平面布局，圖34中顯示配線 M2、 M4、 M6的平面布局，圖35中顯示配線M3、 M5的平面布局，圖36中顯示上部電極6、 n型半導(dǎo)體區(qū)域71和配線Ml的平面布局。圖33 圖36是平面圖，為了容易看清附圖，對配線M1 M7畫上影線。而且，圖33中以虛線表示下部電極43，以兩點劃線表示上部電極49。另外，圖36中以虛線表示上部電極6，以兩點鎖線表示n型半導(dǎo)體區(qū)域71。再者，圖36所示的n型半導(dǎo)體區(qū)域71是將所述n型半導(dǎo)體區(qū)域4與n型半導(dǎo)體區(qū)域7合并而成的區(qū)域，n型半導(dǎo)體區(qū)域71中的位于上部電極6下方的部分對應(yīng) 于所述n型半導(dǎo)體區(qū)域4應(yīng)，而與上部電極6不重疊的部分對應(yīng)于所述n型半導(dǎo)體區(qū)域 7。如所述實施方式3所說明，電容元件C3的下部電極43可使用鑲嵌技術(shù)而形成，但如果下部電極43的平面尺寸過大，則在下部電極43形成時的CMP步驟中可能會產(chǎn)生凹狀缺陷的問題。因此，當(dāng)使形成電容元件C3的電容器形成區(qū)域的面積增大且使電容元件C3的電容值增大時，如圖33所示，更優(yōu)選將下部電極43分割為多個(換言之，設(shè)置多個下部電極43)，由此可防止在形成下部電極43時產(chǎn)生凹狀缺陷。與所述實施方式3中所說明的情況相同，分割成多個的各下部電極43經(jīng)由所述插塞40而與向各下部電極43的下方延伸的配線M7的配線部M7c電性連接。本實施方式中，如圖33所示，向各下部電極43的下方延伸的配線部M7c與配線M7的配線部M7a 形成為一體，且電性連接著。因此，多個下部電極43經(jīng)由所述插塞40和配線部M7c 而彼此電性連接，且進一步電性連接于配線部M7a。上部電極49可通過圖案化而形成，所以不會產(chǎn)生凹狀缺陷的問題，從而可形成一體的大面積圖案。因此，如圖33所示，以覆蓋多個下部電極43全體的方式而形成有上部電極49。圖33中，電容絕緣膜(所述絕緣膜46)也可覆蓋多個下部電極43全體且形成在上部電極49的下方(未圖示)。這樣，利用多個下部電極43和上部電極49形成電容元件C3，該上部電極49隔著電容絕緣膜(所述絕緣膜46)而形成在多個下部電極 43上。圖33中，圖示了由X方向上5行、Y方向上2列的總計10個下部電極43和1個上部電極49而形成電容元件C3的情形，但不限于所述情形，下部電極43的數(shù)目可根據(jù)需要而變更，當(dāng)如圖33所示設(shè)置多個下部電極43時，也可如所述實施方式3中所說明，電容元件C3的多個下部電極43和電容元件C2的第一電極(由配線M2 M6的金屬圖案MP1、 MP3所構(gòu)成的第一電極)經(jīng)由形成在平面上重疊(優(yōu)選相同)的位置上的配線M2 M6的配線部MC1、 MC3、配線M7的配線部M7a、以及連接所述配線部之間的插塞而電性連接。而且，如所述實施方式3中所說明，電容元件C3的多個上部電極49、電容元件C2的第二電極(由配線M2 M6的金屬圖案MP2、 MP4所構(gòu)成的第二電極)經(jīng)由形成在平面上重疊(優(yōu)選相同)的位置上的配線M2 M6的配線部MC2、 MC4、配線M7的配線部M7b以及連接所述配線部之間的插塞而電性連接。因此，如圖33 圖35所示，優(yōu)選使電容元件C3的平面尺寸與電容元件C2的平面尺寸相一致，這樣可增大電容元件C2、 C3的容量，并且可使電容元件C2與電容元件C3的并聯(lián)連接變得容易，且可減少配線的引繞長度，還可使經(jīng)由所述配線M2 M6的配線部MC1 MC4和配線M7的配線部M7a、 M7b所進行的電容元件C2、 C3之間的連接變得容易。而且，可實現(xiàn)形成電容元件C2、 C3所需的平面區(qū)域(占據(jù)在半導(dǎo)體基板l的主面上的面積)的最小化和電容值的最大化。例如，當(dāng)像圖33那樣在Y方向上配置多個下部電極43且電容元件C3在X方向的尺寸L3變長時，如圖34和圖35所示，優(yōu)選使電容元件C2在X方向的尺寸L2也同樣變長，且使兩者(L2和L3)大致相同。因為對配線M2 M6的金屬圖案MP1 MP4 在X方向尺寸的設(shè)計自由度較高，所以可根據(jù)X方向的下部電極43的尺寸和由下部電極43的排列數(shù)目而決定的電容元件C3在X方向的尺寸L3，來設(shè)計配線M2 M6的金屬圖案MP1 MP2在X方向的尺寸(配線部MD1 MD4在X方向的長度)，這樣，可使電容元件C3在X方向的尺寸L3和電容元件C2在X方向的尺寸L2大致相同。而且，同樣地，如圖33 圖35所示，優(yōu)選使電容元件C2在Y方向的尺寸W2和電容元件C3在Y方向的尺寸W3大致相同。然而，配線M2、 M4、 M6的配線部MD1、 MD2在Y方向的間距和配線M3、 M5的配線部MD3、 MD4在Y方向的間距是由光刻法等規(guī)定的，因而設(shè)計變更的自由度較小。因此，對配線M2、 M4、 M6的配線部MD1、 MD2在Y方向的間距(即配線M3、 M5的配線部MD3、 MD4在Y方向的間距)和配線M2、 M4、 M6的配線部MD1、 MD2的數(shù)目(即配線M3、 M5的配線部MD3、 MD4 的數(shù)目)進行設(shè)計，這樣可使電容元件C3在Y方向的尺寸W3和電容元件C2在Y方向的尺寸W2大致相同。由此，可確保布局的簡易性，且不會產(chǎn)生無效空間，可形成更高密度(即每單位平面區(qū)域的電容值較大)的電容元件C2、 C3。而且，不僅像所述圖33那樣在設(shè)置多個構(gòu)成電容元件C3的下部電極43時，還像所述實施方式3的所述圖21那樣在設(shè)置一個構(gòu)成電容元件C3的下部電極43時，優(yōu)選使電容元件C3的平面尺寸(相當(dāng)于L3、 W3的電容元件C3于X方向和Y方向的尺寸) 和電容元件C2的平面尺寸(相當(dāng)于L2、 W2的電容元件C2于X方向和Y方向的尺寸) 相一致。而且，當(dāng)設(shè)置電容元件C1時，優(yōu)選使電容元件C2的平面尺寸與電容元件C1的平面尺寸相一致，這樣可使電容元件C2與電容元件C1的并聯(lián)連接變得容易，且可減少配線的引繞長度，還可使經(jīng)由所述配線M2 M6的配線部MC1 MC4和配線Ml的配線部Mla、 Mlb所進行的電容元件Cl、 C2之間的連接變得容易。另外，可實現(xiàn)形成電容元件C1、 C2所需的平面區(qū)域(占據(jù)在半導(dǎo)體基板1的主面上的面積)的最小化和電容值的最大化。而且，與配線M2 M7的金屬圖案MP1 MP4相比，電容元件Cl的圖案(上部電極6和n型半導(dǎo)體區(qū)域7的圖案)的設(shè)計自由度較高。因此，當(dāng)設(shè)置電容元件C1時，根據(jù)電容元件C2在X方向的尺寸L2和在Y方向的尺寸W2而生成(設(shè)計)作為MOS型電容元件的電容元件C1的圖案，這樣，如圖34 圖36所示，可使電容元件C2在X 方向的尺寸L2和電容元件Cl在X方向的尺寸Ll大致相同，且可使電容元件C2在Y 方向的尺寸W2和電容元件Cl在Y方向的尺寸Wl大致相同。由此可確保布局的簡易性，且不會產(chǎn)生無效空間，可形成更高密度(即每單位平面區(qū)域的電容值較大)的電容元件C1、 C2。另外，當(dāng)形成電容元件Ci、 C2、 C3時，優(yōu)選使電容元件C3的平面尺寸、電容元件C2的平面尺寸和電容元件C1的平面尺寸相一致。即，如圖33 圖36所示，優(yōu)選使電容元件C1、 C2、 C3于X方向的尺寸L1、 L2、 L3大致相同，且使電容元件C1、 C2、 C3于Y方向的尺寸W1、 W2、 W3大致相同。這樣，電容元件C1、 C2、 C3的并聯(lián)連接變得容易，且可減少配線的引繞長度，還可使經(jīng)由所述配線M7的配線部M7a、 M7b、配線M2 M6的配線部MC1 MC4和配線Ml的配線部Mla、 Mlb所進行的電容元件 Cl、 C2、 C3之間的連接變得容易。而且，可實現(xiàn)形成電容元件C1、 C2、 C3所需的平面區(qū)域(占據(jù)在半導(dǎo)體基板1的主面上的面積)的最小化和電容值的最大化。而且，當(dāng)像所述實施方式5、 6那樣設(shè)置電容元件C4以取代電容元件C1時，優(yōu)選使電容元件C4的平面尺寸與電容元件C2的平面尺寸相一致。即，優(yōu)選使電容元件C4 于X方向的尺寸和電容元件C2于X方向的尺寸L2大致相同，且使電容元件C4于Y 方向的尺寸和電容元件C2于Y方向的尺寸W2大致相同。這樣，電容元件C4和電容元件C2的并聯(lián)連接變得容易，且可減少配線的引繞長度，還可使經(jīng)由所述配線M1的配線部Mla、 Mlb和配線M2 M6的配線部MC1 MC4所進行的電容元件C2、 C4之間的連接變得容易。而且，可實現(xiàn)形成電容元件C2、 C4 (或電容元件C2、 C3、 C4)所需的平面區(qū)域(占據(jù)在半導(dǎo)體基板1的主面上的面積)的最小化和電容值的最大化。另外，電容元件C1在X方向的尺寸(相當(dāng)于所述L1)大致相當(dāng)于上部電極6在X 方向的尺寸。而且，電容元件Cl在Y方向的尺寸(相當(dāng)于所述W1)大致相當(dāng)于n型半導(dǎo)體區(qū)域7占據(jù)在上部電極6上的區(qū)域在Y方向的尺寸(即n型半導(dǎo)體區(qū)域71在Y 方向的尺寸)。而且，電容元件C2在X方向和Y方向的尺寸(相當(dāng)于所述L2、 W2)分別大致相當(dāng)于配線M2 M6的金屬圖案MP1、 MP2、 MP3、 MP4所占的平面區(qū)域(或者金屬圖案MP1、 MP2、 MP3、 MP4和配線部MG所占的平面區(qū)域)在X方向和Y方向的尺寸。而且，電容元件C3在X方向和Y方向的尺寸(相當(dāng)于所述L3、 W3)分別大致相當(dāng)于上部電極49在X方向和Y方向的尺寸。另外，電容元件C4在X方向和Y 方向的尺寸分別大致相當(dāng)于下部電極61在X方向和Y方向的尺寸。又，如果電容元件 C1 C4在X方向的尺寸(相當(dāng)于所述L1 L3等)彼此大致相同，且在Y方向的尺寸(相當(dāng)于所述W1 W3等)彼此大致相同，則平面尺寸可視為大致相同。以上，根據(jù)實施方式對本發(fā)明者所完成的發(fā)明進行了具體的說明，但本發(fā)明并不限定于所述實施方式，當(dāng)然在不脫離所述發(fā)明要旨的范圍內(nèi)可進行各種變更。本發(fā)明在應(yīng)用于具有電容元件的半導(dǎo)體裝置方面較為有效。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于包括半導(dǎo)體基板和堆積配置在所述半導(dǎo)體基板上的種類彼此不同的多個電容元件，所述多個電容元件并聯(lián)連接著。
2 .根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述多個電容元件配置在相同平面區(qū)域的不同層上。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于-所述多個電容元件包括如下三種電容元件中的至少兩種電容元件第一種類的電容元件，其包含MOS型電容元件或PIP型電容元件；第二種類的電容元件，其利用了同層的金屬圖案之間的電容；和第三種類的電容元件，其利用了下部金屬電極與所述下部金屬電極上的上部金屬電極之間的電容。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于所述第一種類的電容元件配置在比所述第二種類的電容元件更下層，所述第三種類的電容元件配置在比所述第二種類的電容元件更上層。
5. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于所述MOS型電容元件將所述半導(dǎo)體基板的一部分作為下部電極，將隔著第一絕緣膜而形成在所述半導(dǎo)體基板上的導(dǎo)體層作為上部電極，所述PIP型電容元件將形成在所述半導(dǎo)體基板上的第一多晶硅層作為下部電極、將隔著第二絕緣膜而形成在所述第一多晶硅層上的第二多晶硅層作為上部電極。
6. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于-所述第三種類的電容元件利用所述下部金屬電極與所述上部金屬電極之間的電容，而未利用同層的金屬圖案之間的電容。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于所述第三種類的電容元件的所述上部金屬電極是利用與所述半導(dǎo)體裝置的焊墊電極用的金屬層相同層的金屬層而形成的。
8. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于所述第二種類的電容元件利用形成在同層上的第一金屬圖案和第二金屬圖案之間的電容，所述第一金屬圖案具有如下的圖案形狀在第一方向上延伸的多個第一導(dǎo)體部利用在與第一方向交叉的第二方向上延伸的第一連結(jié)部而連結(jié)，所述第二金屬圖案具有如下的圖案形狀多個第二導(dǎo)體部利用在所述第二方向上延伸的第二連結(jié)部而連結(jié)，所述多個第二導(dǎo)體部在所述第一方向上延伸且分別配置在所述多個第一導(dǎo)體部之間。
9. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于形成所述第二種類的電容元件的所述金屬圖案是利用形成在所述半導(dǎo)體基板上的配線層而形成的。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于具有形成在所述半導(dǎo)體基板上的多個配線層，且形成所述第二種類的電容元件的所述金屬圖案是在所述多個配線層中的一個以上的配線層上形成的。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于具有形成在所述半導(dǎo)體基板上的多個配線層，且形成所述第二種類的電容元件的所述金屬圖案是在所述多個配線層中的兩個以上的配線層上形成的，利用同層的所述金屬圖案之間的電容和不同層的所述金屬圖案之間的電容而形成所述第二種類的電容元件。
12. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于具有形成在所述半導(dǎo)體基板上的多個配線部，所述多個配線部配置在彼此不同的層上且平面上重疊的位置上，所述多個電容元件利用所述多個配線部而連接著。
13. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置，其特征在于所述多個電容元件的平面尺寸大致相同。
14. 一種半導(dǎo)體裝置，其特征在于包括半導(dǎo)體基板和堆積配置在所述半導(dǎo)體基板上的特性彼此不同的多個電容元件，所述多個電容元件并聯(lián)連接著。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于-所述多個電容元件配置在相同平面區(qū)域的不同層上。
16. 根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于所述多個電容元件的平面尺寸大致相同。
17. 根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于所述多個電容元件包含如下三種電容元件中的至少兩種電容元件第一種類的電容元件，其包含MOS型電容元件或PIP型電容元件；第二種類的電容元件，其利用了同層的金屬圖案之間的電容；和第三種類的電容元件，其利用了下部金屬電極與所述下部金屬電極上的上部金屬電極之間的電容。
18. 根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于所述第一種類的電容元件配置在比所述第二種類的電容元件更下層，所述第三種類的電容元件配置在比所述第二種類的電容元件更上層。
19. 根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于所述第三種類的電容元件利用所述下部金屬電極與所述上部金屬電極之間的電容而未利用同層的金屬圖案之間的電容。
20. 根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于具有形成在所述半導(dǎo)體基板上的多個配線部，這些配線部配置在彼此不同的層上且平面上重疊的位置上，所述多個電容元件利用所述多個配線部而連接著。
全文摘要
本發(fā)明實現(xiàn)電容元件的大容量化和半導(dǎo)體裝置的小面積化此兩者的并存。將種類彼此不同的多個電容元件堆積配置在半導(dǎo)體基板1上且并聯(lián)連接。這些電容元件配置在相同平面區(qū)域內(nèi)，且平面尺寸大致相同。下側(cè)的電容元件可作為MOS型電容元件C1，所述MOS型電容元件C1是將設(shè)置在半導(dǎo)體基板1上的n型半導(dǎo)體區(qū)域4和隔著絕緣膜5而設(shè)置在n型半導(dǎo)體區(qū)域4上的上部電極6作為兩個電極。在電容元件C1的上部配置有由配線M2～M6的梳狀圖案所形成的MIM型電容元件，并將此MIM型電容元件與電容元件C1并聯(lián)連接。
文檔編號H01L23/522GK101271893SQ200810006289
公開日2008年9月24日申請日期2008年2月5日優(yōu)先權(quán)日2007年3月20日
發(fā)明者前田敏, 原田英浩, 河野浩之申請人:株式會社瑞薩科技

完整全部詳細(xì)技術(shù)資料下載