專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，尤其涉及一種包括通過傾斜角離子注入形成的袋區(qū)(pocketregion)的半導(dǎo)體器件及其制造方法。
技術(shù)背景在MISFET中，為了防止由于短溝道效應(yīng)造成閾值電壓降低， 一般通過 局部地增加?xùn)烹姌O下的雜質(zhì)濃度來形成稱作口袋或者暈輪的雜質(zhì)摻雜區(qū)(以 下稱作袋區(qū))。通常，在半導(dǎo)體襯底上形成柵電極后，在朝向半導(dǎo)體襯底法線傾斜的方 向上通過傾斜角離子注入形成袋區(qū)。通過傾斜角離子注入形成袋區(qū)。但是，隨著半導(dǎo)體器件密度的增加，不同導(dǎo)電型元件之間的距離變小， 所謂的遮擋或遮擋效應(yīng)產(chǎn)生明顯的影響，因此在傾斜方向上入射的離子被光 致抗蝕劑遮擋，而不能注入要求的區(qū)域。防止遮擋的一個(gè)方法就是使光致抗蝕劑膜變薄。但是，只能在光致抗蝕 劑膜能夠?qū)崿F(xiàn)遮蔽對(duì)不希望區(qū)域的注入的本質(zhì)功能的范圍內(nèi)，使光致抗蝕劑 膜變薄。如果使光致抗蝕劑膜變得過薄，那么下面的臺(tái)階會(huì)明顯地顯露出來 將作為光致抗蝕劑膜的表面臺(tái)階，導(dǎo)致難以保證平面度和應(yīng)用光致抗蝕劑膜 后的精細(xì)處理。因此，使光致抗蝕劑膜變薄的方法受限。發(fā)明內(nèi)容本發(fā)明的目的是提供一種包括以傾斜角離子注入方式形成的袋區(qū)的半導(dǎo)體器件及其制造方法，具體而言，提供這樣一種半導(dǎo)體器件及其制造方法: 即使當(dāng)包括精細(xì)元件使得例如難以將光致抗蝕劑膜變薄時(shí)，也能夠不受由光 致抗蝕劑膜造成的遮擋的影響，并能夠穩(wěn)定地形成袋區(qū)。根據(jù)本發(fā)明的一個(gè)方案，提供一種半導(dǎo)體器件的制造方法，包括在第 一區(qū)與第二區(qū)之間的邊界部分的半導(dǎo)體襯底中形成器件隔離膜，以在所述第一區(qū)中限定第一有源區(qū)，在所述第二區(qū)中限定第二有源區(qū)；在所述第一區(qū)中 的半導(dǎo)體襯底上形成柵極絕緣膜和柵電極；在具有所述柵電極的所述半導(dǎo)體 襯底上形成覆蓋所述第二區(qū)的第一光致抗蝕劑膜，所述第一光致抗蝕劑膜具 有暴露所述第一有源區(qū)的開口 ，所述開口的邊界部分的邊緣的位置比所述器 件隔離膜的中間更靠近所述第二有源區(qū)；以及以所述第一光致抗蝕劑膜和所 述柵電極作為掩膜，在朝向所述半導(dǎo)體襯底的法線方向傾斜的方向上注入雜 質(zhì)離子，從而在所述柵電極的兩側(cè)的所述半導(dǎo)體襯底中形成一對(duì)袋區(qū)。根據(jù)本發(fā)明的另一個(gè)方案，提供一種半導(dǎo)體器件，包括第一晶體管， 形成在半導(dǎo)體襯底的第一區(qū)中，第二晶體管，形成在與所述第一區(qū)相鄰的第 二區(qū)中，具有與所述第一晶體管的導(dǎo)電型不同的導(dǎo)電型；器件隔離膜，形成 在所述第一區(qū)與所述第二區(qū)之間；以及第一雜質(zhì)區(qū)，摻雜有用于形成所述第 一袋區(qū)的第一雜質(zhì)，所述第一雜質(zhì)區(qū)更靠近超出所述器件隔離膜的中間的所 述第二區(qū)。該第一晶體管包括第一柵極絕緣膜和第一柵電極，形成在所述 半導(dǎo)體襯底上；第一源/漏區(qū)，形成在位于所述第一柵電極的兩側(cè)的所述半導(dǎo) 體襯底中；以及第一袋區(qū)，形成在所述第一柵電極下面的區(qū)域中的所述半導(dǎo) 體襯底與所述第一源/漏區(qū)之間。根據(jù)本發(fā)明，當(dāng)通過傾斜角離子注入形成MISFET的袋區(qū)時(shí)，光致抗蝕 劑膜的開口邊緣向超出器件隔離膜的中間的相鄰的相反導(dǎo)電型有源區(qū)移動(dòng) 規(guī)定值以上，因此即使在例如不能輕易減薄光致抗蝕劑膜的精細(xì)元件中，也 能夠抑制光致抗蝕劑膜的遮擋的影響，從而防止MISFET的特性變化。


圖1為示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的示意性剖視圖； 圖2A至圖2C、圖3A至圖3C、圖4A至圖4C、圖5A至圖5C為示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖；圖6為示出在朝向柵極長度方向傾斜的方向上的離子注入與遮擋之間的關(guān)系的示意性剖視圖；圖7為示出MISFET的閾值電壓下降(roll-off)特性與寬度d！的相關(guān)性的曲線圖；圖8A和圖8B為示出在朝向柵極長度方向傾斜的方向上進(jìn)行離子注入時(shí)給出的柵電極、光致抗蝕劑膜和注入的離子之間的位置關(guān)系的示意性剖視圖；圖9為示出在朝向柵極寬度方向傾斜的方向上的離子注入與遮擋之間的 關(guān)系的示意性剖視圖；圖10為示出在朝向柵極寬度方向傾斜的方向上進(jìn)行離子注入時(shí)給出的 飽和電流變化與寬度d2的相關(guān)性的曲線圖；圖IIA和圖IIB為示出在朝向柵極寬度方向傾斜的方向上進(jìn)行離子注入 時(shí)給出的有源區(qū)、光致抗蝕劑膜和注入的離子之間的位置關(guān)系的示意性剖視 圖；圖12A和圖12B為示出移動(dòng)量AL、 AW為最大值的半導(dǎo)體器件結(jié)構(gòu)的 示意性剖視圖；圖13為示出根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的示意性剖視圖；圖14A至圖14C、圖15A至圖15C為示出根據(jù)本發(fā)明第二實(shí)施例的半 導(dǎo)體器件的制造方法的剖視圖；圖16為示出根據(jù)本發(fā)明第一、第二實(shí)施例的半導(dǎo)體器件的制造方法中 口袋離子注入的方向的平面圖；圖17為示出離子注入的傾斜角和扭轉(zhuǎn)角的示意圖；圖18為示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的制造方法中口袋離 子注入的方向的平面圖;圖19A為示出根據(jù)本發(fā)明第一、第二實(shí)施例的半導(dǎo)體器件的制造方法中 遮擋的影響的剖視圖；圖19B為示出根據(jù)本發(fā)明第一、第二實(shí)施例的半導(dǎo)體器件的制造方法中 遮擋的影響的平面圖；圖20A為示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的制造方法中遮擋 的影響的剖視圖；圖20B為示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的制造方法中遮擋 的影響的平面圖。
具體實(shí)施方式
第一實(shí)施例下面參照?qǐng)D1至圖12B說明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件及其制造方法。圖1為示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的示意性剖視圖。圖2A至圖2C、圖3A至圖3C、圖4A至圖4C、圖5A至圖5C為示出根據(jù) 本實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖。圖6為示出在朝向柵極長度方 向傾斜的方向上的離子注入與遮擋之間的關(guān)系的示意性剖視圖。圖7為示出 MISFET的閾值電壓下降特性與寬度山的相關(guān)性的曲線圖。圖8A和圖8B 為示出在朝向柵極長度方向傾斜的方向上進(jìn)行離子注入時(shí)給出的柵電極、光 致抗蝕劑膜和注入的離子之間的位置關(guān)系的示意性剖視圖。圖9為示出在朝 向柵極寬度方向傾斜的方向上的離子注入與遮擋之間的關(guān)系的示意性剖視 圖。圖10為示出在朝向柵極寬度方向傾斜的方向上進(jìn)行離子注入時(shí)給出的 飽和電流變化與寬度d2的相關(guān)性的曲線圖。圖IIA和圖IIB為示出在朝向 柵極寬度方向傾斜的方向上進(jìn)行離子注入時(shí)給出的有源區(qū)、光致抗蝕劑膜和 注入的離子之間的位置關(guān)系的示意性剖視圖。圖12A和圖12B為示出移動(dòng)量 △L、 AW為最大值的半導(dǎo)體器件結(jié)構(gòu)的示意性剖視圖。 首先參照?qǐng)D1說明根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。 在硅襯底10中形成用于限定有源區(qū)的器件隔離膜12。附圖中，中間的 有源區(qū)為n溝道MISFET形成區(qū)，左邊和右邊的有源區(qū)為p溝道MISFET形 成區(qū)。在n溝道MISFET形成區(qū)的硅襯底10中形成p阱14。在p溝道MISFET 形成區(qū)的硅襯底10中形成n阱16。在n溝道MISFET形成區(qū)的有源區(qū)形成柵電極20，柵電極20與有源區(qū) 之間插入柵極絕緣膜18。在該柵電極20的側(cè)壁上形成側(cè)壁絕緣膜34。在該 柵電極20兩側(cè)的硅襯底10中形成p型袋區(qū)24和n型源/漏區(qū)44。這樣，在 n溝道MISFET形成區(qū)形成包括該柵電極20、源/漏區(qū)44和袋區(qū)24的n溝道 MISFET 。在各p溝道MISFET形成區(qū)的有源區(qū)分別形成柵電極20，柵電極20與 有源區(qū)之間插入柵極絕緣膜18。在各柵電極20的側(cè)壁上形成側(cè)壁絕緣膜34。 在各柵電極20兩側(cè)的硅襯底10中分別形成n型袋區(qū)30和p型源/漏區(qū)46。 這樣，在各p溝道MISFET形成區(qū)形成包括該柵電極20、源/漏區(qū)46和袋區(qū) 30的p溝道MISFET。這樣，根據(jù)本實(shí)施例的半導(dǎo)體器件包括n溝道MISFET和p溝道 MISFET，并且n溝道MISFET與各p溝道MISFET隔著器件隔離膜12而相 鄰。接著參照?qǐng)D2A至圖5C說明根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。 首先，例如通過淺溝槽隔離(STI)方法在硅襯底10的表面上形成器件 隔離膜12 (圖2A)。圖2A中，器件隔離膜12限定的中間一個(gè)有源區(qū)為n 溝道MISFET形成區(qū)，左邊和右邊的有源區(qū)為p溝道MISFET形成區(qū)。通常， 特別是在n溝道MISFET形成區(qū)與p溝道MISFET形成區(qū)相鄰的區(qū)域中，n 溝道MISFET形成區(qū)與p溝道MISFET形成區(qū)的邊界位于器件隔離膜12的 中間。然后，通過光刻和離子注入將p型雜質(zhì)和n型雜質(zhì)選擇性地分別注入n 溝道MISFET形成區(qū)和p溝道MISFET形成區(qū)。注入各個(gè)區(qū)的離子注入包括 阱注入、溝道停止注入、溝道注入等等。這樣，在n溝道MISFET形成區(qū)形 成p阱14，在p溝道MISFET形成區(qū)形成n阱16 (圖2B)。然后，例如在90(TC的氧氣環(huán)境下將硅襯底10熱氧化，從而在器件隔離 膜12限定的各有源區(qū)的硅襯底10上形成例如厚1.0 nm的二氧化硅膜。接著，例如用遠(yuǎn)程等離子體處理系統(tǒng)，將二氧化硅膜暴露在氮等離子體 中60分鐘，從而將氮引入二氧化硅膜。這樣，形成由氮氧化硅膜制成的柵 極絕緣膜18 (圖2C)?？梢杂脽崽幚泶孢h(yuǎn)程等離子體處理，例如在NO氣體環(huán)境下進(jìn)行熱處 理，從而將氮引入二氧化硅膜。在這種情況下，氣壓例如為665Pa，熱處理 時(shí)間例如為30秒。接著，例如通過CVD方法在整個(gè)表面上沉積例如厚100 nm的多晶硅膜。接著，通過光刻和干蝕刻將多晶硅膜圖案化，以在各有源區(qū)中形成由多 晶硅膜制成的柵電極20 (圖3A)。雖然在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中被省略，但是可以在形 成柵電極20后，在柵電極20的側(cè)壁上形成厚5-20nm的側(cè)壁絕緣膜，再進(jìn) 行以下步驟?？稍趎溝道MISFET和p溝道MISFET中的任何一個(gè)上形成該 側(cè)壁絕緣膜。該側(cè)壁絕緣膜可用于控制袋區(qū)、延伸區(qū)以及其它區(qū)的注入位置。 這里的延伸區(qū)是與源/漏區(qū)相同導(dǎo)電型的雜質(zhì)摻雜區(qū)，其結(jié)深度比源/漏區(qū)小，并且形成為比源/漏區(qū)更靠近溝道區(qū)。然后，通過光刻形成覆蓋p溝道MISFET形成區(qū)且暴露n溝道MISFET 形成區(qū)的光致抗蝕劑膜22。在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，光致抗蝕劑膜22的開口 邊緣(n溝道MISFET形成區(qū)與p溝道MISFET形成區(qū)的邊界)的位置比器 件隔離膜的中間更靠近p溝道MISFET形成區(qū)。在后面說明將光致抗蝕劑膜 22這樣圖案化的原因。然后，用光致抗蝕劑膜22和柵電極20作為掩膜，在柵電極20兩側(cè)的 硅襯底10中注入p型雜質(zhì)離子(例如硼離子)，形成袋區(qū)24 (圖3B)。此 時(shí)，在相對(duì)于硅襯底10法線方向朝向柵電極20延伸方向傾斜的兩個(gè)方向、 以及在相對(duì)于硅襯底10法線方向朝向與柵電極20延伸方向垂直的方向傾斜 的兩個(gè)方向注入雜質(zhì)離子。離子注入的條件例如是，用硼離子作為雜質(zhì)離子， 加速能量為7 keV，劑量為1 X 1013cm'2,傾斜角為30度。然后，用光致抗蝕劑膜22和柵電極20作為掩膜，在柵電極20兩側(cè)的 硅襯底10中注入n型雜質(zhì)離子(例如磷離子)，形成雜質(zhì)擴(kuò)散區(qū)26作為延 伸區(qū)(圖3C)。此時(shí)，在硅襯底10的法線方向上注入雜質(zhì)離子。接著，例如通過灰化工藝將光致抗蝕劑膜22去除。接著，通過光刻，形成覆蓋n溝道MISFET形成區(qū)且暴露p溝道MISFET 形成區(qū)的光致抗蝕劑膜28。在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，光致抗蝕劑膜28的開口 邊緣的位置比器件隔離膜的中間(n溝道MISFET形成區(qū)與p溝道MISFET 形成區(qū)的邊界)更靠近n溝道MISFET形成區(qū)。在后面說明將光致抗蝕劑膜 28這樣圖案化的原因。然后，用光致抗蝕劑膜28和柵電極20作為掩膜，在柵電極20兩側(cè)的 硅襯底10中注入n型雜質(zhì)離子(例如磷離子)，形成袋區(qū)30 (圖4A)。此 時(shí)，在相對(duì)于硅襯底10法線方向朝向柵電極20延伸方向傾斜例如45度的 兩個(gè)方向、以及在相對(duì)于硅襯底10法線方向朝向與柵電極20延伸方向垂直 的方向傾斜例如45度的兩個(gè)方向注入雜質(zhì)離子。然后，用光致抗蝕劑膜28和柵電極20作為掩膜，在柵電極20兩側(cè)的 硅襯底10中注入p型雜質(zhì)離子(例如硼離子)，形成雜質(zhì)擴(kuò)散區(qū)32作為延伸區(qū)(圖4B)。此時(shí)，在硅襯底10的法線方向上注入雜質(zhì)離子。接著，例如通過灰化工藝將光致抗蝕劑膜28去除。具有上述圖案的光致抗蝕劑膜22、 28用于形成袋區(qū)24、 30，由此，注 入有形成袋區(qū)24的雜質(zhì)的區(qū)域形成為比器件隔離膜的中間更靠近p溝道 MISFET形成區(qū)，而含有形成袋區(qū)30的雜質(zhì)的區(qū)域形成為比器件隔離膜12 的中間更靠近n溝道MISFET形成區(qū)。在器件隔離膜12的中間附近，形成 注入有形成袋區(qū)24的雜質(zhì)的區(qū)域和注入有形成袋區(qū)30的雜質(zhì)的區(qū)域。接著，例如通過CVD方法沉積二氧化硅膜，然后回蝕，以在柵電極20 的側(cè)壁上形成由二氧化硅膜制成的側(cè)壁絕緣膜34 (圖4C)。然后，通過光刻，形成覆蓋p溝道MISFET形成區(qū)且暴露n溝道MISFET 形成區(qū)的光致抗蝕劑膜36。接著，用光致抗蝕劑膜36、柵電極20和側(cè)壁絕緣膜34作為掩膜，在柵 電極20兩側(cè)的硅襯底10中注入n型雜質(zhì)離子(例如砷離子)，以形成雜質(zhì) 擴(kuò)散區(qū)38 (圖5A)。接著，例如通過灰化工藝將光致抗蝕劑膜36去除。然后，通過光刻，形成覆蓋n溝道MISFET形成區(qū)且暴露p溝道MISFET 形成區(qū)的光致抗蝕劑膜40。接著，用光致抗蝕劑膜40、柵電極20和側(cè)壁絕緣膜34作為掩膜，在柵 電極20兩側(cè)的硅襯底10中注入p型雜質(zhì)離子(例如二氟化硼離子)，形成 雜質(zhì)擴(kuò)散區(qū)42 (圖5B)。然后，例如通過灰化工藝將光致抗蝕劑膜40去除。接著，通過快速熱退火將注入的雜質(zhì)激活，以在n溝道MISFET形成區(qū) 中形成由雜質(zhì)擴(kuò)散區(qū)26、 38形成的、帶有袋區(qū)24的源/漏區(qū)44，在p溝道 MISFET形成區(qū)中形成由雜質(zhì)擴(kuò)散區(qū)32、 42形成的、帶有袋區(qū)30的源/漏區(qū) 46 (圖5C)。這樣，在n溝道MISFET形成區(qū)中形成包括柵電極20、源/漏區(qū)44和袋 區(qū)24的n溝道MISFET，而在各個(gè)p溝道MISFET形成區(qū)中形成分別包括柵 電極20、源/漏區(qū)46和袋區(qū)30的p溝道MISFET。這里，根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法的主要特征在于形成袋區(qū) 24、 30時(shí)使用的光致抗蝕劑膜22、 28的圖案。基于與形成袋區(qū)24、 30的口袋離子注入條件的關(guān)系來設(shè)定光致抗蝕劑膜22、 28的圖案。通過改變形成 光致抗蝕劑膜22、 28時(shí)使用的刻線(reticle)上的圖案來進(jìn)行該設(shè)定。參照形成n溝道MISFET時(shí)使用的光致抗蝕劑膜22進(jìn)行下面的描述。 這與形成p溝道MISFET時(shí)使用的光致抗蝕劑膜28的情況相同。首先，參照?qǐng)D6至圖8B說明設(shè)定光致抗蝕劑膜22的與柵電極20延伸 方向(柵極寬度方向)平行的開口邊緣的方法?；诤驮诔蚺c柵電極20延伸方向垂直的方向(柵極長度方向)傾斜 的方向上進(jìn)行的口袋離子注入的關(guān)系來設(shè)定光致抗蝕劑膜22的與柵電極20 的延伸方向平行的開口邊緣。圖6為示出在朝向與柵電極20延伸方向垂直的方向傾斜的方向上進(jìn)行 的口袋離子注入與遮擋之間的關(guān)系的示意性剖視圖。當(dāng)在朝向與柵電極20延伸方向(在附圖中垂直地)垂直的方向(在附 圖中橫向地)傾斜的方向上進(jìn)行離子注入時(shí)，由于光致抗蝕劑膜22的遮擋， 待注入的離子被引入從柵電極20端部起寬度為山的區(qū)域中。在右上方向注 入的離子也被注入柵電極20的左側(cè)，在左上方向注入的離子也被注入柵電 極20的右側(cè)。但是，影響MISFET特性的離子主要是注入寬度為山的區(qū)域 中，這里忽略不提。圖7為示出當(dāng)使得在朝向與柵電極20延伸方向垂直的方向傾斜的方向 上注入的雜質(zhì)離子能夠在注入時(shí)不受光致抗蝕劑膜22的遮擋的影響的、在 柵極長度方向上的寬度為山時(shí)給出的閾值電壓下降特性與寬度山的相關(guān)性 的曲線圖。在用于測(cè)量的實(shí)例中，通過以7keV的加速能量、30度的傾斜角 注入硼離子作為雜質(zhì)離子至lX10"cn^的劑量，形成袋區(qū)。在曲線圖中，點(diǎn)線表示寬度c^為Onm時(shí)的特性；單點(diǎn)劃線表示寬度山 為10nm時(shí)的特性；雙點(diǎn)劃線表示寬度di為20nm時(shí)的特性；虛線表示寬度 山為30nm時(shí)的特性；實(shí)線表示沒有光致抗蝕劑22 (沒有遮擋)時(shí)的特性。如圖7所示，當(dāng)寬度山不超過10nm (點(diǎn)線和單點(diǎn)劃線)時(shí)，與沒有光 致抗蝕劑膜22的情況(實(shí)線)相比，特性曲線右移，這表明柵極長度較大 時(shí)出現(xiàn)短溝道效應(yīng)。也就是說，袋區(qū)24對(duì)短溝道效應(yīng)的抑制不夠。與此不同的是，當(dāng)寬度di超過10nm時(shí)，附圖表明獲得的特性基本上與 沒有遮擋的情況(實(shí)線)相同。也就是說，袋區(qū)24充分地抑制了短溝道效應(yīng)。如上所述，寬度山對(duì)MISFET的短溝道效應(yīng)的影響很大，并且必須將光 致抗蝕劑膜22的與柵電極20延伸方向平行的開口邊緣設(shè)定為使得獲得的寬 度dt能夠充分地抑制短溝道效應(yīng)。抑制短溝道效應(yīng)所必須的寬度山根據(jù)MISFET的尺寸、袋區(qū)的離子注入 條件等等以及其它條件而變化，優(yōu)選根據(jù)不同MISFET的特性使寬度山為最 佳。圖8A和圖8B為示出在朝向與柵電極20延伸方向垂直的方向傾斜的方 向上進(jìn)行離子注入時(shí)給出的柵電極20、光致抗蝕劑膜22和離子注入之間的 位置關(guān)系的示意性剖視圖。當(dāng)從柵電極20的端部到光致抗蝕劑膜22的開口邊緣的距離為X時(shí)，光 致抗蝕劑膜22的膜厚為h，待注入的離子與硅襯底的法線方向之間的入射角 (傾斜角)為S，如圖8A所示，當(dāng)光致抗蝕劑膜22的開口邊緣位于器件隔 離膜12的中間時(shí)給出關(guān)系式X=hXtan6 也就是說，當(dāng)距離X滿足關(guān)系式-X《hXtan^時(shí)，由于光致抗蝕劑膜22的遮擋，所以在柵電極20與器件隔離膜12之間 不能進(jìn)行離子注入。也就是說，為了形成袋區(qū)34，距離X至少要滿足關(guān)系 式X>hXtan6考慮使雜質(zhì)離子能夠在注入時(shí)不受光致抗蝕劑膜22的遮擋的影響的、在柵 極長度方向上的寬度山，為了抑制MISFET的短溝道效應(yīng)，必須滿足以下關(guān) 系式X^hXtane+山 (1)當(dāng)形成用于有區(qū)別地注入n型雜質(zhì)和p型雜質(zhì)的光致抗蝕劑膜22時(shí)， 通常光致抗蝕劑膜22的開口邊緣位于器件隔離膜12的中間，器件隔離膜12 在p溝道MISFET形成區(qū)與n溝道MISFET形成區(qū)的邊界上形成在它們之間。因此，當(dāng)位于p溝道MISFET形成區(qū)與n溝道MISFET之間的器件隔離 膜12的中間的光致抗蝕劑膜22的開口滿足關(guān)系式(l)時(shí)，不需要改變光致抗蝕劑膜22的圖案。但是，當(dāng)從柵電極10的端部到器件隔離膜12的中間(n 溝道MISFET形成區(qū)與p溝道MISFET形成區(qū)的邊界)的距離L因器件縮小 等原因而滿足關(guān)系式(2)時(shí)，L〈hXtanP+di (2) 由于光致抗蝕劑膜22的遮擋的影響，不能形成具有規(guī)定特性的袋區(qū)24。在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，當(dāng)距離L、膜厚h、角度^ 和寬度山滿足關(guān)系式(2)時(shí)，如圖8B所示，光致抗蝕劑膜22的邊緣從器件 隔離膜12的中間朝向p溝道MISFET形成區(qū)移動(dòng)規(guī)定的量以上，使得柵電 極20的端部與光致抗蝕劑膜22的開口邊緣之間的距離X大于hXtan^ +山。 也就是說，將移動(dòng)量AL限定為滿足以下公式X二L+AL》hXtan0+di特別地，移動(dòng)量AL表示如下AL》hXtan0+d廠L (3)例如，當(dāng)光致抗蝕劑膜22的膜厚h為300 nm時(shí)，傾斜角為30度，距 離L為180 nm，寬度山為20 nm，則移動(dòng)量AL為13 nm。在這種情況下， 將用于形成光致抗蝕劑膜22的刻線上的圖案設(shè)計(jì)成使得光致抗蝕劑膜22的 開口邊緣從器件隔離膜12的中間朝向p溝道MISFET形成區(qū)移動(dòng)13 nm以 上。接著，參照?qǐng)D9至圖11B說明設(shè)定光致抗蝕劑膜22的與柵電極20延伸 方向(柵極寬度方向)垂直的開口邊緣的方法。基于和在朝向與柵電極20延伸方向平行的方向(柵極長度方向)傾斜 的方向上進(jìn)行的離子注入的關(guān)系來限定與柵電極20延伸方向垂直的光致抗 蝕劑膜22的開口邊緣。圖9為示出和在朝向與柵電極20延伸方向平行的方向傾斜的方向上的 離子注入之間的關(guān)系的示意性剖視圖。如圖9所示，當(dāng)在朝向與柵電極20延伸方向(在附圖中橫向地)平行 的方向(在附圖中橫向地)傾斜的兩個(gè)方向上進(jìn)行離子注入時(shí)，由于光致抗 蝕劑膜22的遮擋，只有在一個(gè)方向上提供的離子被注入從器件隔離膜12端 部起的寬度為d2的有源區(qū)中。圖10為在朝向與柵電極20延伸方向平行的方向傾斜的方向上進(jìn)行離子注入時(shí)給出的飽和電流變化與寬度d2的相關(guān)性的曲線圖。在用于測(cè)量的器件中，有源區(qū)在柵極寬度方向上的長度為200 nm。圖10示出以7 keV的加速 能量、30度的傾斜角注入硼離子作為雜質(zhì)離子至lXl(^cn^的劑量而形成 袋區(qū)的情況下的結(jié)果。如圖10所示，當(dāng)寬度d2不超過50 nm時(shí)，沒有發(fā)現(xiàn)飽和電流值有大的 變化。與此不同的是，當(dāng)寬度d2超過50nm時(shí)，飽和電流值劇烈下降。根據(jù) 圖10的結(jié)果可知，為了不造成MISFET的特性變化，寬度d2必須不超過50也就是說，必須將光致抗蝕劑膜22的與柵電極20延伸方向垂直的開口 邊緣設(shè)定在寬度4不造成MISFET的特性變化的范圍內(nèi)。優(yōu)選將必須防止MISFET的特性變化(根據(jù)MISFET的尺度、袋區(qū)的離 子注入條件以及其它條件而改變)的寬度d2確定為適于各MISFET的特性。圖IIA和圖11B為示出在朝向與柵電極20延伸方向平行的方向傾斜的 方向上進(jìn)行離子注入時(shí)給出的有源區(qū)、光致抗蝕劑膜22和離子注入之間的 位置關(guān)系的示意性剖視圖。當(dāng)光致抗蝕劑膜22的膜厚為h，離子注入的入射角(傾斜角)即與硅襯 底10的法線方向之間的角度為0，從光致抗蝕劑膜22的開口邊緣到要注入 雜質(zhì)離子的區(qū)域之間的距離為Y時(shí)，如圖11A所示，上述參數(shù)之間關(guān)系如 下Y二hXtane在光致抗蝕劑膜22的開口邊緣位于器件隔離膜12的中間的情況下，當(dāng)滿足 W2+d2》hXtan0時(shí)，不造成MISFET的特性變化，并且不需改變光致抗蝕劑膜22的圖案， 其中，不造成MISFET特性變化的、未注入雜質(zhì)離子的區(qū)域的在柵極寬度方 向上的寬度的最小值為d2，從器件隔離膜12的中間到邊緣(器件隔離寬度 的一半)的距離為W2。但是當(dāng)滿足W2+d2<hXtan0 (4) 時(shí)，如上所述，會(huì)造成MISFET的特性變化。接著，在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，當(dāng)距離W2、膜厚t、 角度^以及寬度d2具有公式(4)的關(guān)系時(shí)，如圖IIB所示，將光致抗蝕劑膜22的邊緣從器件隔離膜12的中間朝向p溝道MISFET形成區(qū)移動(dòng)AW，以 滿足以下公式-W2+AW+d2>hXtan6>特別地，移動(dòng)量AW用以下公式表示△W^hXtanP—W2—d2 (5)例如，當(dāng)光致抗蝕劑膜22的膜厚h為300nm、傾斜角0為3O度、距離 W2為100nm、寬度d2為50nm時(shí)，移動(dòng)量AW為23 nm。在這種情況下， 將用于形成光致抗蝕劑膜22的刻線上的圖案設(shè)計(jì)為使得光致抗蝕劑膜22的 開口邊緣從器件隔離膜12的中間朝向p溝道MISFET形成區(qū)移動(dòng)不小于23 nm?；谏鲜鼋Y(jié)果，對(duì)于與柵電極20的延伸方向平行光致抗蝕劑膜22的開 口邊緣，當(dāng)從柵電極20端部到器件隔離膜12的中間的距離滿足關(guān)系式L〈h Xtan0 +山時(shí)，光致抗蝕劑膜22的邊緣從器件隔離膜12的中間朝向p溝道 MISFET形成區(qū)移動(dòng)一個(gè)移動(dòng)量AL OhXtanP+d!—L)。對(duì)于與柵電極20延伸方向垂直的光致抗蝕劑膜22的開口邊緣，當(dāng)滿足 W2+d^hXtan^時(shí)，光致抗蝕劑膜22的邊緣從器件隔離膜12的中間朝向n 溝道MISFET形成區(qū)移動(dòng)一個(gè)移動(dòng)量AW OhXtane_W2—d2)。移動(dòng)量AL、 AW的最大值數(shù)量由在相反的導(dǎo)電型MISFET形成區(qū)中未 引入口袋離子注入的范圍來定義，也就是使光致抗蝕劑膜22的開口邊緣位 于器件隔離膜12與經(jīng)由器件隔離膜12相鄰的有源區(qū)的邊界的范圍來限定。特別地，當(dāng)從器件隔離膜12的中間到邊緣的距離為WJ寸，移動(dòng)量AL 的最大值A(chǔ)L二Wp如圖12A所示。當(dāng)從器件隔離膜12的中間到邊緣(器 件隔離寬度的一半)的距離為W2時(shí)，移動(dòng)量AW的最大值A(chǔ)W二W2，如圖 12B所示。這樣限定移動(dòng)量AL、 AW的最大值，從而防止了引入相反的導(dǎo)電型 MISFET形成區(qū)中的口袋離子注入引起MISFET的特性變化。如上所述，根據(jù)本實(shí)施例，當(dāng)通過傾斜角離子注入形成MISFET的袋區(qū) 時(shí)，光致抗蝕劑膜的開口邊緣從器件隔離膜的中間向外側(cè)移動(dòng)規(guī)定值以上， 從而即使在器件縮小時(shí)，也能夠防止由于遮擋造成MISFET的特性變化。第二實(shí)施例下面參照?qǐng)D13至圖15C說明根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件及其 制造方法。本實(shí)施例與圖1至圖12B示出的根據(jù)第一實(shí)施例的半導(dǎo)體器件及 其制造方法中同樣的部件用相同的附圖標(biāo)記表示，以避免重復(fù)或簡化說明。圖13為示出根據(jù)本實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的示意性剖視圖。圖14A 至圖14C和圖15A至圖15C為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。首先，參照?qǐng)D13說明根據(jù)本實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)。在硅襯底10中形成用于限定有源區(qū)的器件隔離膜12。附圖中，中間的 有源區(qū)為n溝道MISFET形成區(qū)，左邊和右邊的有源區(qū)為p溝道MISFET形 成區(qū)。在n溝道MISFET形成區(qū)的硅襯底10中形成p阱14。在p溝道MISFET 形成區(qū)的硅襯底10中形成n阱16。在n溝道MISFET形成區(qū)的有源區(qū)形成柵電極20，柵電極20與有源區(qū) 之間插入柵極絕緣膜18。在該柵電極20的側(cè)壁上形成側(cè)壁絕緣膜50、 34。 在該柵電極20兩側(cè)的硅襯底10中形成p型袋區(qū)24和n型源/漏區(qū)44。這樣， 在n溝道MISFET形成區(qū)形成包括該柵電極20、源/漏區(qū)44和袋區(qū)24的n 溝道MISFET 。在各p溝道MISFET形成區(qū)的有源區(qū)分別形成柵電極20，柵電極20與 有源區(qū)之間插入柵極絕緣膜18。在各柵電極20的側(cè)壁上形成側(cè)壁絕緣膜50、 34。在各柵電極20兩側(cè)的硅襯底10中，分別形成n型袋區(qū)30和p型源/漏 區(qū)46。這樣，在各p溝道MISFET形成區(qū)形成包括該柵電極20、源/漏區(qū)46 和袋區(qū)30的p溝道MISFET。如上所述，根據(jù)本實(shí)施例的半導(dǎo)體器件與圖l所示根據(jù)第一實(shí)施例的半 導(dǎo)體器件的基本結(jié)構(gòu)相同。根據(jù)本實(shí)施例的半導(dǎo)體器件的主要特征是在柵電 極20與側(cè)壁絕緣膜34之間形成薄側(cè)壁絕緣膜50。側(cè)壁絕緣膜50用于調(diào)節(jié)源/漏區(qū)44、 46的延伸區(qū)相對(duì)于柵電極20的注 入位置。在根據(jù)第一實(shí)施例的半導(dǎo)體器件中，通過僅與柵電極20的自對(duì)準(zhǔn) 來形成將作為源/漏區(qū)44、 46的延伸區(qū)的雜質(zhì)擴(kuò)散區(qū)26、 32，但是在根據(jù)本 實(shí)施例的半導(dǎo)體器件中，通過與柵電極20和側(cè)壁絕緣膜50的自對(duì)準(zhǔn)來形成 雜質(zhì)擴(kuò)散區(qū)26、 32。接著，參照?qǐng)D14A至圖15C說明根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。例如用與圖2A至圖4B所示的根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法相同的方式，在硅襯底10中形成器件隔離膜12、 p阱14、 n阱16、柵極絕 緣膜18、柵電極20以及袋區(qū)24、 30 (圖14A)。在根據(jù)本實(shí)施例的半導(dǎo)體 器件的制造方法中，雜質(zhì)擴(kuò)散區(qū)26不是在圖3C的步驟中形成，雜質(zhì)擴(kuò)散區(qū) 32不是在圖4B的步驟中形成。接著，例如通過CVD法在整個(gè)表面上沉積厚10 nm的二氧化硅膜48(圖 14B)。然后，通過以例如QF8作為主要蝕刻氣體的反應(yīng)離子蝕刻，對(duì)二氧化硅 膜48進(jìn)行各向異性蝕刻，使二氧化硅膜48選擇性地保留在柵電極的側(cè)壁上。 這樣，在柵電極20的側(cè)壁上形成由二氧化硅膜48制成的側(cè)壁絕緣膜50 (圖 14C)。形成側(cè)壁絕緣膜50的絕緣膜可以是除二氧化硅膜之外的其它絕緣材料， 例如氮化硅膜、氮氧化硅膜、氧化鋁膜等等。在形成這種材料的絕緣膜時(shí)， 優(yōu)選將膜的沉積溫度設(shè)定為不超過60(TC，以防止形成袋區(qū)24、 30的雜質(zhì)的 擴(kuò)散。然后，通過光刻形成覆蓋p溝道MISFET形成區(qū)且暴露n溝道MISFET 形成區(qū)的光致抗蝕劑膜52。光致抗蝕劑膜52不是用于傾斜角離子注入的掩膜，并且不必像在光致 抗蝕劑膜22中那樣擴(kuò)大開口。如同通常的方法，可將光致抗蝕劑膜52的開 口邊緣設(shè)定在器件隔離膜的中間(在n溝道MISFET形成區(qū)與p溝道MISFET 形成區(qū)的邊界上)。然后，用光致抗蝕劑膜52、柵電極20和側(cè)壁絕緣膜50作為掩膜，在柵 電極20兩側(cè)的硅襯底10中注入n型雜質(zhì)離子(例如磷離子)，形成雜質(zhì)擴(kuò) 散區(qū)26作為延伸區(qū)(圖15A)。此時(shí)，在硅襯底10的法線方向上注入磷離 子。此時(shí)，光致抗蝕劑膜52的開口不像光致抗蝕劑膜22那樣朝向p溝道 MISFET形成區(qū)移動(dòng)，因此能夠有效地防止用于形成雜質(zhì)擴(kuò)散區(qū)26的雜質(zhì)離 子被注入p溝道MISFET形成區(qū)。如圖12所示，將移動(dòng)量AL和移動(dòng)量AW設(shè)定在最大值附近，可能出 現(xiàn)這樣的問題由于用于形成雜質(zhì)擴(kuò)散區(qū)26的雜質(zhì)的擴(kuò)散和散布，注入的 離子會(huì)被引入相反導(dǎo)電型p溝道MISFET形成區(qū)的源/漏區(qū)，因此造成MISFET的特性變化。像本實(shí)施例中一樣用光致抗蝕劑膜52形成雜質(zhì)擴(kuò)散區(qū) 26，能夠防止出現(xiàn)這樣的問題。通過與柵電極20和側(cè)壁絕緣膜50的自對(duì)準(zhǔn)形成雜質(zhì)擴(kuò)散區(qū)26，這樣就 能夠通過側(cè)壁絕緣膜50的厚度來調(diào)節(jié)柵電極20的端部位置。接著，例如通過灰化工藝將光致抗蝕劑膜52去除。接著，通過光刻形成覆蓋n溝道MISFET形成區(qū)且暴露p溝道MISFET 形成區(qū)的光致抗蝕劑膜54。光致抗蝕劑膜54不是用于傾斜角離子注入的掩膜，并且不必像在光致 抗蝕劑膜28中那樣張開開口。如同通常的方法，可將光致抗蝕劑膜54的開 口邊緣設(shè)定在器件隔離膜的中間(在n溝道MISFET形成區(qū)與p溝道MISFET 形成區(qū)的邊界上)。然后，用光致抗蝕劑膜54、柵電極20和側(cè)壁絕緣膜50作為掩膜，在柵 電極20兩側(cè)的硅襯底10中注入p型雜質(zhì)離子(例如硼離子)，形成雜質(zhì)擴(kuò) 散區(qū)32作為延伸區(qū)(圖15B)。此時(shí)，在硅襯底10的法線方向上注入硼離 子。此時(shí)，光致抗蝕劑膜54的開口不像光致抗蝕劑膜28那樣朝向n溝道 MISFET形成區(qū)移動(dòng)，從而有效地防止用于形成雜質(zhì)擴(kuò)散區(qū)32的雜質(zhì)離子被 注入n溝道MISFET形成區(qū)。如圖12所示，將移動(dòng)量AL和移動(dòng)量AW設(shè)定在最大值附近，可能出 現(xiàn)這樣的問題由于用于形成雜質(zhì)擴(kuò)散區(qū)32的雜質(zhì)的擴(kuò)散和散布，注入的 離子可能被引入相反導(dǎo)電型n溝道MISFET形成區(qū)的源/漏區(qū)，因此造成 MISFET的特性變化。像本實(shí)施例中一樣用光致抗蝕劑膜54形成雜質(zhì)擴(kuò)散區(qū) 32，能夠防止出現(xiàn)這樣的問題。通過與柵電極20和側(cè)壁絕緣膜50的自對(duì)準(zhǔn)形成雜質(zhì)擴(kuò)散區(qū)32，這樣就 能夠通過側(cè)壁絕緣膜50的厚度來調(diào)節(jié)柵電極20的端部位置。接著，例如通過灰化工藝將光致抗蝕劑膜54去除。然后，例如用與圖4C至圖5C所示的根據(jù)第一實(shí)施例的半導(dǎo)體器件的制 造方法相同的方式，形成側(cè)壁絕緣膜34和源/漏區(qū)44、 46，在n溝道MISFET 形成區(qū)形成包括柵電極20、源/漏區(qū)44和袋區(qū)24的n溝道MISFET，在各p 溝道MISFET形成區(qū)分別形成包括柵電極20、源/漏區(qū)46和袋區(qū)30的p溝道MISFET 。如上所述，根據(jù)本實(shí)施例，在通過傾斜角離子注入形成MISFET的袋區(qū) 時(shí)，光致抗蝕劑膜的開口邊緣從器件隔離膜的中間向外移動(dòng)規(guī)定值以上，從 而即使在器件縮小時(shí)，也能夠防止由于遮擋造成MISFET的特性變化。用于形成成為延伸區(qū)的雜質(zhì)擴(kuò)散區(qū)的光致抗蝕劑膜的形成與用于形成 袋區(qū)的光致抗蝕劑膜無關(guān)，因此即使移動(dòng)用于形成袋區(qū)的光致抗蝕劑膜的開 口邊緣，也能夠防止相鄰的相反導(dǎo)電型MISFET的特性變化。第三實(shí)施例下面參照?qǐng)D16至圖20B說明根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件及其 制造方法。本實(shí)施例與圖1至圖15C示出的根據(jù)第一、第二實(shí)施例的半導(dǎo)體 器件及其制造方法中同樣的部件用相同的附圖標(biāo)記表示，以避免重復(fù)或簡化 說明。圖16為示出根據(jù)本發(fā)明第一、第二實(shí)施例的半導(dǎo)體器件的制造方法中 口袋離子注入的方向的平面圖。圖17為示出離子注入的傾斜角和扭轉(zhuǎn)角的 示意圖。圖18為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中口袋離子注 入的方向的平面圖。圖19A為示出根據(jù)本發(fā)明第一、第二實(shí)施例的半導(dǎo)體器 件的制造方法中遮擋的影響的剖視圖。圖19B為示出根據(jù)本發(fā)明第一、第二 實(shí)施例的半導(dǎo)體器件的制造方法中遮擋的影響的平面圖。圖20A為示出根據(jù) 本實(shí)施例的半導(dǎo)體器件的制造方法中遮擋的影響的剖視圖。圖20B為示出根 據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中遮擋的影響的平面圖。圖16為圖3B或圖4B的步驟中根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的 平面圖。附圖中，x軸和y軸是與襯底表面平行的兩個(gè)相互垂直的方向，z 軸是襯底的法線方向。一般的半導(dǎo)體器件包括具有在兩個(gè)相互垂直的軸向方向上延伸的柵電 極的MISFET。也就是說，如圖16所示， 一個(gè)MISFET包括的柵電極20x在 x軸方向上延伸(在附圖中橫向地)，而另一個(gè)MISFET包括的柵電極20y 在y軸方向上延伸(在附圖中垂直地)。因此，在第一、第二實(shí)施例中，為了以相同的方式對(duì)包括柵電極20x的 MISFET和包括柵電極20y的MISFET進(jìn)行口袋離子注入，在從平面中來看 注入離子的前進(jìn)方向與柵電極20的延伸方向平行或者垂直的四個(gè)方向(如圖16中箭頭所示)上進(jìn)行口袋離子注入。也就是說，在圖17所示的坐標(biāo)系 中，在與襯底平面的y方向成O度、180度和士90度的角C)(扭轉(zhuǎn)角)的各 個(gè)方向上以角度^ (傾斜角)朝向襯底法線(z)方向傾斜的四個(gè)方向上進(jìn)行 離子注入。這樣，在包括柵電極20x的MISFET和包括柵電極20y的MISFET 中都能形成具有同樣雜質(zhì)分布的袋區(qū)。另一方面，在本發(fā)明中，如圖18所示，在從平面中來看注入離子的前 進(jìn)方向與柵電極20的延伸方向成45度的四個(gè)方向(如圖18中箭頭所示) 上進(jìn)行口袋離子注入。也就是說，在圖17所示的坐標(biāo)系中，在與襯底平面 的y方向成土45度和士135度的角①(扭轉(zhuǎn)角)的各個(gè)方向上以角^ (傾斜 角)朝向襯底法線(z)方向傾斜的四個(gè)方向上進(jìn)行離子注入。通過將口袋 離子注入的注入方向設(shè)定為這樣的四個(gè)方向，也能夠在包括柵電極20x的 MISFET和包括柵電極20y的MISFET中都形成具有同樣雜質(zhì)分布的袋區(qū)24、 30。采用根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法的優(yōu)點(diǎn)是，能夠抑制光致抗 蝕劑膜的遮擋的影響。下面描述以膜厚為h的光致抗蝕劑膜22 (或光致抗蝕劑膜28)作為掩 膜的傾斜角為^的傾斜角離子注入。圖19A和圖19B為示意性示出以90度的扭轉(zhuǎn)角O)進(jìn)行離子注入時(shí)遮擋 的影響的剖視圖和平面圖。圖20A和圖20B為示意性示出以45度的扭轉(zhuǎn)角① 進(jìn)行離子注入時(shí)遮擋的影響的剖視圖和平面圖。圖19A和圖19B用于第一、 第二實(shí)施例，圖20A和圖20B用于本實(shí)施例。當(dāng)扭轉(zhuǎn)角①為90度時(shí)，如圖19B所示，從平面中來看注入離子的前進(jìn) 方向與光致抗蝕劑膜22的邊緣垂直。在這種情況下，假定因?yàn)楣庵驴刮g劑 膜22的遮擋而沒有注入離子的區(qū)域的寬度為D(二hXtan")，參見圖19A。另一方面，當(dāng)扭轉(zhuǎn)角0為45度時(shí)，如圖20B所示，從平面中來看注入 離子的前進(jìn)方向與光致抗蝕劑膜22的邊緣成45度角。這里，從平面中來看， 受光致抗蝕劑膜22的遮擋影響的區(qū)域的干擾距離小于D。也就是說，由于 光致抗蝕劑膜22的遮擋而沒有注入離子的區(qū)域的寬度如下(參照?qǐng)D20B):DXsin①^D/^如上所述，將扭轉(zhuǎn)角O設(shè)定為45度時(shí)，受遮擋影響的區(qū)域?qū)挾瓤蓽p少到原來的1/V^ 。也就是說，考慮到扭轉(zhuǎn)角O，將公式(2)至(5)改寫后得到以下公式:因此，在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，當(dāng)從柵電極20的端部到器件隔離膜12的中間的距離為L〈(hXtan。/V^ +山時(shí)，光致抗蝕劑膜22 的與柵電極延伸方向平行的開口邊緣從器件隔離膜12的中間朝向p溝道 MISFET形成區(qū)移動(dòng)一個(gè)移動(dòng)量AL 0(hXtan0)/V^+山一L)。當(dāng)W2+d2<(hXtan。/V^f，光致抗蝕劑膜22的與柵電極20延伸方向 垂直的開口邊緣從器件隔離膜12的中間朝向p溝道MISFET形成區(qū)移動(dòng)一 個(gè)移動(dòng)量AW(》(hXtan^)/V^ —W2_d2)。如上所述，根據(jù)本實(shí)施例，在形成袋區(qū)的離子注入中，在從平面中來看 與柵電極形成45度角的四個(gè)方向上進(jìn)行離子注入，從而與從平面中來看與 柵電極平行和垂直的四個(gè)方向上進(jìn)行的傾斜角離子注入相比，這樣能夠?qū)l(fā) 生遮擋的寬度縮小到原來的1/W。因此，當(dāng)進(jìn)一步縮小器件時(shí)也能夠防止 MISFET由于遮擋而造成的特性變化。變型實(shí)施例本發(fā)明不限于上述實(shí)施例，也包括其它各種變型。例如，在第一至第三實(shí)施例中，改變用于形成光致抗蝕劑膜22、 28的 刻線上的圖案，使得光致抗蝕劑膜22、 28的開口邊緣移動(dòng)，但是也可以不 改變刻線上的圖案，而是通過控制曝光條件來移動(dòng)光致抗蝕劑膜22、 28的 邊緣。通過光刻形成的光致抗蝕劑膜22、 28是能夠通過改變光刻的條件(例 如曝光量等等)來移動(dòng)開口邊緣。例如，對(duì)于正性抗蝕劑，將曝光量增加到 超過規(guī)定曝光量，從而增大開口的尺寸。因此，通過設(shè)定曝光條件能夠?qū)嵤?本發(fā)明，使尺寸移動(dòng)量滿足AL和AW的條件。但是，通過曝光量來進(jìn)行尺寸移動(dòng)不能對(duì)光致抗蝕劑膜22、 28的各個(gè) 邊緣限定移動(dòng)量。對(duì)于光致抗蝕劑膜22的與柵電極20延伸方向平行的開口L<hXtanP X |sinO)| +dj ADhXtan0 X |sino| +d!—L W2 + d2<hXtan6> X |sinO| △W^hXtanP X |sino| —W2_d:(2，) (3，) (4，)(5，)邊緣和光致抗蝕劑膜22的與柵電極20延伸方向垂直的開口邊緣，為了防止 因?yàn)檎趽醵斐蒑ISFET特性變化，而將曝光條件設(shè)定為能夠獲得移動(dòng)量A L和AW中較大的一個(gè)。例如，當(dāng)像第一實(shí)施例中一樣，移動(dòng)量AL為13 nm， 移動(dòng)量AW為23nm時(shí)，將光致抗蝕劑膜22、 28的曝光條件設(shè)定為移動(dòng)量 不小于23 nm。曝光量基本上完全與顯影后的抗蝕劑寬度成比例，可改變曝光條件以滿 足任意的移動(dòng)量。在上述實(shí)施例中，描述了移動(dòng)光致抗蝕劑膜22的與柵電極20延伸方向 平行的開口邊緣和光致抗蝕劑膜22的與柵電極20延伸方向垂直的開口邊緣 的方法。但是，當(dāng)距離L和寬度Wp W2足夠大，而不會(huì)阻擋對(duì)有源區(qū)的口 袋離子注入時(shí)，可對(duì)光致抗蝕劑膜22的與柵電極20延伸方向平行的開口邊 緣和光致抗蝕劑膜22的與柵電極20延伸方向垂直的開口邊緣中的任一個(gè)進(jìn) 行移動(dòng)。根據(jù)布局，在同一半導(dǎo)體襯底上形成的元件具有不同的距離L和寬 度Wp W2，因此可以只對(duì)會(huì)受到遮擋的元件進(jìn)行移動(dòng)。在第一、第二實(shí)施例中，在n溝道MISFET和p溝道MISFET中都設(shè)置 了袋區(qū)。但是，可以在任一個(gè)MISFET中設(shè)置袋區(qū)。在第二實(shí)施例中，通過與側(cè)壁絕緣膜50的自對(duì)準(zhǔn)形成將成為將作為延 伸區(qū)的雜質(zhì)擴(kuò)散區(qū)26、 32。但是，可通過與側(cè)壁絕緣膜50的自對(duì)準(zhǔn)形成雜 質(zhì)擴(kuò)散區(qū)26、 32中的任一個(gè)。以上描述僅認(rèn)為是對(duì)本發(fā)明原理的示例性描述。對(duì)于本領(lǐng)域技術(shù)人員來 說易于想到多種變型和改型，所以發(fā)明人不希望將本發(fā)明限制在所示、所述 的具體結(jié)構(gòu)和應(yīng)用，因此，所有適當(dāng)?shù)淖冃秃偷韧锒伎梢曌髀淙氡景l(fā)明所 附權(quán)利要求書及其等同物的范圍之內(nèi)。
權(quán)利要求
1、一種半導(dǎo)體器件的制造方法，包括在第一區(qū)與第二區(qū)之間的邊界部分的半導(dǎo)體襯底中形成器件隔離膜，以在所述第一區(qū)中限定第一有源區(qū)，在所述第二區(qū)中限定第二有源區(qū)；在所述第一區(qū)中的半導(dǎo)體襯底上方形成柵極絕緣膜和柵電極；在具有所述柵電極的所述半導(dǎo)體襯底上方形成覆蓋所述第二區(qū)的第一光致抗蝕劑膜，所述第一光致抗蝕劑膜具有暴露所述第一有源區(qū)的開口，所述開口的邊界部分的邊緣的位置比所述器件隔離膜的中間更靠近所述第二有源區(qū)；以及以所述第一光致抗蝕劑膜和所述柵電極作為掩膜，在從所述半導(dǎo)體襯底的法線方向傾斜的方向上注入雜質(zhì)離子，從而在所述柵電極的兩側(cè)的所述半導(dǎo)體襯底中形成一對(duì)袋區(qū)。
2、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 對(duì)于所述開口的與所述柵電極的延伸方向平行的邊緣，將所述第一光致抗蝕劑膜的所述開口形成為使得當(dāng)給出L<hXtar^ X |sino| +山時(shí)，得到 △L》hXtan6> X卜in刮+^—1，其中，從所述柵電極的端部到所述器件隔離膜的中間的距離為L;所述 第一光致抗蝕劑膜的膜厚為h;離子注入從所述半導(dǎo)體襯底的法線方向傾斜 的傾斜角為^，離子注入從所述柵電極的延伸方向扭轉(zhuǎn)的扭轉(zhuǎn)角為O;從所 述柵電極的端部起不受所述第一光致抗蝕劑膜的遮擋的影響下進(jìn)行離子注 入的區(qū)域的寬度的最小寬度，即產(chǎn)生的MISFET的閾值電壓下降特性與在不 形成所述第一光致抗蝕劑膜下進(jìn)行離子注入來形成所述袋區(qū)時(shí)所產(chǎn)生的 MISFET的閾值電壓下降特性相同的最小寬度為dP其中，從所述開口的邊緣的中間朝向所述第二有源區(qū)的移動(dòng)量為AL。
3、 如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中 將所述第一光致抗蝕劑膜的開口形成為使得AL《Wi，其中，從所述第一有源區(qū)到所述器件隔離膜的中間的距離為Wp
4、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 對(duì)于所述開口的與所述柵電極的延伸方向垂直的邊緣，將所述第一光致抗蝕劑膜的所述開口形成為使得當(dāng)給出W2+d2<hXtanP X |sino|時(shí)，得到△W^hXtane X |sind)| _W2—d2，其中，從所述第一有源區(qū)到所述器件隔離膜的中間的距離為W2;所述第一光致抗蝕劑膜的膜厚為h;離子注入從所述半導(dǎo)體襯底的法線方向傾斜的傾斜角為0;離子注入從所述柵電極的延伸方向扭轉(zhuǎn)的扭轉(zhuǎn)角為①；從所 述柵電極端部起不受所述第一光致抗蝕劑膜的遮擋的影響下進(jìn)行離子注入 的區(qū)域的寬度的最小寬度，即產(chǎn)生的MISFET的閾值電壓下降特性與在不形 成所述第一光致抗蝕劑膜下進(jìn)行離子注入來形成所述袋區(qū)時(shí)所產(chǎn)生的 MISFET的閾值電壓下降特性相同的最小寬度為d2，其中，從所述開口的邊緣的中間到所述第二有源區(qū)的移動(dòng)量為AW。
5、 如權(quán)利要求4所述的半導(dǎo)體器件的制造方法，其中 將所述第一光致抗蝕劑膜的開口形成為使得AW《W2，其中，從所述第一有源區(qū)到所述器件隔離膜的中間的距離為W2。
6、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，在形成柵電極的步驟 之后還包括步驟以所述柵電極作為掩膜，在所述半導(dǎo)體襯底的法線方向上注入雜質(zhì)離 子，從而在所述柵電極的兩側(cè)的所述半導(dǎo)體襯底中形成將作為源/漏區(qū)的延伸 區(qū)的一對(duì)雜質(zhì)擴(kuò)散區(qū)。
7、 如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其中 在形成所述雜質(zhì)擴(kuò)散區(qū)時(shí)，以所述第一光致抗蝕劑膜和所述柵電極作為掩膜進(jìn)行離子注入。
8、 如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，在形成所述袋區(qū)與形成所述雜質(zhì)擴(kuò)散區(qū)之間還包括形成覆蓋所述第二 區(qū)并暴露所述第一有源區(qū)的第二光致抗蝕劑膜，其中在形成所述雜質(zhì)擴(kuò)散區(qū)時(shí)，以所述第二光致抗蝕劑膜和所述柵電極作為 掩膜進(jìn)行離子注入。
9、 如權(quán)利要求8所述的半導(dǎo)體器件的制造方法，在形成所述袋區(qū)與形成所述第二光致抗蝕劑膜之間還包括在所述柵電 極的側(cè)壁上形成側(cè)壁絕緣膜，其中在形成所述雜質(zhì)擴(kuò)散區(qū)時(shí)中，以所述第二光致抗蝕劑膜、所述柵電極和 所述側(cè)壁絕緣膜作為掩膜進(jìn)行離子注入。
10、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 在形成所述袋區(qū)時(shí)，分別從與所述柵電極的延伸方向成扭轉(zhuǎn)角0度、180度和±卯度的四個(gè)方向上注入雜質(zhì)離子。
11、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 在形成所述袋區(qū)時(shí)，分別從與所述柵電極的延伸方向成扭轉(zhuǎn)角士45度和士135度的四個(gè)方向上注入雜質(zhì)離子。
12、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 在形成所述第一光致抗蝕劑膜時(shí)，改變用于形成所述第一光致抗蝕劑膜的刻線上的圖案，從而將所述開口的邊緣朝向超出所述器件隔離膜的中間的 所述第二有源區(qū)移動(dòng)。
13、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 在形成所述第一光致抗蝕劑膜時(shí)，改變用于形成所述第一光致抗蝕劑膜的曝光條件，從而將所述開口的邊緣朝向超出所述器件隔離膜的中間的所述 第二有源區(qū)移動(dòng)。
14、 如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中 所述第一區(qū)為用于在其中形成第一導(dǎo)電型MISFET的區(qū)域，所述第二區(qū)為用于第二導(dǎo)電型MISFET的區(qū)域，所述第二導(dǎo)電型與所述第一導(dǎo)電型不同。
15、 一種半導(dǎo)體器件，包括第一晶體管，形成在半導(dǎo)體襯底的第一區(qū)中，包括第一柵極絕緣膜和 第一柵電極，形成在所述半導(dǎo)體襯底上方；第一源/漏區(qū)，形成在位于所述第 一柵電極的兩側(cè)的所述半導(dǎo)體襯底中；以及第一袋區(qū)，形成在所述第一柵電 極下面的區(qū)域中的所述半導(dǎo)體襯底與所述第一源/漏區(qū)之間；第二晶體管，形成在與所述第一區(qū)相鄰的第二區(qū)中，具有與所述第一晶體管的導(dǎo)電型不同的導(dǎo)電型；器件隔離膜，形成在所述第一區(qū)與所述第二區(qū)之間；以及 第一雜質(zhì)區(qū)，摻雜有用于形成所述第一袋區(qū)的第一雜質(zhì)，所述第一雜質(zhì)區(qū)更靠近超出所述器件隔離膜的中間的所述第二區(qū)。
16、 如權(quán)利要求15所述的半導(dǎo)體器件，其中所述第二晶體管包括第二柵極絕緣膜和第二柵電極，形成在所述半導(dǎo) 體襯底上方；第二源/漏區(qū)，形成在位于所述第二柵電極的兩側(cè)的所述半導(dǎo)體襯底中；以及第二袋區(qū)，形成在所述第二柵電極下面的區(qū)域中的所述半導(dǎo)體襯底與所述第二源/漏區(qū)之間；以及在所述器件隔離膜的中間附近形成第二雜質(zhì)區(qū)，所述第二雜質(zhì)區(qū)摻雜有 形成所述第一袋區(qū)的第一雜質(zhì)和形成所述第二袋區(qū)的第二雜質(zhì)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法，該方法包括在用于限定第一有源區(qū)和第二有源區(qū)的第一區(qū)與第二區(qū)之間的邊界部分的半導(dǎo)體襯底中形成器件隔離膜。在第一區(qū)中的半導(dǎo)體襯底上形成柵極絕緣膜和柵電極。在具有柵電極的半導(dǎo)體襯底上形成覆蓋第二區(qū)的第一光致抗蝕劑膜，第一光致抗蝕劑膜具有暴露第一有源區(qū)的開口，開口的邊界部分的邊緣的位置比器件隔離膜的中間更靠近第二有源區(qū)。以第一光致抗蝕劑膜和柵電極作為掩膜，在偏向半導(dǎo)體襯底的法線方向的方向上注入雜質(zhì)離子，從而在柵電極的兩側(cè)的半導(dǎo)體襯底中形成袋區(qū)。本發(fā)明也能夠抑制光致抗蝕劑膜的遮擋的影響，從而防止MISFET的特性變化。
文檔編號(hào)H01L21/8238GK101256981SQ20081008236
公開日2008年9月3日 申請(qǐng)日期2008年2月29日 優(yōu)先權(quán)日2007年3月2日
發(fā)明者佐久間崇 申請(qǐng)人:富士通株式會(huì)社