專利名稱：半導體集成電路裝置及其制造方法
技術領域：
本發(fā)明涉及半導體集成電路，尤其涉及半導體體電路中的應變溝道晶體管。
背景技術：
MOS晶體管的性能可通過在溝道區(qū)中產生一適合的應力而提升，因此制 造出所謂的應變溝道晶體管。例如可通過在晶體管的溝道區(qū)產生一張應力來 增強n溝道晶體管的性能，以及可通過在晶體管的溝道區(qū)產生一壓應力來增 強p溝道晶體管的性能。
一些常見的溝道晶體管使用一高應力蓋層(high-stress capping layer)覆蓋 于晶體管上，以產生需要的應力。其它常見的應變溝道晶體管則在柵極結構 上使用硅化應力源，以產生需要的應力。在U.S.專利No. 6，890，808中有在 柵極結構上使用硅化應力源的敘述。
在使用CMOS晶體管對的集成電路中，需在p溝道晶體管的溝道區(qū)中提 供一壓應力，且在n溝道晶體管的溝道區(qū)中提供一張應力，才能提升兩種類 型的晶體管的性能。然而，使用傳統(tǒng)方法很難制造出p溝道晶體管受到壓應 力而n溝道晶體管受到張應力的CMOS晶體管對。
因此業(yè)界急需改善制造半導體集成電路的方式，以對晶體管溝道施加所 需的張應力或壓應力。

發(fā)明內容
本發(fā)明提供一種半導體集成電路裝置，包括 一半導體基底； 一第一晶 體管，其包括一第一阱形成于該半導體基底中與一第一柵極結構位于該半導 體基底上且延伸離開該半導體基底，其中該第一柵極結構包括一第一柵極電 極在該第一阱上，且該第一柵極結構還包括一應力源，其產生一第一應力于 該第一阱中，且該第一柵極電極介于該應力源與半導體基底之間； 一第二晶
體管，其包括一第二阱形成在該半導體基底中與一第二柵極結構于該半導體 基底上且延伸離開該半導體基底，其中該第二柵極結構包括一第二柵極電極
在該第二阱上，且該第二柵極結構比該第一柵極結構高；以及一材料層，其
與該第二柵極結構接觸，該材料層產生一第二應力于該第二阱中。
根據所述的半導體集成電路裝置，其中該第一應力為一壓應力，且該第
二應力為一張應力。
根據所述的半導體集成電路裝置，其中該材料層包括一介電材料。 根據所述的半導體集成電路裝置，其中該第二柵極結構至少比該第一柵
極結構高200A。
根據所述的半導體集成電路裝置，其中該應力源與該第一柵極電極接觸。
根據所述的半導體集成電路裝置，其中該應力源包括一硅化材料形成于 該第一柵極電極上。
根據所述的半導體集成電路裝置，其中該第二柵極電極結構包括一硅化
材料形成于該第二柵極電極上。
根據所述的半導體集成電路裝置，其中該第一晶體管為一p溝道晶體管，
且該第二晶體管為n溝道晶體管。
本發(fā)明還提供一種半導體集成電路裝置的制造方法，包括形成一第一 阱于該半導體基底中；提供一第一柵極結構于該半導體基底上，且該第一柵 極結構延伸離開該半導體基底，其中包括提供一應力源于該第一柵極結構 中，該應力源提供一第一應力于該第一阱中，且還包括提供一第一柵極電極 于該第一柵極結構中并位于該第一阱上且介于該應力源與該半導體基底之 間；形成一第二阱于該半導體基底中；提供一第二柵極結構于該半導體基底 上，該第二柵極結構比該第一柵極結構高，且其包括一第二柵極電極位于該 第二阱上；以及形成一材料層其與該第二柵極結構接觸且產生一第二應力于 該第二阱中。
根據所述的半導體集成電路裝置的制造方法，其中該提供該應力源的步 驟包括提供該應力源與該第一柵極電極接觸。
根據所述的半導體集成電路裝置的制造方法，其中該提供該應力源的步 驟包括形成一硅化材料于該第一柵極電極上。
根據所述的半導體集成電路裝置的制造方法，其中該提供該第一柵極電 極與第二柵極電極的步驟包括提供一柵極電極材料，該柵極電極材料具有 一第一部分與一第二部分；選擇性蝕刻該第一部分以減少其部分高度；以及 圖案化該第一與第二部分以分別形成該第一柵極電極與第二柵極電極，其中 該第一柵極電極比該第二柵極電極低。
通過本發(fā)明的半導體集成電路裝置及其制造方法能夠對晶體管溝道施 加所需的張應力或壓應力。
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特 舉優(yōu)選實施例，并結合所附圖示，作詳細說明如下-


圖1顯示本發(fā)明實施例的半導體集成電路裝置。
圖2顯示一柵極電極沉積的步驟。
圖3和圖4顯示注入柵極的步驟。
圖5顯示一柵極蝕刻步驟。
圖6顯示沉積一硬掩模的步驟。
圖7顯示通過圖案化產生結構與柵極形成的步驟。
圖8顯示一間隙壁形成的步驟。
圖9顯示圖8移除間隙壁后的剩余結構。
圖10顯示一硅化程序，其可用于圖1的裝置的制造。
其中，附圖標記說明如下-
I 淺溝槽隔離結構 3 硅化物
5 P柵極
7 N柵極
a N柵極7的高度
b P柵極5的高度
9 柵極介電層
II 半導體基底 12 n溝道晶體管
13 p型阱
14 p溝道晶體管
15 n型阱 17 應力源 19 蓋層
21 柵極電極材料
21A、 21B 柵極電極材料21的一部分 31、 41 柵極掩模
33 n型柵極電極注入
43 p型柵極電極注入
51 掩模
81 介電襯層
82 間隙壁 91 硅化程序 101源/漏極區(qū)
具體實施例方式
本發(fā)明實施例可通過調整應力的本質與大小來有效提升n溝道與p溝道 晶體管的性能。如上所述，n溝道晶體管的溝道中需要引發(fā)一縱向(即源極 至漏極的方向)張應力，p溝道晶體管的溝道中也需引發(fā)一縱向壓應力。根 據本發(fā)明的一些實施例，位于柵極電極上的多晶硅可引發(fā)縱向壓應力于一 p 溝道晶體管的溝道中，且一張力蓋層可引發(fā)一縱向張應力于n溝道晶體管的 溝道中。而此實施例顯示于圖1。
在圖1的結構中，n溝道晶體管12與p溝道晶體管14分別包括一p型 阱13與一n型阱15。 p型阱13與n型阱15形成在一半導體基底11中，且 通過隔離結構-淺溝槽隔離結構(shallow trench isolation structure, STI)l來彼 此分隔。晶體管14的柵極結構18包括一硅化物3位于晶體管14的柵極電 極5 (P柵極)上。晶體管12的柵極16具有一結構與柵極18的相似，但柵 極結構16的柵極電極7 (N柵極)從基底延伸的高度高于柵極電極5 (P柵
極)。
柵極電極7 (N柵極)具有一高度"a"以及柵極電極5 (P柵極)具有 一高度"b"，其中b<a。在一些實施例中，N柵極7的高度"a"至少大 于P柵極5的高度"b"約200 A。通過過度蝕亥lj(over-etching)P柵極電極可 達到此高度的差異。如在U.S.專利No. 6,890,808中所述，硅化物形成在經 過度蝕刻的柵極電極(如圖1中的P柵極5)上當可作一應力源，且產生一 縱向壓應力于晶體管溝道(圖l中的p型溝道15)中。
如圖1所示，蓋層19 (在一些實施例中為介電層) 一般位于柵極結構 16與18上，且包圍著柵極結構16與18并與其接觸。本技術領域的技術人 員已知，可使用一蓋層例如層19來引發(fā)位于其下方的晶體管溝道中所需的 應力(張力或壓力)。在一些實施例中，圖1中的蓋層19包括一縱向張應 力于p型阱13中。因此通過蓋層19與應力源17的結合，本發(fā)明實施例可 于n型阱15中產生縱向壓應力且在p型阱13中產生縱向張應力。
圖2-圖10概略顯示根據本發(fā)明實施例，可用來制作圖1結構的工藝。
先，在半導體基底11中形成n型摻雜與p型摻雜阱(未顯示)分別 當作n溝道晶體管12與p溝道晶體管14的有源區(qū)。接著形成柵極介電層9， 如圖2所示。在許多實施例中可通過熱氧化(thermal oxidation)、熱氧化與氮 化、化學氣相沉積、濺射或本技術領域所熟知的其它技術來形成柵極介電層 9。在許多實施例中，柵極介電層9包括一常見材料，例如二氧化硅、或氮 氧化硅，且其厚度為約8-100 A。在一實施例中，柵極氧化物的厚度約為8-10 A。在另一實施例中，柵極介電層9包括一高介電常數材料，其等效的氧化 厚度約為8-100 A。高介電常數材料包括氧化鋁(^203)、氧化鉿(HfQ2)、氧化 鋯(Zr02)、氮氧化鉿(HfDN)、硅酸鉿氧化合物(HfSi04)、硅酸鋯氧化合物 (ZrSi04)與氧化鑭(La203)。
如圖2所示，在形成柵極介電層9之后，沉積一柵極電極材料21。柵極 電極材料21通過柵極介電層9與半導體基底11電性分離。在許多實施例中， 柵極電極材料包括多晶硅、多晶硅鍺、耐火材料、化合物與其它導電材料， 其中耐火材料例如是鉬與鎢，而化合物例如是氮化鈦。在一些實施例中，柵 極電極材料為多晶硅，且柵極電極為氮氧化硅。在一些實施例中，可將注入 物，如已知的功函數(workfimction)注入物導入柵極電極材料中以改變電極的
功函數。
如圖3所示，將一柵極掩模31沉積于柵極電極材料21的一部分21A上， 此部分21A是用來形成p溝道晶體管14。之后，執(zhí)行圖3中的n型柵極電 極注入33。接著，如圖4所示，移除柵極掩模31，且沉積一柵極掩模41位 于柵極電極材料21的一部分21B上，此部分21B是用來形成n溝道晶體管 12。然后執(zhí)行p型柵極電極注入(使用如硼、鎵或銦)43。
如圖5所示，在p型柵極電極注入之后，通過使用反應離子蝕刻(reactive ion etching)來蝕刻柵極電極材料21的一部分21A。 p型電極的厚度為 200-1200 A,而PMOS電極與NMOS電極的厚度比為1/5-4/5。 p型電極的優(yōu) 選厚度為50 nm，而PMOS電極與NMOS電極的優(yōu)選厚度比為1/2。如圖6 所示，在蝕刻后的部分21A上沉積一掩模51。之后使用一般方式圖案化與 蝕刻，以產生柵極電極P柵極5與N柵極7。所產生的結構顯示于圖7中。 在一實施例中，可利用含氯或硼的等離子體蝕刻來蝕刻柵極電極材料，以對 柵極介電層提供高蝕刻選擇比。
在形成柵極電極之后，形成源/漏極延伸區(qū)與口袋區(qū)(未顯示)。在一實 施例中，可以離子注入、等離子體浸沒離子注入(plasma immersion ion implantation, PIII)與其它本技術領域已知的技術來達成上述的工藝。接著， 通過沉積與選擇性蝕刻在柵極電極的側壁上形成介電襯層(didectric liner)81 與間隙壁82，其剖面如圖8所示。在一些實施例中，間隔材料(spacer material) 包括一介電材料，例如氮化硅或二氧化硅。在間隙壁形成后注入深源/漏極區(qū) (未顯示)。
如圖9所示，在注入源/漏極區(qū)后，移除間隙壁82。之后，在一實施例 中，執(zhí)行一硅化程序91以形成硅化物，如圖9所示。在一實施例中，可使 用一 自對準硅化物工藝(self-aligned silicide process)來形成硅化工藝的導電材 料。在其它實施例中，可使用其它材料沉積工藝來形成硅化工藝的導電材料 (此敘述代表不同硅化工藝)。如圖10所示，硅化材料形成在源/漏極區(qū)101 上以及柵極電極N柵極7與P柵極5上。
于柵極電極N柵極7與P柵極5上執(zhí)行的硅化程序完成了晶體管12的 柵極電極16與晶體管14的柵極電極18 (參見圖1)。
接著，將圖1中的蓋層19形成在晶體管12與14上。在一實施例中，蓋層19為一高應力(high-stress)薄膜，例如氮化硅或任何其它適合高應力的 材料。在許多實施例中，通過蓋層19所給予的應力在本質上不是張力就是 壓力，且其范圍約0.1-4 Gpa。在一實施例中，可通過化學氣相沉積來形成高 應力薄膜，例如低壓化學氣相沉積(low-pressure CVD， LPCVD)或等離子體增 強化學氣相沉積(plasma-enhancedCVD，PECVD)。在形成蓋層19之后，如同 一般傳統(tǒng)工藝，執(zhí)行接觸窗蝕刻、金屬化(metallization)與鈍化工藝(passivation) 以完成元件的制作。
雖然本發(fā)明已以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明，任 何所屬領域的技術人員，在不脫離本發(fā)明的精神和范圍內，應當可作些許的 更動與潤飾，因此本發(fā)明的保護范圍應當視后附的權利要求范圍所界定的內 容為準。
權利要求
1.一種半導體集成電路裝置，包括一半導體基底；一第一晶體管，其包括一第一阱形成于該半導體基底中以及一第一柵極結構位于該半導體基底上且延伸離開該半導體基底，其中該第一柵極結構包括一第一柵極電極在該第一阱上，且該第一柵極結構還包括一應力源，其產生一第一應力于該第一阱中，且該第一柵極電極介于該應力源與半導體基底之間；一第二晶體管，其包括一第二阱形成在該半導體基底中以及一第二柵極結構于該半導體基底上且延伸離開該半導體基底，其中該第二柵極結構包括一第二柵極電極在該第二阱上，且該第二柵極結構比該第一柵極結構高；以及一材料層，其與該第二柵極結構接觸，該材料層產生一第二應力于該第二阱中。
2. 如權利要求1所述的半導體集成電路裝置，其中該第一應力為一壓應 力，且該第二應力為一張應力。
3. 如權利要求1所述的半導體集成電路裝置,其中該材料層包括一介電 材料。
4. 如權利要求1所述的半導體集成電路裝置，其中該第二柵極結構至少 比該第一柵極結構高200A。
5. 如權利要求1所述的半導體集成電路裝置，其中該應力源與該第一柵 極電極接觸。
6. 如權利要求5所述的半導體集成電路裝置，其中該應力源包括一硅化 材料形成于該第一柵極電極上。
7. 如權利要求6所述的半導體集成電路裝置，其中該第二柵極電極結構 包括一硅化材料形成于該第二柵極電極上。
8. 如權利要求1所述的半導體集成電路裝置，其中該第一晶體管為一p 溝道晶體管，且該第二晶體管為n溝道晶體管。
9. 一種半導體集成電路裝置的制造方法，包括 形成一第一阱于該半導體基底中； 提供一第一柵極結構于該半導體基底上，且該第一柵極結構延伸離開該 半導體基底，其中包括提供一應力源于該第一柵極結構中，該應力源提供一 第一應力于該第一阱中，且還包括提供一第一柵極電極于該第一柵極結構中 并位于該第一阱上且介于該應力源與該半導體基底之間；形成一第二阱于該半導體基底中；提供一第二柵極結構于該半導體基底上，該第二柵極結構比該第一柵極 結構高，且其包括一第二柵極電極位于該第二阱上；以及形成一材料層，其與該第二柵極結構接觸且產生一第二應力于該第二阱中。
10. 如權利要求9所述的半導體集成電路裝置的制造方法，其中該提供 該應力源的步驟包括提供該應力源與該第一柵極電極接觸。
11. 如權利要求IO所述的半導體集成電路裝置的制造方法，其中該提供 該應力源的步驟包括形成一硅化材料于該第一柵極電極上。
12. 如權利要求9所述的半導體集成電路裝置的制造方法，其中該提供 該第一柵極電極與第二柵極電極的步驟包括:提供一柵極電極材料，該柵極 電極材料具有一第一部分與一第二部分；選擇性蝕刻該第一部分以減少其部 分高度；以及圖案化該第一與第二部分以分別形成該第一柵極電極與第二柵 極電極，其中該第一柵極電極比該第二柵極電極低。
全文摘要
本發(fā)明提供一半導體集成電路裝置及其制造方法，其可選擇性對第一與第二晶體管的溝道施加應力。其中一第一晶體管的柵極結構包括一應力源，其在第一晶體管的溝道中產生應力，且一第二晶體管的柵極結構與一材料層接觸，而材料層在第二晶體管的溝道中產生應力。通過本發(fā)明的半導體集成電路裝置及其制造方法能夠對晶體管溝道施加所需的張應力或壓應力。
文檔編號H01L27/092GK101350352SQ200810083369
公開日2009年1月21日 申請日期2008年3月13日 優(yōu)先權日2007年3月13日
發(fā)明者李文欽, 柯志欣, 葛崇祜, 陳宏瑋 申請人:臺灣積體電路制造股份有限公司