專利名稱：集成電路結構及其形成方法
技術領域：
本發(fā)明涉及集成電路，且特別涉及內(nèi)連結構(interco皿ect structures)的結構及其形成方法，具體指內(nèi)連結構的可靠度(reliability)的改善方法。
背景技術：
鑲嵌(damascene)工藝為目前制備金屬導線(metal lines)與通路(vias)常見方法之一。 一般而言，上述方法是于一介電層內(nèi)形成一開口，而上述介電層則垂直地分隔了金屬膜層。上述開口通常采用傳統(tǒng)光刻與蝕刻技術所形成。于開口形成后，接著于上述開口內(nèi)填入如銅或銅合金的材料。接著通過化學機械研磨法(CMP)除去高于上述介電層表面的多余銅或銅合金材料。剩余的銅或銅合金材料便形成了通路及/或金屬導線。
基于其低電阻值表現(xiàn)，因此于內(nèi)連結構內(nèi)優(yōu)選地應用銅材料。然而，當內(nèi)連結構的型態(tài)持續(xù)縮減而其電流密度持續(xù)增加時，銅材料的應用仍遇到了電至夂遷移(electro-migration， EM)與應力遷移(stress migration, SM)等可靠度問題。
請參照圖1，其繪示了于形成一公知內(nèi)連結構時的中間結構的剖面情形。在此，銅導線4形成于低介電常數(shù)介電層2之內(nèi)。蝕刻停止層6形成于銅導線4的頂面以及低介電常數(shù)介電層2之上。
如圖l所示的內(nèi)連結構所遇到的問題之一即為可靠度問題，其結果可通過時依性介電擊穿(time dependent dielectric breakdown, TDDB)測試所量測得到。時依性介電擊穿與內(nèi)連結構內(nèi)的銅的電致遷移情形有關。銅的電致遷移情形造成了銅原子自部分的內(nèi)連結構遷移至其他部分，因而形成了孔洞。如此的情形不但使得內(nèi)連結構的阻容延遲(RC dday)增加，且最終將導致了電路的短路情形。當集成電路形成采用先進工藝時，例如32納米或32納米以下的工藝時，上述問題將特別嚴重。因此，于如此微小結構之中，位于銅與其下方的蝕刻停止層間的不良介面將使得內(nèi)連結構對于電致遷移表現(xiàn)出不良的抵抗能力。
目前已見有多種方法以降低電致遷移情形。這些方法例如包括形成金屬 上蓋物于銅導線之上，而上述金屬上蓋物通常通過CoWP所形成。而這些方 法通常仍具有部分缺點，例如為增加制造成本。因此，由此需要改善內(nèi)連結 構對于電致遷移的抵抗能力的其他方法。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供了集成電路結構及其形成方法。 依據(jù)一實施例，本發(fā)明的集成電路結構的形成方法，包括-
提供一半導體基板；形成一介電層于該半導體基板上；于該介電層內(nèi) 形成一開口；形成一籽晶層于該開口內(nèi)；形成一銅導線于該籽晶層上，其中 至少該籽晶層與該銅導線之一包括一合金化材料；以及形成一蝕刻停止層 于該銅導線之上。
依據(jù)另一實施例，本發(fā)明的集成電路結構的形成方法，包括 提供一半導體基板；形成一介電層于該半導體基板上；于該介電層內(nèi)形 成一開口；形成一阻障層，該阻障層的一部位于該開口內(nèi)；形成一籽晶層于 阻障層上，其中該籽晶層包括合金材料；填入一銅材料于該開口內(nèi)及該籽晶 層上；施行一平坦化程序以移除高出該介電層的多余該銅材料、該籽晶層以 及該阻障層，其中于該開口內(nèi)的該銅材料的一剩余部形成一銅導線；對該銅 線的一頂面施行一前處理程序，該前處理程序采用選自實質(zhì)上由硅甲烷與鍺 甲烷所組成族群的一工藝氣體；以及形成一蝕刻停止層于該銅導線之上并與 該銅導線相鄰。
依據(jù)又一實施例，本發(fā)明的集成電路結構的形成方法，包括； 提供一半導體基板；形成一介電層于該半導體基板上；于該介電層內(nèi)形 成一開口；形成一阻障層，該阻障層的一部位于該開口內(nèi)；形成一籽晶層于 阻障層上；填入一銅材料于該開口內(nèi)及該籽晶層上，其中至少該籽晶層以及 填入于該開口內(nèi)的該銅材料之一包括一合金化材料；施行一平坦化程序以移 除高于該介電層的多余該銅材料、該籽晶層以及該阻障層，其中于該開口內(nèi) 的該銅材料的剩余部形成一銅導線；采用硅甲烷對該銅導線的一頂面施行一 第一前處理程序；以及于該第一前處理程序之后，采用鍺甲垸對該銅導線的該頂面施行一第二前處理程序。
依據(jù)另一實施例，本發(fā)明的集成電路結構，包括
一半導體基板； 一介電層，位于該半導體基板上； 一開口，位于該介電 層內(nèi)； 一銅導線，填入于該開口； 一介電層，位于該銅導線上；以及一介面 區(qū)，位于該銅線與該介電層之間且緊鄰該銅導線與該介電層，其中該介面區(qū) 包括一合金，該合金包括非銅的合金化材料以及選自于實質(zhì)上由硅、鍺或其 組合物所組成族群的一元素。
依據(jù)又一實施例，本發(fā)明的集成電路結構，包括
一半導體基板； 一介電層，位于該半導體基板上； 一開口，位于該介電 層內(nèi)； 一籽晶層，位于該開口內(nèi)及該介電層上； 一銅導線，填入于該開口內(nèi) 并位于該籽晶層上，其中于該籽晶層的一非銅的合金化材料具有一第一重量 百分比大于位于該銅導線內(nèi)的一非銅的合金化材料的一第二百分比； 一介電 層位于該銅導線之上；以及一介面區(qū)，介于該銅導線與該介電層之間且且緊 鄰該銅導線與該介電層，其中該介面區(qū)包括一合金，該合金包括一非銅的合 金化材料以及選自于實質(zhì)上由硅、鍺或其組合物所組成族群的一元素。
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特 舉一優(yōu)選實施例，并配合所附附圖，作詳細說明如下


圖1顯示了具有位于一銅線上的一蝕刻停止層的一公知內(nèi)連結構； 圖2至圖7為一系列剖面圖，顯示了依據(jù)本發(fā)明一實施例的制造情形中 的中間過程；
圖8為一圖表，顯示了試樣隨著時間函數(shù)的累計故障率；以及
圖9顯示了試樣的故障次數(shù)。
其中，附圖標記說明如下-
2 低介電常數(shù)介電層；
4 銅導線；
6 蝕刻停止層；
18 基礎結構；
18廣半導體基板；182~上方膜層；
20 低介電常數(shù)介電層; 26 開口；
30、 38 阻障層； 32、 39~籽晶層； 34 銅材料；
36 銅導線； 37~沉積的硅及/或鍺； 42 蝕刻停止層； 44 介面區(qū)；
T 籽晶層厚度。
具體實施例方式
本發(fā)明提供了具有合金化材料(alloying materials)的銅導線的內(nèi)連結構及 其制造方法。于以下附圖中，分別繪示了依據(jù)本發(fā)明一實施例的制造過程的 中間階段。通過這些附圖而繪示本發(fā)明的實施例，其中相似的標號代表相同 的元件。
圖2繪示了形成于介電層20內(nèi)的開口 26，介電層20形成于一基礎結構 18之上。在此，基礎結構18可包括一半導體基板，在此標示為18i以及其 上方膜層182，上方膜層182例如為蝕刻停止層(ESL)、層間介電層(ILD)以及 金屬層間介電層(IMD，未顯示)。半導體基板18,可為一單晶半導體基板或一 化合物半導體基板。例如電晶體的有源元件(未顯示)可形成于半導體基板18! 之上。開口 26可為用于形成一金屬導線的一溝槽。于一實施例中，介電層 20具有一低介電常數(shù)(k值)，其優(yōu)選地少于3.5，故于下文中將介電層20稱 呼為低介電常數(shù)(low-k)介電層20。優(yōu)選地，低介電常數(shù)介電層20具有少于 2.8的一介電常數(shù)，因而也可稱呼為極低介電常數(shù)(extralow-k， ELK)介電層。 低介電常數(shù)介電層20可包括常用的材料，例如含碳的介電材料，且還可包 括含氮、氫、氧及上述元素的組合。于低介電常數(shù)介電材料層20內(nèi)也可存 在有孔洞結構(porous structure)以降低其介電常數(shù)值。
圖3繪示了(擴散)阻障層30的形成。阻障層30優(yōu)選地包括鈦、氮化鈦、鉭、氮化鉭或其他材料，其可采用物理氣相沉積法或者化學氣相沉積法所形
成。阻障層30的厚度可介于20埃至200埃。然而，熟悉此技術領域的技術 人員可以理解于本文中的上述尺寸與其所應用形成集成電路的技術有關，且 將隨著所形成技術的尺寸縮減而減少。
圖4繪示了籽晶層32的形成。籽晶層32由一基礎金屬材料與合金化材 料(alloyingmaterials)合金化后所形成。優(yōu)選地，于籽晶層32內(nèi)的基礎金屬材 料具有高于90%的百分比?；A金屬材料優(yōu)選地為銅，雖然其也可為釕或其 他可應用的材料。合金化材料的選擇與其于應用的基礎金屬材料內(nèi)的溶解率 有關，其優(yōu)選地需具有較高的溶解率。此外，所得到的合金也優(yōu)選地具有一 低電阻率?；谏鲜鰞蓷l件，于籽晶層32內(nèi)的合金化材料可選自由鈀、金、 銀、鋁、鈮、鉻、硼、鈦、銦、錳及上述材料的組合所組成的族群。于籽晶 層內(nèi)的合金化材料優(yōu)選地具有介于0.1%~10%(重量百分比)的一百分比，且更 佳地介于0.25%~1%。籽晶層32的厚度T優(yōu)選地介于20埃 300埃，也可使 用較大或較少的厚度。值得注意的是，于籽晶層32內(nèi)合金化材料的重量百 分比的增加雖可提升內(nèi)連結構的可靠度表現(xiàn)。然而，過量的合金化材料也將 負面地造成內(nèi)連結構的電阻率(resistivity)的顯著增加。因此合金化材料的添 加量的決定需兼顧可靠度與電阻率等眾多要求。
優(yōu)選地，籽晶層32采用物理氣相沉積法所形成，其可能包括直流電濺 鍍(DC sputter)、射頻濺鍍(RF sputter)、偏壓濺鍍(bias sputter)、磁化濺鍍 (magnetron sputter)或類似方法。其所使用的個別耙材可包括期望的如銅或釕 的基礎材料以及合金化材料?；蛘?，籽晶層32可通過眾多化學氣相沉積法 中之一所形成，或者采用包括基礎金屬材料以及合金化材料的離子電鍍?nèi)芤?的無電電鍍方式所形成。
接著，如圖5所述，于開口 26的剩余部分中填入銅材料34。于優(yōu)選實 施例中，銅34采用電鍍方式形成，其是將具有如圖4所示的結構的晶片浸 入于包括離子化的銅一電鍍?nèi)芤褐兴纬?。在此雖標示為銅材料34，其也可 為包括合金化材料的銅合金。同樣地，合金化材料優(yōu)選地具有相對于銅的一 高溶解率，且所得到的銅材料34優(yōu)選地具有一低電阻率。如此，合金化材 料優(yōu)選地可選自由鈀、金、銀、鋁、鈮、鉻、硼、鈦、銦、錳及上述材料的 組合所組成的族群。合金化材料的重量百分比優(yōu)選地介于0.1% 10%，且更
10佳地介于0.25%~1%。實驗數(shù)據(jù)顯示了具有這些范圍的合金化材料對于所得
到的內(nèi)連結構的可靠度具有優(yōu)良的改善結果，且不會顯著地增加所得到的銅 導線的電阻率。
接著，請參照圖6，接著施行一化學機械研磨程序以移除位于低介電常 數(shù)介電層20上的多余銅材料34、籽晶層32以及阻障層30，于開口26內(nèi)留 下銅導線36以及個別籽晶層32以及阻障層30的下方部(underlying portkms)。 阻障層30以及籽晶層32的剩余部分以下分別稱為阻障層38以及籽晶層39。 熟悉此技術領域的技術人員可以理解當籽晶層39以及銅導線36形成相同材 料時，其間便不容易產(chǎn)生區(qū)別。如此特別真實由于后續(xù)的熱預算問題，其將 造成其間的內(nèi)部擴散問題。然而，當摻雜有不同的合金化材料及/或具有不同 的重量百分比時，縱使于內(nèi)部擴散情形發(fā)生后，于摻雜有合金化材料之處的 各合金化材料的重量百分比仍相對為高。
于前述的實施例中，銅導線36以及籽晶層39都包括有合金化材料?；?者，銅導線36以及籽晶層39之一可包括有合金化材料，而另一膜層則大體 包括未經(jīng)摻雜的純基礎金屬材料(銅/釕)。
接著施行一前處理程序(pretreatment，未顯示)以處理銅導線36以及籽晶 層39的表面。于優(yōu)選實施例中，此預先處理程序包括如硅甲垸(silane， SiH4) 的含硅氣體(silicon-containing gas)或如鍺甲烷(GeH4)的含鍺氣體 (germanium-containing gas)。此前處理程序優(yōu)選地為于溫度介于150~350°C的 一熱前處理程序。優(yōu)選地，于此熱前處理程序中不使用任何的等離子體。于 一實施例中，上述熱前處理程序使用包括硅甲烷與氨氣的工藝氣體。于其他 實施例中，則使用的工藝氣體包括硅甲烷以及選自于由氫氣、氮氣及上述氣 體的組合所組成族群的一氣體。于另一實施例中，此前處理程序包括兩個工 藝步驟，于第一工藝步驟內(nèi)采用包括硅甲垸的工藝氣體。此外，于第一工藝 步驟內(nèi)也可采用氨氣或包括氫氣與氮氣的一混合氣體。于第二工藝步驟中所 使用的工藝氣體則包括鍺甲垸。同樣地，于第二工藝步驟中也可使用包括氨 氣、氮氣、氫氣或包括氫氣與氮氣的混合氣體的工藝氣體。值得注意的是， 上述第一與第二工藝步驟的施行順序優(yōu)選地不能顛倒或者不能同時施行。其 理由在于鍺與基礎金屬材料的合金化過程中較為活潑。故當?shù)诙に嚥襟E與 第一工藝步驟同時施行或早于第一步驟施行，由于基礎金屬材料早已與鍺相互鍵結，硅將不會沉積并與基礎金屬材料合金化。于又一實施例中，工藝氣 體則包括鍺甲烷。其也可包括氨氣、氮氣、氫氣以及包括氮氣與氫氣的混合氣體。
圖7繪示了蝕刻停止層42的形成。蝕刻停止層42由介電材料所形成， 其優(yōu)選地具有高于3.5的一介電常數(shù)，且包括如氮化硅、氮化碳、氮化碳氮、 氧化碳硅、CHX、 COyHx及上述材料的組合物等材料。
于上述前處理程序中，于工藝氣體內(nèi)的硅及/或鍺沉積于銅導線36與籽 晶層39的表面并與之合金化。于圖6內(nèi)沉積的硅及/或鍺繪示為膜層37，雖 然于沉積時合金化同時完成，故可能或不可能發(fā)現(xiàn)有未合金化的硅及/或鍺的 膜層。于后續(xù)工藝步驟中，接著施行后續(xù)的熱回火程序，其優(yōu)選地于介于 250°C -450°(3下的溫度下施行以更加加速合金化的形成。后續(xù)的熱回火可來 自于后續(xù)的金屬線后回火(back end of line, BEOL)工藝步驟，例如為于其上 的低介電常數(shù)介電層形成后再施行?；蛘?，也可通過一額外的一獨立熱回火 程序所達成。由于熱預算的考慮，于籽晶層39及/或銅導線39內(nèi)的合金化材 料傾向于擴散至介于銅導線36(以及籽晶層39)及上方的蝕刻停止層42之間 的介面區(qū)44(請參照圖7)且為該區(qū)內(nèi)材料所牽絆。合金化材料可接著與銅及 硅/鍺產(chǎn)生合金化。如此，介面區(qū)44較銅導線36內(nèi)的鄰近區(qū)域具有較高的合 金化材料重量百分比。此外，既使當于籽晶層32沉積時僅籽晶層32(而非于 圖5內(nèi)的銅材料34)摻雜有合金化材料，于介面區(qū)44內(nèi)的合金化材料百分比 也可能高于籽晶層32內(nèi)的合金化材料百分比。介面區(qū)44可具有一厚度介于 約20-30埃的厚度。
由于介面區(qū)44內(nèi)的較高濃度的合金化材料，于介面區(qū)44內(nèi)便形成有二 元(dual-phase)合金或三元(temary-phase)合金，其中二元或三元合金包括合金 化材料及至少硅與鍺其中之一。于包括鋁的合金化材料情形中，視預先處理 內(nèi)所用的工藝氣體，所得到的二元合金可包括硅化鋁(AlSi)或鍺化鋁(AlGe)。 三相合金則包括鋁硅鍺合金(AlSiGe)。此外，介面區(qū)包括硅化銅(CuSi)、鍺化 銅(CuGe)及/或銅硅鍺(CuSiGe)合金。
本發(fā)明的實施例對于電致遷移具有優(yōu)選的抵抗能力，其抵抗能力可為合 金化介面層44所貢獻的表現(xiàn)結果。圖8顯示了通過比較數(shù)組由不同方式形 成的試樣的實驗結果，其中試樣的累計故障率(cumulative failtures)顯示為時間的函數(shù)。試樣1包括純銅籽晶層且未經(jīng)任何前處理程序處理，而其結果顯 示為令。試樣2包括經(jīng)與鋁合金化的銅籽晶層，且未經(jīng)任何前處理程序處理。
試樣2的結果顯示為A。試樣3包括經(jīng)與鋁合金化的銅籽晶層，并經(jīng)過硅甲 烷與氨氣的前處理程序處理。試樣3的結果顯示為參。i式樣4包括經(jīng)與鋁合 金化的銅籽晶層，并經(jīng)過硅甲烷與氫氣的前處理程序處理。試樣4的結果顯 示為,試樣5包括經(jīng)與鋁合金化的銅籽晶層，并經(jīng)過硅甲垸的前處理程序 處理，并接著采用鍺甲烷的前處理程序處理。試樣5的結果系顯示為^。
圖9繪示了上述試樣的T50表現(xiàn)值(當50%的試樣故障時的加速測試時 間)?？捎^察到試樣2(具有鋁摻雜的籽晶層贈采用純銅材料的籽晶層(試樣1) 具有顯著為大的T50值，即使沒有施行前處理程序。而于施行前處理程序之 后，試樣3、 4及5的T50值可較試樣2更顯著地獲得改善，進而導致于一 綜效(synergy effect)。舉例來說，試樣5的T50值為試樣1的T50值的20倍 之多。當任何的銅層34與籽晶層32內(nèi)不具有任何合金化材料摻雜于其內(nèi)(請 參照圖5)，但仍通過硅甲烷以及后續(xù)的鍺甲垸前處理之后，試樣6的T50值 約為試樣l的T50值的三倍。由于綜效，具有合金化材料且結合有前處理程 序的試樣的可靠度(相較于試樣1，具有超過20倍的T50值的增加量)較具有 單獨的合金化材料而未經(jīng)前處理程序處理的試樣(相較于試樣1具有5.6倍 T50值的增加量)具有顯著地改善，或者較經(jīng)前處理程序處理過但不具有合金 化材料的試樣(相較于試樣1具有約三倍T50值增加)具有顯著地改善。
更多的實驗數(shù)據(jù)也顯示了當銅導線36及/或籽晶層39內(nèi)的合金化材料的 重量百分比介于0.25% 1%時，將具有顯著的電致遷移的抵抗能力并不會造 成銅導線電阻率的增加。然而，更增加合金化材料的重量百分比，銅導線內(nèi) 的電阻率則將增至不可接受的數(shù)值。于圖8與圖9所示的實驗結果中，鋁籽 晶層(如果有添加的話)的合金化材料的重量百分比約為0.5%。
本發(fā)明的實施例具有多個優(yōu)點特征。第一，所得到的內(nèi)連結構的可靠度 以及其T50值可更為增加。第二，相較于公知銅與蝕刻停止層的結合程度， 介于介面區(qū)44(圖7)以及蝕刻停止層42間的結合程度也獲得改善，且因而較 少發(fā)生膜層脫附情形。第三，本發(fā)明的實施例的制造成本不高。雖然由于經(jīng) 摻雜的銅導線的電阻率增加造成所得到的內(nèi)連結構的阻容延遲會稍微增加， 然而上述電阻率的增加量仍處于可接受的程度。雖然本發(fā)明己以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明，任 何熟悉此技術領域的技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各 種的更動與潤飾，因此本發(fā)明的保護范圍應當視后附的權利要求書所限定的 范圍為準。
權利要求
1. 一種集成電路結構的形成方法，包括提供一半導體基板；形成一介電層于該半導體基板上；于該介電層內(nèi)形成一開口；形成一籽晶層于該開口內(nèi)；形成一銅導線于該籽晶層上，其中至少該籽晶層與該銅導線之一包括一合金化材料；以及形成一蝕刻停止層于該銅導線之上。
2. 如權利要求1所述的集成電路結構的形成方法，還包括于形成該蝕刻停止層之前，于該銅導線的一頂面施行一前處理程序，該前處理程序采用包括硅或鍺的工藝氣體。
3. 如權利要求2所述的集成電路結構的形成方法，其中該工藝氣體包括硅甲垸以及氨氣或包括硅甲烷以及選自于實質(zhì)上由氫、氮及其組合物所組成族群的一氣體。
4. 如權利要求2所述的集成電路結構的形成方法，其中該工藝氣體包括硅甲烷，且于采用該硅甲垸施行該前處理程序之后還包括采用鍺甲烷施行另一前處理程序的一步驟。
5. 如權利要求1所述的集成電路結構的形成方法，其中于形成該籽晶層的步驟中該籽晶層摻雜有該合金化材料，而于形成該銅線的步驟中該銅導線摻雜有該合金化材料。
6. 如權利要求1所述的集成電路結構的形成方法，其中于形成該銅線的步驟中該銅導線摻雜有該合金化材料，而于形成該籽晶層的步驟中該籽晶層并未慘雜有該合金化材料。
7. 如權利要求1所述的集成電路結構的形成方法，其中至少該籽晶層與該銅導線之一內(nèi)所具有的該合金化材料具有介于0.1% 10%的重量百分比。
8. 如權利要求1所述的集成電路結構的形成方法，其中該合金化材料選自于實質(zhì)上由鈀、金、銀、鋁、鈮、鉻、硼、鈦、銦、錳及其組合物所組成的族群。
9. 一種集成電路結構的形成方法，包括 提供一半導體基板 形成一介電層于該半導體基板上； 于該介電層內(nèi)形成一開口；形成一阻障層，該阻障層的一部位于該開口內(nèi)； 形成一籽晶層于阻障層上，其中該籽晶層包括合金材料； 填入一銅材料于該開口內(nèi)及該籽晶層上；施行一平坦化程序以移除高出該介電層的多余該銅材料、該籽晶層以 及該阻障層，其中于該開口內(nèi)的該銅材料的一剩余部形成一銅導線；對該銅線的一頂面施行一前處理程序，該前處理程序采用選自實質(zhì)上 由硅甲烷與鍺甲烷所組成族群的一工藝氣體；以及形成一蝕刻停止層于該銅導線之上并與該銅導線相鄰。
10. 如權利要求9所述的集成電路結構的形成方法，其中于填入該銅材 料的該步驟中，于該銅材料內(nèi)摻雜一額外的合金化材料。
11. 如權利要求9所述的集成電路結構的形成方法，其中該工藝氣體包 括硅甲烷，且于采用該硅甲烷之前處理程序施行后，還采用鍺甲烷施行另一 前處理程序。
12. 如權利要求9所述的集成電路結構的形成方法，還包括于形成該蝕 刻停止層后，于介于約250。C 450。C的溫度下施行一熱處理程序。
13. —種集成電路結構的形成方法，包括 提供一半導體基板； 形成一介電層于該半導體基板上； 于該介電層內(nèi)形成一開口；形成一阻障層，該阻障層的一部位于該開口內(nèi)； 形成一籽晶層于阻障層上；填入一銅材料于該開口內(nèi)及該籽晶層上，其中至少該籽晶層以及填入 于該開口內(nèi)的該銅材料之一包括一合金化材料；施行一平坦化程序以移除高于該介電層的多余該銅材料、該籽晶層以 及該阻障層，其中于該開口內(nèi)的該銅材料的剩余部形成一銅導線；采用硅甲烷對該銅導線的一頂面施行一第一前處理程序；以及于該第一前處理程序之后，采用鍺甲烷對該銅導線的該頂面施行一第 二前處理程序。
14. 如權利要求13所述的集成電路結構的形成方法，其中該第一前處 理程序與第二前處理程序不使用等離子體。
15. —種集成電路結構，包括 一半導體基板；一介電層，位于該半導體基板上； 一開口，位于該介電層內(nèi)； 一銅導線，填入于該開口； 一介電層，位于該銅導線上；以及一介面區(qū)，位于該銅線與該介電層之間且緊鄰該銅導線與該介電層， 其中該介面區(qū)包括一合金，該合金包括非銅的合金化材料以及選自于實質(zhì)上 由硅、鍺或其組合物所組成族群的一元素。
16. 如權利要求15所述的集成電路結構，其中介面區(qū)包括該非銅的合 金化材料的該合金、硅及鍺。
17. 如權利要求15所述的集成電路結構，其中于該介面區(qū)內(nèi)的該非銅 的合金化材料的重量百分比較該銅導線內(nèi)的該非銅的合金化材料的重量百 分比為大。
18. 如權利要求15所述的集成電路結構，其中還包括一籽晶層，位于 該銅導線之下，其中于該籽晶層內(nèi)的該非銅的合金化材料的重量百分比較位 于該銅導線內(nèi)的該非銅的合金化材料的重量百分比為大。
19. 如權利要求18所述的集成電路結構，其中于該介面區(qū)內(nèi)該非銅的 合金化材料的重量百分比較位于該籽晶層內(nèi)的該非銅的合金化材料的重量 百分比為大。
20. —種集成電路結構，包括 一半導體基板；一介電層，位于該半導體基板上；一開口，位于該介電層內(nèi)；一籽晶層，位于該開口內(nèi)及該介電層上；一銅導線，填入于該開口內(nèi)并位于該籽晶層上，其中于該籽晶層的一非銅的合金化材料具有一第一重量百分比大于位于該銅導線內(nèi)的一非銅的 合金化材料的一第二百分比；一介電層位于該銅導線之上；以及一介面區(qū)，介于該銅導線與該介電層之間且緊鄰該銅導線與該介電層， 其中該介面區(qū)包括一合金，該合金包括一非銅的合金化材料以及選自于實質(zhì) 上由硅、鍺或其組合物所組成族群的一元素。
全文摘要
一種集成電路結構及其形成方法，包括提供一半導體基板；形成一介電層于該半導體基板上；于該介電層內(nèi)形成一開口；形成一籽晶層于該開口內(nèi)；形成一銅導線于該籽晶層上，其中至少該籽晶層與該銅導線之一包括一合金化材料；以及形成一蝕刻停止層于該銅導線之上。所得到的內(nèi)連結構的可靠度以及其T50值可更為增加，相較于公知銅與蝕刻停止層的結合程度，介于介面區(qū)以及蝕刻停止層間的結合程度也獲得改善，且因而較少發(fā)生膜層脫附情形，雖然由于經(jīng)摻雜的銅導線的電阻率增加造成所得到的內(nèi)連結構的阻容延遲會稍微增加，然而上述電阻率的增加量仍處于可接受的程度。
文檔編號H01L21/768GK101465315SQ200810090309
公開日2009年6月24日 申請日期2008年3月28日 優(yōu)先權日2007年12月18日
發(fā)明者盧永誠, 張惠林, 章勛明 申請人:臺灣積體電路制造股份有限公司