專利名稱：不通過打線即達成電性連接的芯片封裝結構及其制作方法
技術領域：
本發(fā)明涉及一種半導體芯片封裝結構及其制作方法，尤其涉及一種不需
通過打線工藝(wire-bonding process)即可達成電性連接的半導體芯片封裝 結構及其制作方法。
背景技術：
請參閱圖l所示，其為現(xiàn)有技術以打線工藝制作的發(fā)光二極管封裝結構
的剖面示意圖。由圖中可知，現(xiàn)有技術的發(fā)光二極管封裝結構包括基底結
構la、多個設置于該基底結構la上端的發(fā)光二極管2a、多條導線3a、及多 個熒光膠體4a。
其中，每一個發(fā)光二極管2a以其出光表面20a背向該基底結構la的方 式設置于該基底結構la上，并且每一個發(fā)光二極管2a上端的正、負電極區(qū) 域21a、 22a經由兩條導線3a電性連接于該基底結構la的相對應的正、負電 極區(qū)域lla、 12a。此外，每一個熒光膠體4a覆蓋于該相對應的發(fā)光二極管2a 及兩條導線3a上端，以保護該相對應的發(fā)光二極管2a。
然而，現(xiàn)有技術的打線工藝除了增加制造程序及成本外，有時還必須擔 心因打線而有電性接觸不良的情況發(fā)生。此外，由于該兩個導線3a均有一端 設置于該發(fā)光二極管2a上端的正負電極區(qū)域21a、 22a，因此當該發(fā)光二極 管2a經由該出光表面20a進行光線投射時，該兩條導線3a將造成投射陰影， 而降低該發(fā)光二極管2a的發(fā)光品質。
所以由上述可知，目前現(xiàn)有技術的發(fā)光二極管封裝結構顯然具有不便與 缺陷，因而有待加以改善。

發(fā)明內容
因此，本發(fā)明人認為上述缺陷可改善，且依據(jù)多年來從事此方面的相關 經驗，通過悉心觀察且研究，并配合科技原理的運用，而提出一種設計合理且有效改善上述缺陷的本發(fā)明。
本發(fā)明所要解決的技術問題，在于提供一種不通過打線即達成電性連接 的芯片封裝結構及其制作方法。因為本發(fā)明的半導體芯片封裝結構不需通過 打線工藝即可達成電性連接，因此本發(fā)明可省略打線工藝并且可免去因打線 而電性接觸不良的情況發(fā)生。
為了解決上述技術問題，根據(jù)本發(fā)明的其中一種方案，提供一種不通過
打線即達成電性連接的芯片封裝結構，其包括封裝單元(packageunit)、 半導體芯片(semiconductor chip)、第一絕緣單元(first insulative unit)、第 一導電單元(first conductive unit)、第二絕緣單元(second insulative unit)、 及第二導電單元(second conductive unit)。
其中，該封裝單元具有至少一個容置槽(receiving groove)。該至少一 個半導體芯片容置于該至少一個容置槽內，并且該至少一個半導體芯片的上 表面具有多個導電焊盤(conductivepad)。該第一絕緣單元具有至少一個形 成于上述多個導電焊盤之間的第一絕緣層(first insulative layer)，以使得上 述多個導電焊盤彼此絕緣。該第一導電單元具有多個成形于該至少一個第一 絕緣層上的第一導電層(first conductive layer)，并且每一個第一導電層的一 端電性連接于相對應的導電焊盤。該第二絕緣單元具有至少一個形成于上述 多個第一導電層之間的第二絕緣層(second insulative layer)，以使得上述多 個第一導電層彼此絕緣。該第二導電單元具有多個成形于上述多個第一導電 層的另一相反端上的第二導電層(second conductive layer)。
上述不通過打線即達成電性連接的芯片封裝結構，該至少一個半導體芯 片為發(fā)光二極管芯片，該封裝單元為熒光材料或透明材料，并且所述多個導 電焊盤分成正極悍盤及負極焊盤，此外該發(fā)光二極管芯片具有設置于所述多 個導電焊盤的相反端的發(fā)光表面。
上述不通過打線即達成電性連接的芯片封裝結構，該至少一個半導體芯 片為光感測芯片，該封裝單元為透明材料或透光材料，并且所述多個導電焊 盤至少分成電極焊盤組及信號焊盤組。
上述不通過打線即達成電性連接的芯片封裝結構中，該至少一個半導體 芯片可為集成電路芯片，該封裝單元可為不透光材料，并且所述多個導電焊 盤可至少分成電極焊盤組及信號焊盤組。上述不通過打線即達成電性連接的芯片封裝結構中，該第一絕緣層可形 成于該封裝單元及該至少一個半導體芯片上。
上述不通過打線即達成電性連接的芯片封裝結構中，該第二絕緣單元可 覆蓋于所述多個導電層上。
為了解決上述技術問題，根據(jù)本發(fā)明的其中一種方案，提供一種不通過 打線即達成電性連接的芯片封裝結構的制作方法，其包括下列步驟首先，
將至少兩個半導體芯片設置于附著性高分子材料(adhesive polymeric material)上，其中每一個半導體芯片具有多個導電焊盤，并且上述多個導電 焊盤面向該附著性高分子材料；接著，將封裝單元覆蓋于上述至少兩個半導 體芯片上；然后，將該封裝單元反轉并且除去該附著性高分子材料，以使得 上述多個導電焊盤外露并朝上。
接下來，形成至少一個第一絕緣層于上述多個導電焯盤之間，以使得上 述多個導電焊盤彼此絕緣；然后，形成多個第一導電層于該至少一個第一絕 緣層上并電性連接于上述多個導電焊盤；緊接著，分別形成多個第二絕緣層 于上述多個第一導電層之間；接下來，分別形成多個第二導電層于上述多個 第一導電層上，以電性連接于上述多個導電焊盤；最后，進行切割，以形成 至少兩個單個的半導體芯片封裝結構。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，每一個 半導體芯片可為發(fā)光二極管芯片，該封裝單元可為熒光材料或透明材料，并 且所述多個導電焊盤可分成正極焊盤及負極焊盤，此外該發(fā)光二極管芯片具 有設置于所述多個導電焊盤的相反端的發(fā)光表面。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，每一個 半導體芯片可為光感測芯片，該封裝單元為透明材料或透光材料，并且所述 多個導電焊盤可至少分成電極焊盤組及信號焊盤組。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，每一個 半導體芯片可為集成電路芯片，該封裝單元可為不透光材料，并且所述多個 導電焊盤可至少分成電極焊盤組及信號焊盤組。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，上述形 成該至少一個第一絕緣層的步驟可更進一步包括形成第一絕緣材料于該封 裝單元上，以覆蓋該至少兩個半導體芯片及所述多個導電焊盤；以及除去部分的第一絕緣材料而形成該至少一個第一絕緣層，以露出所述多個導電焊盤; 其中，該第一絕緣材料以印刷、涂布、或噴涂的方式形成于該封裝單元上， 并且經過烘烤程序以硬化該第一絕緣材料，然后通過曝光、顯影、及蝕刻過 程的配合以除去上述部分的第一絕緣材料。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，上述形 成所述多個第一導電層的步驟可更進一步包括形成第一導電材料于該至少 一個第一絕緣層及所述多個導電焊盤上；以及除去部分的第一導電材料，以 形成所述多個分別電性連接于所述多個導電焊盤的第一導電層；其中，該第 一導電材料以蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于該至少一個第一 絕緣層及所述多個導電悍盤上，然后通過曝光、顯影及蝕刻過程的配合以除 去上述部分的第一導電材料。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，上述形 成所述多個第二絕緣層的步驟可更進一步包括形成第二絕緣材料于所述多 個第一導電層及該至少一個第一絕緣層上；以及除去部分的第二絕緣材料而 形成所述多個第二絕緣層，以露出所述多個第一導電層的一部分；其中，該 第二絕緣材料以印刷、涂布、或噴涂的方式形成于所述多個第一導電層及該 至少一個第一絕緣層上，并且經過烘烤程序以硬化該第二絕緣材料，然后通 過曝光、顯影、及蝕刻過程的配合以除去上述部分的第二絕緣材料。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，所述多 個第二導電層可通過蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述多個 第一導電層上。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，所述多 個第一導電層可分成多個第一部分導電層及多個第二部分導電層，并且每一 個第一部分導電層的一端電性連接于相對應的導電焊盤，每一個第二部分導 電層的兩端分別電性連接于相對應的導電焊盤，此外所述多個第二絕緣層分 別形成于所述多個第一部分導電層及所述多個第二部分導電層之間，此外一 部分的第二導電層形成于所述多個第一部分導電層的另一相反端，其余部分 的第二導電層形成于每一個第二部分導電層的中間處。
為了解決上述技術問題，根據(jù)本發(fā)明的其中一種方案，提供一種不通過 打線即達成電性連接的芯片封裝結構的制作方法，其包括下列步驟首先，.形成至少一個第一絕緣層于附著性高分子材料上；然后，將至少兩個半導體 芯片設置于該至少一個第一絕緣層上，其中每一個半導體芯片具有多個導電 焊盤，并且上述多個導電焊盤面向該至少一個第一絕緣層；接著，將封裝單 元覆蓋于上述至少兩個半導體芯片上；緊接著，將該封裝單元反轉并且除去 該附著性高分子材料，以使得該至少一個絕緣層外露并朝上。
接下來，形成至少一個第一絕緣層于上述多個導電焊盤之間，以使得上 述多個導電焊盤彼此絕緣；然后，形成多個第一導電層于該至少一個第一絕 緣層上并電性連接于上述多個導電焊盤；緊接著，分別形成多個第二絕緣層 于上述多個第一導電層之間；接下來，分別形成多個第二導電層于上述多個 第一導電層上，以電性連接于上述多個導電焊盤；最后，進行切割，以形成 至少兩個單個的半導體芯片封裝結構。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，每一個 半導體芯片可為發(fā)光二極管芯片，該封裝單元可為熒光材料或透明材料，并 且所述多個導電焊盤可分成正極焊盤及負極焊盤，此外該發(fā)光二極管芯片具 有設置于所述多個導電焊盤的相反端的發(fā)光表面。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，每一個 半導體芯片可為光感測芯片，該封裝單元可為透明材料或透光材料，并且所 述多個導電焊盤可至少分成電極焊盤組及信號焊盤組。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，每一個 半導體芯片可為集成電路芯片，該封裝單元可為不透光材料，并且所述多個 導電焊盤可至少分成電極焊盤組及信號焊盤組。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，上述形 成該至少一個第一絕緣層的步驟可更進一步包括形成第一絕緣材料于該封 裝單元上，以覆蓋該至少兩個半導體芯片及所述多個導電焊盤；以及除去部 分的第一絕緣材料而形成該至少一個第一絕緣層，以露出所述多個導電焊盤; 其中，該第一絕緣材料以印刷、涂布、或噴涂的方式形成于該封裝單元上， 并且經過烘烤程序以硬化該第一絕緣材料，然后通過曝光、顯影、及蝕刻過 程的配合以除去上述部分的第一絕緣材料。
上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，上述形 成所述多個第一導電層的步驟可更進一步包括形成第一導電材料于該至少一個第一絕緣層及所述多個導電焊盤上；以及除去部分的第一導電材料，以 形成所述多個分別電性連接于所述多個導電焯盤的第一導電層；其中，該第 一導電材料以蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于該至少一個第一 絕緣層及所述多個導電焊盤上，然后通過曝光、顯影及蝕刻過程的配合以除 去上述部分的第一導電材料。上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，上述形 成所述多個第二絕緣層的步驟可更進一步包括形成第二絕緣材料于所述多 個第一導電層及該至少一個第一絕緣層上；以及除去部分的第二絕緣材料而 形成所述多個第二絕緣層，以露出所述多個第一導電層的一部分；其中，該 第二絕緣材料以印刷、涂布、或噴涂的方式形成于所述多個第一導電層及該 至少一個第一絕緣層上，并且經過烘烤程序以硬化該第二絕緣材料，然后通 過曝光、顯影、及蝕刻過程的配合以除去上述部分的第二絕緣材料。上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，所述多 個第二導電層可通過蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述多個 第一導電層上。上述不通過打線即達成電性連接的芯片封裝結構的制作方法中，所述多 個第一導電層可分成多個第一部分導電層及多個第二部分導電層，并且每一 個第一部分導電層的一端電性連接于相對應的導電焊盤，每一個第二部分導 電層的兩端分別電性連接于相對應的導電焊盤，此外所述多個第二絕緣層分 別形成于所述多個第一部分導電層及所述多個第二部分導電層之間，此外一 部分的第二導電層形成于所述多個第一部分導電層的另一相反端，其余部分 的第二導電層形成于每一個第二部分導電層的中間處。為了能更進一步了解本發(fā)明為達成預定目的所采取的技術、手段及效果， 請參閱以下有關本發(fā)明的詳細說明與附圖，相信本發(fā)明的目的、特征與特點， 當可由此得到深入且具體的了解，然而附圖僅供參考與說明，并非用來對本 發(fā)明加以限制。


圖1為現(xiàn)有技術以打線工藝制作的發(fā)光二極管封裝結構的剖面示意圖； 圖2為本發(fā)明不通過打線即達成電性連接的芯片封裝結構的制作方法的第一實施例及第二實施例的流程圖；圖2A至圖2K分別為本發(fā)明不通過打線即達成電性連接的芯片封裝結構 的第一實施例的剖面流程示意圖；以及圖3A至圖3D分別為本發(fā)明不通過打線即達成電性連接的芯片封裝結構 的第二實施例的部分剖面流程示意圖。其中，附圖標記說明如下[現(xiàn)有技術]lla正電極區(qū)域la基底結構 12a負電極區(qū)域 2a發(fā)光二極管 21a正電極區(qū)域 22a負電極區(qū)域 3a 導線 4a熒光膠體 [本發(fā)明] 1半導體芯片 100正極焊盤 101負極焊盤 102發(fā)光表面 2封裝單元 3第一絕緣層 4第一導電層 42第二部分導電層6第二導電層 A附著性高分子材料 bl第一絕緣層 Bl第一絕緣材料 Cl第一導電材料 B2第二絕緣材料20a發(fā)光表面10導電焊盤41第一部分導電層<單個半導體芯片封裝結構>Pl、 P2半導體芯片封裝結構1發(fā)光二極管芯片10導電焊盤2'封裝單元20'容置槽3'第一絕緣層4、 4'第一導電層5第二絕緣層6、 6'第二導電層具體實施方式
請參閱圖2、及圖2A至圖2K所示，圖2為本發(fā)明不通過打線即達成電 性連接的芯片封裝結構的制作方法的第一實施例及第二實施例的流程圖；圖 2A至圖2K分別為本發(fā)明不通過打線即達成電性連接的芯片封裝結構的第一 實施例的剖面流程示意圖。由上述上述多個圖中可知，本發(fā)明第一實施例提供一種不通過打線即達 成電性連接的芯片封裝結構的制作方法，其包括下列步驟步驟S100:首先，請配合圖2及圖2A所示，將至少兩個半導體芯片l 設置于附著性高分子材料A上，其中每一個半導體芯片1具有多個導電焊盤 10，并且多個導電焊盤10面向該附著性高分子材料A。以第一實施例而言， 每一個半導體芯片1可為發(fā)光二極管芯片(LED chip)。步驟S102:接著，請配合圖2及圖2B所示，將封裝單元2覆蓋于上述 至少兩個半導體芯片l上。以第一實施例而言，該封裝單元2可為熒光材料 (fluorescent material),并且多個導電焊盤10分成正極焊盤(positive electrode pad) IOO及負極焊盤(negative electrode pad) 101，此外每一個半導體芯片1 具有設置于多個導電焊盤10的相反端的發(fā)光表面(light-emitting surface)102。步驟S104:然后，請配合圖2及圖2C所示，將該封裝單元2反轉并且 除去該附著性高分子材料A，以使得多個導電焊盤IO外露并朝上。步驟S106:接下來，請配合圖2及圖2D所示，形成第一絕緣材料(first insulative material) Bl于該封裝單元2上，以覆蓋該至少兩個半導體芯片1 及多個導電焊盤10。此外，該第一絕緣材料Bl以印刷(printing)、涂布 (coating)、或噴涂(spring)的方式形成于該封裝單元2上，并且經過烘烤 (curing)工序以硬化(hardening)該第一絕緣材料B1。步驟S108:緊接著，請配合圖2及圖2E所示，除去部分的第一絕緣材 料Bl，以形成至少一個用于露出多個導電焊盤10的第一絕緣層3。具體地 說，通過曝光(exposure)、顯影(development)、及蝕刻(etching)過程 的配合，來除去上述部分的第一絕緣材料B1，并且通過形成上述至少一個第 一絕緣層3于多個導電焊盤10之間，來使得多個導電焊盤10彼此絕緣。步驟S110:然后，請配合圖2及圖2F所示，形成第一導電材料(first conductive material) Cl于該至少一個第一絕緣層3及多個導電焊盤10上。 另外，該第一導電材料C1以蒸鍍(evaporation)、濺鍍(sputtering)、電鍍 (electroplating)、或無電電鍍(electroless plating)的方式形成于該至少一 個第一絕緣層3及多個導電焊盤10上。步驟S112:接著，請配合圖2及圖2G所示，除去部分的第一導電材料 Cl，以形成多個分別電性連接于多個導電焊盤10的第一導電層4。換言之， 通過曝光、顯影及蝕刻過程的配合來除去上述部分的第一導電材料C1，并且 多個第一導電層4形成于該至少一個第一絕緣層3上并電性連接于多個導電 焊盤10。步驟S114:接下來，請配合圖2及圖2H所示，形成第二絕緣材料(second insulative material) B2于多個第一導電層4及該至少一個第一絕緣層3上。 此外，該第二絕緣材料B2以印刷、涂布、或噴涂的方式形成于多個第一導 電層4及該至少一個第一絕緣層3上，并且經過烘烤程序以硬化該第二絕緣 材料B2。此外，多個第一導電層4分成多個第一部分導電層(first part conductive layer) 41及多個第二部分導電層(second part conductive layer) 42， 并且每一個第一部分導電層41的一端電性連接于相對應的導電焊盤10，每 一個第二部分導電層42的兩端分別電性連接于相對應的導電焊盤10。步驟S116:緊接著，請配合圖2及圖2I所示，除去部分的第二絕緣材 料B2而形成多個第二絕緣層5，以露出多個第一導電層4的一部分。換言之，通過曝光、顯影、及蝕刻過程的配合，以除去上述部分的第二絕緣材料B2， 并且多個第二絕緣層5成形于多個第一導電層4之間。此外，多個第二絕緣 層5分別形成于多個第一部分導電層41及多個第二部分導電層42之間。步驟S118:然后，請配合圖2及圖2J所示，分別形成多個第二導電層6 于多個第一導電層4上，以電性連接于多個導電焊盤IO。此外，多個第二導 電層6通過蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于多個第一導電層4 上。此外， 一部分的第二導電層6 (外緣的第二導電層6)形成于多個第一部 分導電層41的另一相反端，其余部分的第二導電層6(中心的第二導電層6) 形成于每一個第二部分導電層42的中間處。步驟S120:接下來，請配合圖2及圖2K所示，延著虛線X進行切割， 以形成至少兩個單個的半導體芯片封裝結構P。其中，每一個半導體芯片封裝結構(Pl、 P2)包括半導體芯片1、封 裝單元2、第一絕緣單元、第一導電單元、第二絕緣單元、及第二導電單元。此外，該封裝單元2'具有至少一個容置槽20'。該半導體芯片1容置于該 至少一個容置槽20'內，并且該半導體芯片1的上表面具有多個導電焊盤10。 該第一絕緣單元具有至少一個形成于多個導電焊盤10之間的第一絕緣層3'， 以使得多個導電焊盤10彼此絕緣。該第一導電單元具有多個成形于該至少一 個第一絕緣層3'上的第一導電層(4、 4')，并且每一個第一導電層(4、 4') 的一端電性連接于相對應的導電焊盤10。該第二絕緣單元具有至少一個形成 于多個第一導電層(4、 4')之間的第二絕緣層(5)，以使得多個第一導電 層(4、 4')彼此絕緣。該第二導電單元具有多個成形于多個第一導電層(4、 4')的另一相反端上的第二導電層(6、 6')。請參閱圖3A至圖2C所示，其分別為本發(fā)明不通過打線即達成電性連接 的芯片封裝結構的第二實施例的部分剖面流程示意圖。由圖2及圖3A至圖2C的配合可知，本發(fā)明第二實施例提供一種不通過 打線即達成電性連接的芯片封裝結構的制作方法，其包括下列步驟步驟S200:首先，配合圖2及圖3A，形成至少一個第一絕緣層bl (未 受壓前)于附著性高分子材料A上。步驟S202:接著，配合圖2及圖3B，將至少兩個半導體芯片1設置于 該至少一個第一絕緣層B1 (受壓后)上，其中每一個半導體芯片1具有多個導電焊盤10，并且多個導電焊盤10面向該至少一個第一絕緣層Bl。步驟S204:然后，配合圖2及圖3C，將封裝單元2覆蓋于上述至少兩 個半導體芯片1上。步驟S206:然后，配合圖2及圖3D，將該封裝單元2反轉并且除去該 附著性高分子材料A，以使得該至少一個絕緣層B1外露并朝上。此外，接下去的步驟與第一實施例的S108至S120相同，以完成單個半 導體芯片封裝結構P的制作。此外，該半導體芯片1與該封裝單元2包括下列不同的選擇1、 如上述第一實施例與第二實施例所述，該半導體芯片1可為發(fā)光二極 管芯片，而該封裝單元2可為熒光材料，并且多個導電焊盤10分成正極焊盤 100及負極焊盤101。例如若該發(fā)光二極管芯片為一個藍色發(fā)光二極管芯片(blue LED chip)，則通過該藍色發(fā)光二極管芯片與該熒光材料的配合，即 可產生白色光束。2、 該半導體芯片1可為發(fā)光二極管芯片，而該封裝單元2可為透明材料 (transparentmaterial)，并且多個導電焊盤10分成正極悍盤IOO及負極焊盤101 。例如若該發(fā)光二極管芯片為一個紅色發(fā)光二極管芯片(red LED chip)， 則通過該紅色發(fā)光二極管芯片與該透明材料的配合，也可產生紅色光束。3、 該半導體芯片1可為光感測芯片(light-sensing chip)，而該封裝單 元2可為透明材料或透光材料(translucentmaterial)，并且多個導電焊盤10 至少分成電極焊盤組(electrode pad set)及信號焊盤組(signal pad set)。4、 該半導體芯片1可為集成電路芯片(ICchip)，而該封裝單元2可為 不透光材料(opaque material)，并且多個導電焊盤10至少分成電極焊盤組 及信號焊盤組。然而以上所述，僅為本發(fā)明最佳之一的具體實施例的詳細說明與附圖， 不過本發(fā)明的特征并不局限于此，并非用以限制本發(fā)明，本發(fā)明的所有范圍 應權利要求為準，凡符合本發(fā)明權利要求范圍的精神與其類似變化的實施例， 均應包含于本發(fā)明的范疇中，任何本領域技術人員在本發(fā)明的領域內，可輕 易想到的變化或修改均可涵蓋在以下本發(fā)明的范圍內。18
權利要求
1、一種不通過打線即達成電性連接的芯片封裝結構，其特征在于，包括封裝單元，其具有至少一個容置槽；至少一個半導體芯片，其容置于該至少一個容置槽內，并且該至少一個半導體芯片的上表面具有多個導電焊盤；第一絕緣單元，其具有至少一個形成于所述多個導電焊盤之間的第一絕緣層，以使得所述多個導電焊盤彼此絕緣；第一導電單元，其具有多個成形于該至少一個第一絕緣層上的第一導電層，并且每一個第一導電層的一端電性連接于相對應的導電焊盤；第二絕緣單元，其具有至少一個形成于所述多個第一導電層之間的第二絕緣層，以使得所述多個第一導電層彼此絕緣；以及第二導電單元，其具有多個成形于所述多個第一導電層的另一相反端上的第二導電層。
2、 如權利要求1所述的不通過打線即達成電性連接的芯片封裝結構，其 特征在于該至少一個半導體芯片為發(fā)光二極管芯片，該封裝單元為熒光材 料或透明材料，并且所述多個導電焊盤分成正極焊盤及負極焊盤，此外該發(fā) 光二極管芯片具有設置于所述多個導電焊盤的相反端的發(fā)光表面。
3、 如權利要求1所述的不通過打線即達成電性連接的芯片封裝結構，其 特征在于該至少一個半導體芯片為光感測芯片，該封裝單元為透明材料或 透光材料，并且所述多個導電焊盤至少分成電極焊盤組及信號焊盤組。
4、 如權利要求1所述的不通過打線即達成電性連接的芯片封裝結構，其 特征在于該至少一個半導體芯片為集成電路芯片，該封裝單元為不透光材 料，并且所述多個導電焊盤至少分成電極焊盤組及信號焊盤組。
5、 如權利要求1所述的不通過打線即達成電性連接的芯片封裝結構，其 特征在于該第一絕緣層形成于該封裝單元及該至少一個半導體芯片上。
6、 如權利要求1所述的不通過打線即達成電性連接的芯片封裝結構，其 特征在于該第二絕緣單元覆蓋于所述多個導電層上。
7、 一種不通過打線即達成電性連接的芯片封裝結構的制作方法，其特征 在于，包括下列步驟將至少兩個半導體芯片設置于附著性高分子材料上，其中每一個半導體 芯片具有多個導電焊盤，并且所述多個導電焊盤面向該附著性高分子材料； 將封裝單元覆蓋于上述至少兩個半導體芯片上；將該封裝單元反轉并且除去該附著性高分子材料，以使得所述多個導電 焊盤外露并朝上；形成至少一個第一絕緣層于所述多個導電焊盤之間，以使得所述多個導 電焊盤彼此絕緣；形成多個第一導電層于該至少一個第一絕緣層上并電性連接于所述多個 導電焊盤；分別形成多個第二絕緣層于所述多個第一導電層之間； 分別形成多個第二導電層于所述多個第一導電層上，以電性連接于所述 多個導電焊盤；以及進行切割，以形成至少兩個單個的半導體芯片封裝結構。
8、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的制 作方法，其特征在于每一個半導體芯片為發(fā)光二極管芯片，該封裝單元為 熒光材料或透明材料，并且所述多個導電焊盤分成正極焊盤及負極焊盤，此 外該發(fā)光二極管芯片具有設置于所述多個導電焊盤的相反端的發(fā)光表面。
9、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的制 作方法，其特征在于每一個半導體芯片為光感測芯片，該封裝單元為透明 材料或透光材料，并且所述多個導電焊盤至少分成電極焊盤組及信號焊盤組。
10、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于每一個半導體芯片為集成電路芯片，該封裝單元為 不透光材料，并且所述多個導電焊盤至少分成電極焊盤組及信號焊盤組。
11、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于上述形成該至少一個第一絕緣層的步驟中，更進一 步包括形成第一絕緣材料于該封裝單元上，以覆蓋該至少兩個半導體芯片及所 述多個導電焊盤；以及除去部分的第一絕緣材料而形成該至少一個第一絕緣層，以露出所述多 個導電焊盤；其中，該第一絕緣材料以印刷、涂布、或噴涂的方式形成于該封裝單元 上，并且經過烘烤程序以硬化該第一絕緣材料，然后通過曝光、顯影、及蝕 刻過程的配合以除去上述部分的第一絕緣材料。
12、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于上述形成所述多個第一導電層的步驟中，更進一步 包括形成第一導電材料于該至少一個第一絕緣層及所述多個導電焊盤上；以及除去部分的第一導電材料，以形成所述多個分別電性連接于所述多個導 電焊盤的第一導電層；其中，該第一導電材料以蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于 該至少一個第一絕緣層及所述多個導電焊盤上，然后通過曝光、顯影及蝕刻 過程的配合以除去上述部分的第一導電材料。
13、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于上述形成所述多個第二絕緣層的步驟中，更進一步 包括形成第二絕緣材料于所述多個第一導電層及該至少一個第一絕緣層上；以及除去部分的第二絕緣材料而形成所述多個第二絕緣層，以露出所述多個 第一導電層的一部分；其中，該第二絕緣材料以印刷、涂布、或噴涂的方式形成于所述多個第 一導電層及該至少一個第一絕緣層上，并且經過烘烤程序以硬化該第二絕緣 材料，然后通過曝光、顯影、及蝕刻過程的配合以除去上述部分的第二絕緣 材料。
14、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于所述多個第二導電層通過蒸鍍、濺鍍、電鍍、或無 電電鍍的方式形成于所述多個第一導電層上。
15、 如權利要求7所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于所述多個第一導電層分成多個第一部分導電層及多 個第二部分導電層，并且每一個第一部分導電層的一端電性連接于相對應的導電焊盤，每一個第二部分導電層的兩端分別電性連接于相對應的導電焊盤, 此外所述多個第二絕緣層分別形成于所述多個第一部分導電層及所述多個第 二部分導電層之間，此外一部分的第二導電層形成于所述多個第一部分導電 層的另一相反端，其余部分的第二導電層形成于每一個第二部分導電層的中 間處。
16、 一種不通過打線即達成電性連接的芯片封裝結構的制作方法，其特 征在于，包括下列步驟-形成至少一個第一絕緣層于附著性高分子材料上；將至少兩個半導體芯片設置于該至少一個第一絕緣層上，其中每一個半 導體芯片具有多個導電焊盤，并且所述多個導電焊盤面向該至少一個第一絕 緣層；將封裝單元覆蓋于上述至少兩個半導體芯片上；將該封裝單元反轉并且除去該附著性高分子材料，以使得該至少一個絕 緣層外露并朝上；形成至少一個第一絕緣層于所述多個導電焊盤之間，以使得所述多個導 電焊盤彼此絕緣；形成多個第一導電層于該至少一個第一絕緣層上并電性連接于所述多個 導電焊盤；分別形成多個第二絕緣層于所述多個第一導電層之間；分別形成多個第二導電層于所述多個第一導電層上，以電性連接于所述 多個導電焊盤；以及進行切割，以形成至少兩個單個的半導體芯片封裝結構。
17、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于每一個半導體芯片為發(fā)光二極管芯片，該封裝單元 為熒光材料或透明材料，并且所述多個導電焊盤分成正極焊盤及負極焊盤， 此外該發(fā)光二極管芯片具有設置于所述多個導電焊盤的相反端的發(fā)光表面。
18、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于每一個半導體芯片為光感測芯片，該封裝單元為透 明材料或透光材料，并且所述多個導電焊盤至少分成電極焊盤組及信號焊盤 組。
19、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的制作方法，其特征在于每一個半導體芯片為集成電路芯片，該封裝單元為 不透光材料，并且所述多個導電焊盤至少分成電極焊盤組及信號焊盤組。
20、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的制作方法，其特征在于上述形成該至少一個第一絕緣層的步驟中，更進一 步包括形成第一絕緣材料于該封裝單元上，以覆蓋該至少兩個半導體芯片及所 述多個導電焊盤；以及除去部分的第一絕緣材料而形成該至少一個第一絕緣層，以露出所述多個導電焊盤；其中，該第一絕緣材料以印刷、涂布、或噴涂的方式形成于該封裝單元 上，并且經過烘烤程序以硬化該第一絕緣材料，然后通過曝光、顯影、及蝕 刻過程的配合以除去上述部分的第一絕緣材料。
21、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于上述形成所述多個第一導電層的步驟中，更進一步 包括形成第一導電材料于該至少一個第一絕緣層及所述多個導電焊盤上；以及除去部分的第一導電材料，以形成所述多個分別電性連接于所述多個導 電焊盤的第一導電層；其中，該第一導電材料以蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于 該至少一個第一絕緣層及所述多個導電焊盤上，然后通過曝光、顯影及蝕刻 過程的配合以除去上述部分的第一導電材料。
22、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的 制作方法，其特征在于上述形成所述多個第二絕緣層的步驟中，更進一步 包括形成第二絕緣材料于所述多個第一導電層及該至少一個第一絕緣層上；以及除去部分的第二絕緣材料而形成所述多個第二絕緣層，以露出所述多個 第一導電層的一部分；其中，該第二絕緣材料以印刷、涂布、或噴涂的方式形成于所述多個第 一導電層及該至少一個第一絕緣層上，并且經過烘烤程序以硬化該第二絕緣 材料，然后通過曝光、顯影、及蝕刻過程的配合以除去上述部分的第二絕緣 材料。
23、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的制作方法，其特征在于所述多個第二導電層通過蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述多個第一導電層上。
24、 如權利要求16所述的不通過打線即達成電性連接的芯片封裝結構的制作方法，其特征在于所述多個第一導電層分成多個第一部分導電層及多個第二部分導電層，并且每一個第一部分導電層的一端電性連接于相對應的 導電焊盤，每一個第二部分導電層的兩端分別電性連接于相對應的導電焊盤， 此外所述多個第二絕緣層分別形成于所述多個第一部分導電層及所述多個第 二部分導電層之間，此外一部分的第二導電層形成于所述多個第一部分導電 層的另一相反端，其余部分的第二導電層形成于每一個第二部分導電層的中間處。
全文摘要
一種不通過打線即達成電性連接的芯片封裝結構及其制作方法，包括封裝單元、至少一個半導體芯片、至少一個第一絕緣層、多個第一導電層、至少一個第二絕緣層及多個第二導電層。封裝單元具有至少一個容置槽。半導體芯片容置于容置槽內，半導體芯片的上表面具有多個導電焊盤。第一絕緣層形成于多個導電焊盤之間，以使得多個導電焊盤彼此絕緣。多個第一導電層成形于第一絕緣層上，每一個第一導電層的一端電性連接于相對應的導電焊盤。第二絕緣層形成于多個第一導電層之間，以使得多個第一導電層彼此絕緣。多個第二導電層分別成形于多個第一導電層的另一相反端上。本發(fā)明可省略打線工藝并避免因打線而造成電性接觸不良。
文檔編號H01L21/70GK101546739SQ20081009031
公開日2009年9月30日 申請日期2008年3月28日 優(yōu)先權日2008年3月28日
發(fā)明者張正儒, 楊宏洲, 汪秉龍 申請人:宏齊科技股份有限公司