專利名稱：與半導(dǎo)體功率器件集成的多級(jí)靜電放電保護(hù)電路的優(yōu)化布圖結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及半導(dǎo)體功率器件的布圖結(jié)構(gòu)及制造工藝。更具體地，本
發(fā)明涉及與半導(dǎo)體功率器件集成的多級(jí)靜電放電(ESD， electrostatic discharge)保護(hù)元件的優(yōu)化布圖結(jié)構(gòu)，以期達(dá)到更為方便的布圖，更好的ESD 泄漏權(quán)衡以及對(duì)于小芯片尺寸具有更佳縮放性的目的。
背景技術(shù)：
制造帶有ESD的保護(hù)電路的半導(dǎo)體功率器件的常規(guī)布圖結(jié)構(gòu)仍有一定 的限制。通常的做法是將ESD保護(hù)電路設(shè)置在柵極區(qū)上。然而，當(dāng)這樣的器 件因不同ESD等級(jí)保護(hù)的應(yīng)用被要求制造于不同尺寸的芯片上時(shí)，這樣的布 圖結(jié)構(gòu)極大地限制了半導(dǎo)體功率器件上ESD布圖結(jié)構(gòu)的縮放性。這樣的布圖 結(jié)構(gòu)也限制了對(duì)器件結(jié)構(gòu)進(jìn)行修改的靈活性。常規(guī)的布圖設(shè)計(jì)由于ESD保護(hù) 器件的寬度僅有有限的調(diào)整范圍因此限制能夠由ESD電路改向的電流量的 事實(shí)限制了 ESD的等級(jí)。通常來(lái)說(shuō)，高ESD保護(hù)也就是ESD電路具有高 ESD等級(jí)要求更寬的ESD寬度。然而，當(dāng)ESD電路設(shè)置在柵極區(qū)上時(shí)，ESD 的寬度受限于柵極區(qū)的尺寸大小,而柵極區(qū)的尺寸一般被保持得盡可能小，通 常的寬度僅夠用于提供柵極連接的引線鍵合。
圖1A到IB分別是美國(guó)專利4,492,974和4,831,424公開(kāi)的單級(jí)ESD保 護(hù)電路和帶有柵極電阻Rg的單級(jí)保護(hù)電路的電路圖。圖1C是美國(guó)專利 6,172,383公開(kāi)的帶有柵極電阻Rg的兩級(jí)ESD保護(hù)電路。這些ESD保護(hù)電 路上形成帶有或不帶有Rg的用于ESD保護(hù)的一定對(duì)數(shù)的齊納二極管，分別 如圖1D和1E所示。如上所述，通常，柵極區(qū)的尺寸被設(shè)計(jì)成保持得盡可能 小，僅夠用于提供柵極連接的引線鍵合。在相同的器件尺寸下，大的柵極區(qū) 尺寸導(dǎo)致較小的活動(dòng)區(qū)域。小活動(dòng)區(qū)域?qū)е缕骷阅茏儾?，諸如導(dǎo)通電阻變 大，意味著消耗更多的電能。為了獲得相同的器件性能，必須將芯片尺寸增 大，這樣會(huì)導(dǎo)致產(chǎn)品成本升高。通常來(lái)說(shuō)，在相同的器件性能，例如相同的電能消耗和ESD等級(jí)的情況下，較小的芯片尺寸可以帶來(lái)更好的性價(jià)比。因 為這些原因，柵極區(qū)的尺寸通常固定于一個(gè)確定的尺寸，諸如150拜X 150拜。由于柵極區(qū)面積的局限，沒(méi)有空間對(duì)ESD布圖做出調(diào)整，例如通過(guò) 對(duì)ESD寬度的調(diào)整來(lái)調(diào)整ESD的等級(jí)也受限于柵極區(qū)的尺寸。
最近，由于越來(lái)越多的高速開(kāi)關(guān)器件被制造在用于便攜應(yīng)用設(shè)備的小芯 片上的事實(shí)，帶來(lái)越來(lái)越多的克服這一限制和難點(diǎn)的需求。由大尺寸芯片支 持的器件即使沒(méi)有ESD保護(hù)，由于它的大輸入電容(Ciss)，因此通常也會(huì) 有較高的ESD等級(jí)。與此相反，由小尺寸芯片支持的器件，由于有較小的輸 入電容，因此，通常導(dǎo)致較低的ESD等級(jí)。因?yàn)檫@些原因，由小尺寸芯片支 持的器件在人為接觸時(shí)會(huì)因?yàn)殪o電放電而損毀。因此小尺寸芯片的高ESD等 級(jí)可以明顯提升其可靠性。然而，為了達(dá)到在較小的芯片上節(jié)省芯片面積的 目的，ESD電路通常被制造在柵極區(qū)上，以此來(lái)擴(kuò)展活動(dòng)單元的面積，然而， 這樣又限制了 ESD布圖結(jié)構(gòu)的靈活性，同時(shí)也進(jìn)一步限制了由小尺寸芯片支 持的器件的ESD保護(hù)等級(jí)。由于上述原因，對(duì)于提供帶有更高ESD保護(hù)等 級(jí)以及應(yīng)對(duì)不同的芯片尺寸在器件布圖結(jié)構(gòu)做出重新安排方面有更高靈活性 的半導(dǎo)體功率器件的需求就很強(qiáng)烈。特別是對(duì)于小尺寸芯片支持的器件，仍 然存在對(duì)于進(jìn)一步提供能夠克服上述限制的新穎的靈活地用于半導(dǎo)體功率器 件的ESD電路的需求。
因此，有必要提供一種用于半導(dǎo)體功率器件上的ESD電路的替代的布圖 結(jié)構(gòu)，該布圖結(jié)構(gòu)不受限于常規(guī)的柵極區(qū)ESD結(jié)構(gòu)，同時(shí)提高ESD的等級(jí)。 同時(shí)也希望新的布圖結(jié)構(gòu)可以帶來(lái)對(duì)于縮放性的更好的靈活性，使ESD保護(hù) 電路可以更方便地與半導(dǎo)體功率器件集成，提供更有效的保護(hù)，使上述的難 點(diǎn)及限制得以克服。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是通過(guò)在半導(dǎo)體功率器件的外圍區(qū)域形成作為摻雜條 的ESD保護(hù)電路提供半導(dǎo)體功率器件上的ESD保護(hù)電路的一種新的優(yōu)化布 圖結(jié)構(gòu)。該新的優(yōu)化布圖結(jié)構(gòu)大大提升了形成采用不同寬度，不同級(jí)數(shù)以及 帶有或不帶有柵極互連電阻Rg的ESD保護(hù)電路的方便程度和靈活性。這樣 的設(shè)計(jì)及結(jié)構(gòu)也使提升ESD等級(jí)以達(dá)到更小的泄漏電流和更好的保護(hù)性能成為可能。經(jīng)減小的柵極泄漏電流可以實(shí)現(xiàn)小于IOkiA。這樣的布圖結(jié)構(gòu)可 以進(jìn)一步使ESD保護(hù)電路能夠應(yīng)對(duì)更小的芯片以對(duì)于布圖設(shè)計(jì)的不同靈活 的替代選擇而具有方便的縮放性。
為達(dá)上述目的，本發(fā)明公開(kāi)了一種在半導(dǎo)體襯底上支持的半導(dǎo)體功率器 件，該器件包括多個(gè)晶體管單元，每一個(gè)晶體管單元都有源極和漏極，以及 控制源極和漏極之間傳輸?shù)碾娏鞯臇艠O。該半導(dǎo)體功率器件還包括連接到源 區(qū)的源極金屬層，以及構(gòu)造為在功率器件的源區(qū)周暨的連接于柵極區(qū)的金屬 帶的柵極金屬層，其中柵極金屬層和柵極區(qū)(也是金屬)與源極金屬層之間 通過(guò)金屬間隙分離。半導(dǎo)體功率器件還包括ESD保護(hù)電路，該ESD保護(hù)電 路包括構(gòu)成齊納二極管對(duì)的多個(gè)相反導(dǎo)電性的交替的摻雜多晶硅區(qū)，該齊納 二極管對(duì)橫跨金屬間隙延伸，并在半導(dǎo)體襯底的外圍區(qū)域上連接在柵極金屬 層和源極金屬層之間。
所述的ESD保護(hù)電路還包括柵極區(qū)周圍的一定對(duì)數(shù)的齊納二極管，作為 半導(dǎo)體功率器件的分離的ESD保護(hù)電路網(wǎng)。
所述的柵極區(qū)周圍的一對(duì)摻雜多晶硅區(qū)具有比設(shè)置在遠(yuǎn)離柵極區(qū)的外圍 區(qū)域的ESD保護(hù)電路更高的擊穿電壓。
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路具有比在柵極區(qū)周圍的摻雜介電 區(qū)域更小的寬度，用以提供經(jīng)減少的柵極泄漏電流。
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路具有比柵極區(qū)周圍的摻雜介電區(qū) 域更少對(duì)數(shù)的摻雜區(qū)域，用以提供預(yù)先定義的ESD等級(jí)。 '
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中每 一級(jí)包括多個(gè)作為相反導(dǎo)電性的齊納二極管區(qū)域的摻雜介電區(qū)域，其中每一 級(jí)也具有不同的寬度。
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中每 一級(jí)包括多個(gè)作為相反導(dǎo)電性的齊納二極管區(qū)域的摻雜介電區(qū)域，其中每一 級(jí)具有不同對(duì)ff的相反導(dǎo)電性的摻雜區(qū)域。
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路還包括多個(gè)作為在ESD保護(hù)級(jí)之 間連接到外圍區(qū)域上的柵極金屬層的電阻的摻雜多晶硅條。
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中ESD 保護(hù)電路的第一級(jí)具有最多對(duì)數(shù)的作為ESD 二極管的摻雜介電區(qū)域，用以減少柵極泄漏電流。
設(shè)置在外圍區(qū)域的所述ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中每 一級(jí)包括多個(gè)作為導(dǎo)電性相反的齊納二極管區(qū)域的摻雜介電區(qū)域,其中，ESD 保護(hù)電路還包括作為連接在多個(gè)ESD保護(hù)級(jí)之間的電阻的摻雜絕緣條。
所述的ESD保護(hù)電路還包括柵極區(qū)周圍的作為分離的ESD保護(hù)電路網(wǎng) 的多對(duì)摻雜介電區(qū)域，其中，該分離的ESD保護(hù)電路網(wǎng)還包括第二ESD保 護(hù)級(jí)，該保護(hù)級(jí)包括多個(gè)摻雜介電區(qū)域，該摻雜介電區(qū)域從源極金屬層跨過(guò) 金屬間隙延伸到位于與頂部外圍區(qū)域相對(duì)的底部外圍區(qū)域上的柵極金屬層。
本發(fā)明還公開(kāi)了一種保護(hù)構(gòu)建在半導(dǎo)體襯底上的半導(dǎo)體功率器件免受 ESD脈沖的方法；該方法包括的一個(gè)步驟是通過(guò)在每一個(gè)保護(hù)級(jí)中包括多 個(gè)其作用為在半導(dǎo)體襯底的外圍區(qū)域上在柵極金屬層和源極金屬層之間延伸 的ESD 二極管的導(dǎo)電性相反的摻雜介電區(qū)域而形成帶有至少兩個(gè)ESD保護(hù) 級(jí)的ESD保護(hù)電路。該方法還包括的一個(gè)步驟是形成帶有基于預(yù)先定義的 ESD等級(jí)的寬度的第一 ESD保護(hù)級(jí)和基于預(yù)先定義的柵極泄漏電流形成在 多個(gè)ESD保護(hù)級(jí)中擁有最少對(duì)數(shù)的摻雜介電區(qū)域的最后一個(gè)ESD保護(hù)級(jí)。
該方法還包括的一個(gè)步驟是，通過(guò)在外圍區(qū)域形成若干對(duì)數(shù)的作為在多 個(gè)EDS保護(hù)級(jí)中具有最低擊穿電壓的分離的ESD保護(hù)電路網(wǎng)的摻雜介電區(qū) 域保護(hù)薄柵極氧化層。
該方法還包括的一個(gè)步驟是，通過(guò)形成作為設(shè)置在半導(dǎo)體襯底的底部外 圍的多對(duì)齊納二極管的多個(gè)摻雜介電區(qū)域在分離的ESD保護(hù)電路網(wǎng)中至少 形成另一個(gè)ESD保護(hù)級(jí)。
本發(fā)明提供的與半導(dǎo)體功率器件集成的多級(jí)ESD保護(hù)電路的優(yōu)化布圖 結(jié)構(gòu)，大大提升了形成采用不同寬度，不同級(jí)數(shù)以及帶有或不帶有柵極互連 電阻的ESD保護(hù)電路的方便程度和靈活性。這樣的設(shè)計(jì)及結(jié)構(gòu)也使提升ESD 等級(jí)以達(dá)到更小的泄漏電流和更好的保護(hù)性能成為可能。這樣的布圖結(jié)構(gòu)可 以進(jìn)一步使ESD保護(hù)電路能夠應(yīng)對(duì)更小的芯片以對(duì)于布圖設(shè)計(jì)的不同靈活 的替代選擇而具有方便的縮放性。
通過(guò)參考以下各個(gè)附圖，閱讀下文對(duì)優(yōu)選實(shí)施例的詳細(xì)敘述，本發(fā)明的 上述及其他的目標(biāo)和優(yōu)點(diǎn)對(duì)于本技術(shù)領(lǐng)域的普通熟練技術(shù)人員來(lái)說(shuō)無(wú)疑是顯 而易見(jiàn)的。


圖1A至IE是根據(jù)通過(guò)ESD保護(hù)電路保護(hù)的MOSFET器件的常規(guī)布圖 結(jié)構(gòu)的帶有單級(jí)和兩級(jí)ESD保護(hù)電路的MOSFET器件的電路圖和俯視圖2A和2B分別是本發(fā)明的ESD保護(hù)電路形成為外圍區(qū)域上的摻雜條 的ESD保護(hù)MOSFET器件的俯視圖和俯視圖一角的分解圖3A， 3B和3C分別是本發(fā)明的兩級(jí)ESD保護(hù)電路形成為頂部外圍區(qū) 域，柵極區(qū)周圍和底部的底部外圍區(qū)域上的摻雜條的ESD保護(hù)MOSFET器 件的俯視圖，兩級(jí)ESD電路圖和俯視圖一角的分解圖4A和4B分別是本發(fā)明的多級(jí)ESD保護(hù)電路形成為外圍區(qū)域上摻雜 條，同時(shí)帶有能夠更有效地消除ESD脈沖的頂部和底部ESD網(wǎng)絡(luò)電路的ESD 保護(hù)MOSFET器件的俯視圖和俯視圖一角的分解圖5是顯示作為ESD保護(hù)電路寬度的函數(shù)的柵極泄漏電流的示意圖；圖 中顯示了對(duì)于本發(fā)明中作為注入條形成的不同對(duì)數(shù)的ESD齊納二極管的該 泄漏電流的變化趨勢(shì)；
圖6A至6N是一系列MOSFET器件的側(cè)截面圖，用于顯示在MOSFET 器件的外圍區(qū)域形成作為摻雜條的ESD保護(hù)電路的制造工藝。
具體實(shí)施例方式
下文將參考結(jié)合附圖1 附圖6對(duì)本發(fā)明進(jìn)行詳盡敘述。 參考作為本發(fā)明的例如MOSFET器件100的半導(dǎo)體功率器件的俯視圖和 俯視圖的一部分的部分分解圖的圖2A和2B。 MOSFET器件100包括延伸的 柵極金屬層110'設(shè)置于器件外圍邊緣的柵極區(qū)110以及源極觸點(diǎn)金屬層120。 在源極金屬層120和柵極區(qū)110以及柵極金屬層110'之間具有開(kāi)出的金屬 間隙115。外圍ESD保護(hù)電路130設(shè)置在半導(dǎo)體功率器件的外圍。如圖2B 的分解圖更明確地顯示，所形成的外圍ESD電路垂直橫跨在金屬間隙115之 上，從柵極金屬層110'延伸而到達(dá)源極金屬層120的外邊緣。外圍ESD電 路130包括并排的多個(gè)P型條135-P和N型條135-N, ESD柵極金屬觸點(diǎn) 140-G和ESD源極金屬觸點(diǎn)140-S設(shè)置在柵極金屬層110'和源極120上以 形成齊納二極管。該實(shí)施例中有4對(duì)齊納二極管。在器件外圍的右側(cè)也有多個(gè)槽終端125，作為從覆蓋在源極金屬層下的活動(dòng)單元區(qū)域延伸到設(shè)置在器 件右邊緣的柵極金屬層110'的柵極渠道，用于將柵極金屬層110'連接到活 動(dòng)單元區(qū)域中的柵極。參考另一個(gè)實(shí)施例的帶有例如ESDP_1 230-1和ESDP一2 230-2的兩級(jí) ESD保護(hù)電路的半導(dǎo)體功率器件200的圖3A至圖3C，其中兩個(gè)對(duì)應(yīng)的柵極 電阻即Rgl 230-R-1和Rg2 230-R-2設(shè)置在半導(dǎo)體器件的外圍。圖3A是 MOSFET器件200的俯視圖，該器件包括帶有延伸的柵極金屬層210'的柵 極區(qū)210和源極金屬觸點(diǎn)220，金屬間隙215設(shè)置在兩者之間。圖3A顯示外 圍ESD保護(hù)電路的頂部網(wǎng)絡(luò)及外圍ESD保護(hù)電路的底部網(wǎng)絡(luò)。每一個(gè)頂部 和底部網(wǎng)絡(luò)ESD保護(hù)電路都包括兩級(jí)ESD保護(hù)電路，即圖示的ESDPJ 230-1 和ESDP一2 230-2 (盡管它們共享ESDP_1 )，并如圖3B所示，每一個(gè)保護(hù)電 路分別連接到柵極電阻Rgl 230-R-1和Rg2 230-R-2以及齊納寄生電阻Rzl 和Rz2。參考圖3C，所形成的每一個(gè)外圍ESDP電路230-1和230-2橫跨在 金屬間隙215之上，并分別具有各自的寬度wl和w2，其中，所述寬度沿柵 極金屬層210，測(cè)量。所述的每一個(gè)外圍ESDP電路230-1 (ESDP—1)和230-2 (ESDP—2)都包括多對(duì)齊納二極管，每一對(duì)齊納二極管都包括并排的P型摻 雜區(qū)域235-P和N型摻雜區(qū)域235-N， ESDP柵極金屬觸點(diǎn)240-G和ESDP 源極金屬觸點(diǎn)240-S設(shè)置在柵極金屬層210'和源極220上。柵極電阻Rgl 230-R-1連接在第一和第二 ESDP電路230-1和230-2之間，第二柵極電阻 Rg2 230-R-2連接在第二 ESDP_2和柵極金屬層210'之間并引導(dǎo)到槽終端 225。如圖3B和3C所示，電阻Rg2 230-R-2可以方便地與外圍ESDP一2整 合，這樣的設(shè)計(jì)用于降低柵極的節(jié)點(diǎn)電壓，用于保護(hù)柵極在ESD電壓脈沖期 間免受柵氧化的損壞。因此，在ESD環(huán)境中，降低柵極電壓也進(jìn)一步提升了 ESD保護(hù)功能。如圖3A所示，兩個(gè)ESDP網(wǎng)絡(luò)，即頂部ESDP網(wǎng)絡(luò)和底部 ESDP網(wǎng)絡(luò)以頂部和底部的ESDP網(wǎng)絡(luò)實(shí)施，該兩個(gè)網(wǎng)絡(luò)并聯(lián)連接到柵極區(qū) 220，從而ESD保護(hù)電路甚至可以更有效地消除ESD脈沖。緊緊圍繞柵極區(qū) 210設(shè)置的第一底部ESDP一1保護(hù)電路具有更寬的寬度，從而ESDP一1擁有 更小的寄生齊納二極管電阻，更有效地保護(hù)薄柵極氧化層。如圖3A至3C所示的包括兩級(jí)齊納二極管的ESD保護(hù)電路，其泄漏電 流由如下的方程式(1)表示<formula>formula see original document page 12</formula>(i)
其中，Igss是泄漏電流，n是制造工藝相關(guān)的參數(shù)；cj是ESDP多晶硅的 傳導(dǎo)率;wl是ESDP—1的寬度；w2是ESDP—2的寬度；m是ESDP—2與ESDP—1 的泄漏電流比。由本文可知，所述寬度與柵極金屬層210'平行地測(cè)量。 ESDP一1的齊納二極管對(duì)數(shù)與ESDP_2的齊納二極管對(duì)數(shù)的比越大，比率m 也就越大。例如，當(dāng)ESDP—1有3對(duì)齊納二極管，ESDP一2有2對(duì)，而兩級(jí) 具有相同的寬度并在電壓為10V的情況下進(jìn)行測(cè)試時(shí)，它們的泄漏電流比m 大約為8，這樣就將wl對(duì)Igss的影響減到最小。該方程顯示了兩級(jí)ESD的 Igss泄漏電流的預(yù)測(cè)。
ESD保護(hù)等級(jí)可以由如下的方程式(2)表示<formula>formula see original document page 12</formula>其中，ESD表示兩級(jí)ESDP的ESD保護(hù)等級(jí)。cj是ESDP多晶硅的傳導(dǎo) 率；t是ESDP多晶硅的厚度；L是垂直于齊納二極管的摻雜ESDP區(qū)域的柵 極金屬層210'的長(zhǎng)度。當(dāng)ESD脈沖通過(guò)ESDP從柵極金屬層改向到源極金 屬層時(shí)，方向與電流方向一致(而在正常操作期間寬度與沿柵極金屬層210' 的電流方向一致)。在方程式(1)和(2)中，wl是ESDP—1的寬度，w2 是ESDP一2的寬度。方程式(1)和(2)清楚地顯示，增加ESDP一1的寬度 將增加ESD保護(hù)的等級(jí)。Igss公式顯示，減小ESDP一2的寬度將減小Igss泄 漏電流。這兩個(gè)方程式為ESDP布圖結(jié)構(gòu)提供了設(shè)計(jì)方向。
因此，根據(jù)本發(fā)明所公開(kāi)的內(nèi)容，多級(jí)ESD保護(hù)電路通過(guò)高ESD保護(hù) 等級(jí)的ESD保護(hù)實(shí)施，例如，形成較寬寬度的ESDP—1設(shè)置在MOSFET的 柵極區(qū)附近。具有低擊穿電壓的ESD保護(hù)電路處在柵極附近，以向帶有薄柵 極氧化層的柵極提供更有效及更及時(shí)的保護(hù)。如方程式(1)所示，ESDP—1 具有更多對(duì)數(shù)的摻雜區(qū)域以提供更多對(duì)數(shù)的齊納二極管，可以減小柵極泄漏 電流，具體將根據(jù)圖5在后文進(jìn)一步敘述。帶有高ESD保護(hù)等級(jí)并具有更大 寬度的ESD保護(hù)電路形成在柵極區(qū)周圍，以有效地消除ESD脈沖。
根據(jù)上文的敘述，當(dāng)Igss泄漏電流取決于保護(hù)電路的齊納二極管對(duì)數(shù)以及較小的ESDP—2的寬度時(shí)，例如ESDP_1的最接近于柵極區(qū)的ESD保護(hù)電 路提供了確定ESD保護(hù)等級(jí)的臨界尺寸。這些原理可以被用于帶有任何n 級(jí)數(shù)的ESD保護(hù)電路。因?yàn)辇R納二極管在低于其擊穿電壓時(shí)并不傳導(dǎo)許多電 流，所以在ESDP—1和ESDP—n之間的ESD保護(hù)等級(jí)的范圍和分布被設(shè)計(jì)于 有效地消除ESD脈沖。
參考第三示例性實(shí)施例的半導(dǎo)體功率器件300的圖4A和4B，該功率器 件以設(shè)置在器件外圍的例如ESDP一l 330-1， ESDP_2 330-2， ESDP—3 330-3， ESDP—4 330-4的四級(jí)ESD保護(hù)電路和三個(gè)對(duì)應(yīng)的柵極電阻即Rgl 330-R-l, Rg2 330-R-2和Rg3 330-R-3實(shí)施。依據(jù)用于兩級(jí)ESD保護(hù)電路的原理， ESDP_1具有最大的寬度和最多對(duì)數(shù)的齊納二極管，每一個(gè)后繼級(jí)都比前一 級(jí)有更小的寬度和更少對(duì)數(shù)的齊納二極管。圖4A是MOSFET器件300的俯 視圖，該MOSFET器件300包括柵極區(qū)310和源極金屬觸點(diǎn)320，外圍ESD 保護(hù)級(jí)在圖中顯示為ESDPJ， ESDP一2， ESDP—3和ESDP—4，每一個(gè)ESDP 都連接到一個(gè)柵極電阻Rgl 330-R-l, Rg2 330-R-2和Rg3 330-R-3,具體實(shí)施 方法如圖4B所示。圖4A也顯示在MOSFET器件底部邊緣形成的ESD保護(hù) 級(jí)ESDP—2 330-2， ESDP—3 330-3和ESDP—4 330-4的底部網(wǎng)絡(luò)，該底部網(wǎng)絡(luò) 與頂部網(wǎng)絡(luò)并聯(lián)操作。參考圖4，圖4B顯示與圖3B所示相類似的布圖及結(jié) 構(gòu)配置。其中，擁有最少數(shù)量的摻雜條的ESD保護(hù)電路ESD一4 330-4設(shè)置在 槽終端325附近，用于在限制泄漏電流的同時(shí)提供最佳的柵極保護(hù)。帶有最 多數(shù)量的摻雜條及最多齊納二極管的ESDP一1 330-1設(shè)置在遠(yuǎn)離柵極的地方， 用于提供高ESD保護(hù)等級(jí)并且對(duì)泄漏電流沒(méi)有負(fù)面影響。在該示例性實(shí)施例 中具有ESDP一4 330-4，但是沒(méi)有相應(yīng)的Rg4。可以包括或者不包括最后的電 阻1^_11，這一點(diǎn)取決于電路的設(shè)計(jì)。
參考圖5，圖5是根據(jù)實(shí)驗(yàn)結(jié)果繪制的對(duì)于兩對(duì)和三對(duì)齊納二極管的保 護(hù)電路的作為ESDP寬度的函數(shù)的柵極泄漏電流Igss的曲線圖。圖5顯示在 10V柵極電壓下兩對(duì)和三對(duì)齊納二極管的相同寬度的分離的ESDP電路的齊 納二極管泄漏電流Igss。齊納二極管泄漏電流將對(duì)芯片上所有的Igss具有貢 獻(xiàn)。圖5清楚地顯示，在相同的柵極電壓下，相比較于較少對(duì)數(shù)的齊納二極 管，較多對(duì)數(shù)的齊納二極管具有較小的泄漏電流。方程式(1)表明，第一級(jí) 應(yīng)該比第二級(jí)具有更多對(duì)數(shù)的齊納二極管(使ESDP 1的寬度的影響最小
13化)，而ESDP—2的寬度應(yīng)該較小。方程式(2)顯示，寬的ESDP—1的寬度 提升ESD等級(jí)。
圖6A至6M是用于說(shuō)明具有外圍ESD保護(hù)電路的MOSFET器件的制造 工藝的一系列側(cè)截面圖。該工藝從例如硅襯底400的半導(dǎo)體襯底開(kāi)始，該襯 底在其頂部帶有氧化層405。半導(dǎo)體襯底和氧化層兩者上都刻蝕出多個(gè)槽。 從襯底400上生長(zhǎng)一層薄氧化層411。然后在槽中填入多晶硅410,其作用是 溝道柵極，在活動(dòng)單元區(qū)域的溝道柵極之間的距離靠得較近，在靠近襯底400 的外圍邊緣的終端區(qū)域的溝道柵極之間的距離較大。該多晶硅通過(guò)背景注入 進(jìn)行輕量摻雜。如圖6A所示，在該多晶硅層的頂部淀積一層氧化層412。在 圖6B中，實(shí)行氧化掩?？涛g以留下較小的剩余氧化層412，該剩余氧化層 412作為多晶硅刻蝕的掩模，多晶硅刻蝕留下相應(yīng)部分的多晶硅層410和槽 中的多晶硅。圖6C中，氧化刻蝕去除剩余的氧化層412，同時(shí)去除大部分氧 化層405以形成堆疊的氧化-多晶硅層415。在該刻蝕中，除了所述槽中的將 被用作柵極氧化層的以及堆疊的氧化-多晶硅層415下方的將被看作是堆疊 層的一部分的薄氧化層411以外，其他的薄氧化層411也被去除。在圖6D 中施加體掩模418，在圖6E實(shí)行體摻雜雜質(zhì)的體注入以形成體區(qū)域420。在 圖6F中去除體掩模418并進(jìn)行體擴(kuò)散以將體區(qū)域420擴(kuò)散到襯底400中。 在圖6G中施加源極和ESDP注入掩模422,用以注入源區(qū)430和位于氧化-多晶硅堆疊層415頂部的多晶硅層中的ESDP摻雜區(qū)域435。在圖6H中去除 源極和ESDP掩模422并實(shí)行源極擴(kuò)散處理以將源區(qū)430擴(kuò)散到襯底400中 并將ESDP摻雜區(qū)域435擴(kuò)散到氧化-多晶硅堆疊層415中。在圖61形成覆 蓋頂部表面的由BPSG層440構(gòu)成的絕緣層，在圖6J中施加觸點(diǎn)掩模442 以穿過(guò)BPSG絕緣層440打開(kāi)觸點(diǎn)開(kāi)口 。在圖6K中進(jìn)行觸點(diǎn)摻雜注入以在 每一個(gè)穿過(guò)BPSG絕緣層440打開(kāi)的觸點(diǎn)開(kāi)口下形成觸點(diǎn)摻雜區(qū)域，然后進(jìn) 行如圖6L所示的金屬層450的金屬淀積。在圖6M中，所進(jìn)行的工藝過(guò)程是 使金屬層450形成柵極區(qū)450-G和源極觸點(diǎn)金屬450-S的圖形，該柵極區(qū)和 源極金屬進(jìn)一步與形成于堆疊的氧化-多晶硅層415中的摻雜ESD保護(hù)條和 形成于多晶硅層中的源極摻雜區(qū)域435電接觸。在該圖中僅有一對(duì)齊納二極 管。在圖6N中，在MOSFET器件的頂部表面上形成覆蓋并保護(hù)器件的鈍化 層460而完成該制造工藝。本發(fā)明中通過(guò)在半導(dǎo)體功率器件的外圍區(qū)域形成作為摻雜條的ESD保 護(hù)電路公開(kāi)了一種新穎的優(yōu)化ESD保護(hù)電路結(jié)構(gòu)和布圖?？梢苑奖愕匦纬扇?圖所示的外圍區(qū)域上的多級(jí)ESDP?？梢跃哂行纬删哂胁煌瑢挾鹊腅SD保護(hù) 電路的靈活性以實(shí)現(xiàn)不同的ESD保護(hù)要求。該制造工藝也考慮到小芯片的縮 放性，同時(shí)可以靈活地制造成帶有或沒(méi)有柵極電阻Rg。由于靈活的制造工藝， 所以達(dá)到低柵極泄漏電流及高ESD保護(hù)等級(jí)的目的也更為方便。還有，可以 通過(guò)制造如上述圖2， 3和4所示的具有頂部和底部ESD保護(hù)電路網(wǎng)絡(luò)的 MOSFET器件在MOSFET器件上方便地形成兩個(gè)ESDP網(wǎng)絡(luò)。雖然依據(jù)現(xiàn)有的優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了敘述，但應(yīng)該理解的是上述 公開(kāi)不能被視為是對(duì)本發(fā)明的限制。在閱讀了上述公開(kāi)的內(nèi)容之后，各種替 代和修改對(duì)于本技術(shù)領(lǐng)域的熟練技術(shù)人員無(wú)疑是顯而易見(jiàn)的。例如，可以使 用其他導(dǎo)電材料代替多晶硅。本技術(shù)可以應(yīng)用于N/P型MOSFET和LDD MOSFET。因此，附后的權(quán)利要求應(yīng)被解釋為涵蓋落入本發(fā)明的真正精神和 范圍內(nèi)的所有替代和修改。
權(quán)利要求
1. 一種在半導(dǎo)體襯底上支持的半導(dǎo)體功率器件，其特征在于，該半導(dǎo)體功率 器件包括多個(gè)晶體管單元，每一個(gè)晶體管單元都具有源極和漏極以及控制源 極和漏極之間傳輸?shù)碾娏鞯臇艠O，其中所述半導(dǎo)體功率器件還包括連接到所述源區(qū)的源極金屬層，和構(gòu)造為圍繞所述襯底的外圍區(qū)域的連 接到柵極區(qū)的柵極金屬層，其中所述柵極金屬層和所述柵極區(qū)通過(guò)金屬間隙 與所述源極金屬層分離；和ESD保護(hù)電路，該ESD保護(hù)電路包括構(gòu)成齊納二極管的多個(gè)相反導(dǎo)電 類型的交替的摻雜介電區(qū)域，該齊納二極管橫跨所述金屬間隙延伸并在所述 襯底的所述外圍區(qū)域上連接在所述柵極金屬層和所述源極金屬層之間。
2. 如權(quán)利要求1所述的半導(dǎo)體功率器件，其特征在于，所述的ESD保護(hù)電 路還包括沿所述柵極區(qū)的邊緣設(shè)置的作為所述ESD保護(hù)電路的第一級(jí)的第 一組齊納二極管，所述ESD保護(hù)電路還包括在遠(yuǎn)離所述柵極區(qū)的外圍區(qū)域設(shè) 置的作為所述ESD保護(hù)電路的第二級(jí)的第二組齊納晶體管。
3. 如權(quán)利要求2所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述柵極 區(qū)邊緣的ESD保護(hù)電路的第一級(jí)具有比設(shè)置在遠(yuǎn)離所述柵極區(qū)的外圍區(qū)域 的ESD保護(hù)電路的第二級(jí)更高的擊穿電壓。
4. 如權(quán)利要求2所述的半導(dǎo)體功率器件，其特征在于，其中沿柵極區(qū)邊緣設(shè) 置的所述ESD保護(hù)電路的第一級(jí)具有比設(shè)置在遠(yuǎn)離所述柵極區(qū)的外圍區(qū)域 的ESD保護(hù)電路的第二級(jí)更多數(shù)量的齊納二極管，用以提供預(yù)定義的ESD 保護(hù)等級(jí)。
5. 如權(quán)利要求2所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述外圍 區(qū)域的所述ESD保護(hù)電路的第二級(jí)具有比設(shè)置在所述柵極區(qū)的邊緣周圍的 所述ESD保護(hù)電路的第一級(jí)更少數(shù)量的齊納二極管，用以保護(hù)薄柵極氧化 層。
6. 如權(quán)利要求1所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述外圍 區(qū)域的ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中每一級(jí)都包括構(gòu)成多個(gè) 齊納二極管的相反導(dǎo)電性的多個(gè)摻雜多晶硅區(qū)域，其中每個(gè)所述級(jí)具有不同 的寬度。
7. 如權(quán)利要求1所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述外圍 區(qū)域的ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中每一級(jí)都包括構(gòu)成多個(gè) 齊納二極管的相反導(dǎo)電性的多個(gè)摻雜多晶硅區(qū)域，其中每個(gè)所述級(jí)具有不同 數(shù)量的齊納二極管。
8. 如權(quán)利要求1所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述外圍 區(qū)域的ESD保護(hù)電路還包括作為在所述ESD保護(hù)級(jí)之間連接到外圍區(qū)域上 的所述柵極金屬層的電阻的摻雜多晶硅條。
9. 如權(quán)利要求1所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述外圍 區(qū)域的ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中所述的ESD保護(hù)電路的 第一級(jí)具有最多數(shù)量的齊納二極管，用以減少柵極泄漏電流。
10. 如權(quán)利要求1所述的半導(dǎo)體功率器件，其特征在于，其中設(shè)置在所述外圍 區(qū)域的ESD保護(hù)電路還包括多個(gè)ESD保護(hù)級(jí)，其中每一級(jí)都包括構(gòu)成多個(gè) 齊納二極管的相反導(dǎo)電性的多個(gè)摻雜多晶硅區(qū)域，其中，所述ESD保護(hù)電路 還包括作為連接在所述多個(gè)ESD保護(hù)級(jí)之間的電阻的摻雜絕緣條。
11. 如權(quán)利要求l所述的半導(dǎo)體功率器件，其特征在于，所述的ESD保護(hù)電 路還包括設(shè)置在襯底外圍區(qū)域的相對(duì)兩側(cè)的ESD保護(hù)電路的第一網(wǎng)絡(luò)和 ESD保護(hù)電路的第二網(wǎng)絡(luò)，其中ESD保護(hù)電路的每一個(gè)第一和第二網(wǎng)絡(luò)都 包括所述的齊納二極管。
12. —種在半導(dǎo)體襯底上支持的半導(dǎo)體功率器件，其特征在于，該半導(dǎo)體功率 器件包括多個(gè)晶體管單元，每一個(gè)晶體管單元都包括源極和漏極以及控制源極和漏極之間傳輸?shù)碾娏鞯臇艠O，其中所述半導(dǎo)體功率器件還包括連接到所述源區(qū)的源極金屬層，和構(gòu)造為圍繞所述襯底的外圍區(qū)域的連接到柵極區(qū)的柵極金屬層，其中所述柵極金屬層和所述柵極區(qū)通過(guò)金屬間隙與所述源極金屬層分離；和ESD保護(hù)電路，該ESD保護(hù)電路包括至少兩個(gè)ESD保護(hù)級(jí)，每一級(jí)都包括構(gòu)成ESD 二極管的多個(gè)相反導(dǎo)電類型的摻雜介電區(qū)域，該ESD 二極管橫跨所述金屬間隙延伸并在所述襯底的所述外圍區(qū)域上連接在所述柵極金屬層和所述源極金屬層之間，其中每一個(gè)所述ESD保護(hù)級(jí)都具有不同的寬度和不同對(duì)數(shù)的摻雜介電區(qū)域。
13. 如權(quán)利要求12所述的半導(dǎo)體功率器件，其特征在于，所述的ESD保護(hù)電 路還包括一對(duì)在所述柵極區(qū)周圍的摻雜介電區(qū)域，該摻雜介電區(qū)域作為分離 的ESD保護(hù)電路網(wǎng)絡(luò)，該ESD保護(hù)電路網(wǎng)絡(luò)具有多個(gè)ESD保護(hù)級(jí)，每一級(jí) 都具有作為設(shè)置于所述半導(dǎo)體襯底的底部外圍的ESD 二極管的多個(gè)摻雜介 電區(qū)域。
14. 如權(quán)利要求13所述的半導(dǎo)體功率器件，其特征在于，其中所述的柵極區(qū)周圍的對(duì)摻雜介電區(qū)域具有比設(shè)置在遠(yuǎn)離所述柵極區(qū)的外 圍區(qū)域的ESD保護(hù)電路更高的擊穿電壓；以及設(shè)置在頂部外圍區(qū)域的所述多個(gè)ESD保護(hù)級(jí)具有第一級(jí)，該第一級(jí)具有 最多對(duì)數(shù)的摻雜介電區(qū)域，用以減少柵極泄漏電流，所述第一ESD保護(hù)級(jí)具 有比所述柵極區(qū)周圍的所述的該對(duì)摻雜介電區(qū)域更大的寬度，用以提供預(yù)定 義的ESD等級(jí)。
15. —種在半導(dǎo)體襯底上支持的半導(dǎo)體功率器件，其特征在于，該半導(dǎo)體功率 器件包括ESD保護(hù)電路，其包括至少兩個(gè)ESD保護(hù)級(jí)，每一級(jí)都包括構(gòu)成ESD 二極管的多個(gè)相反導(dǎo)電類型的摻雜介電區(qū)域，該ESD 二極管在所述襯底的外 圍區(qū)域上在所述柵極金屬層和源極金屬層之間延伸，其中，第一ESD保護(hù)級(jí) 具有基于預(yù)定義的ESD等級(jí)的寬度，并且基于預(yù)定義的柵極泄漏電流在所述多個(gè)ESD保護(hù)級(jí)中具有最多對(duì)數(shù)的摻雜介電區(qū)域。
16. 如權(quán)利要求15所述的半導(dǎo)體功率器件，其特征在于，所述的ESD保護(hù)電 路還包括一對(duì)在柵極區(qū)周圍的摻雜介電區(qū)域，該摻雜介電區(qū)域作為分離的 ESD保護(hù)電流網(wǎng)絡(luò)，該ESD保護(hù)電流網(wǎng)絡(luò)在所述多個(gè)ESD保護(hù)級(jí)中具有最 高的擊穿電壓，但還是低于柵極氧化層的擊穿電壓，用以保護(hù)薄柵極氧化層。
17. 如權(quán)利要求15所述的半導(dǎo)體功率器件，其特征在于，所述的分離ESD保 護(hù)電路網(wǎng)絡(luò)還包括多個(gè)ESD保護(hù)級(jí)每一級(jí)都具有作為設(shè)置在所述半導(dǎo)體襯 底的底部外圍的ESD 二極管的多個(gè)摻雜介電區(qū)域。
18. —種保護(hù)在半導(dǎo)體襯底上支持的半導(dǎo)體功率器件使其免受ESD脈沖的方 法，其特征在于，該方法包括-通過(guò)在每一個(gè)保護(hù)級(jí)中包括多個(gè)其作用為在所述半導(dǎo)體襯底的外圍區(qū)域 上在柵極金屬層和源極金屬層之間延伸的ESD 二極管的導(dǎo)電性相反的摻雜 介電區(qū)域而形成帶有至少兩個(gè)ESD保護(hù)級(jí)的ESD保護(hù)電路；和形成帶有基于預(yù)先定義的ESD等級(jí)的寬度和基于預(yù)先定義的柵極泄漏 電流在所述多個(gè)ESD保護(hù)級(jí)中擁有最大對(duì)數(shù)的摻雜介電區(qū)域的第一 ESD保 護(hù)級(jí)。
19. 如權(quán)利要求18所述的方法，其特征在于，該方法還包括下述步驟通過(guò) 形成圍繞柵極終端(125， 225， 325)的一對(duì)摻雜介電區(qū)域保護(hù)薄柵極氧化層， 該摻雜介電區(qū)域作為在所述ESD保護(hù)級(jí)中具有最低擊穿電壓的分離的ESD 保護(hù)電路網(wǎng)絡(luò)。
20. 如權(quán)利要求19所述的方法，其特征在于，該方法還包括下述步驟通過(guò) 形成作為設(shè)置在所述半導(dǎo)體襯底的底部外圍的ESD 二極管的多個(gè)摻雜介電 區(qū)域在所述分離的ESD保護(hù)電路網(wǎng)絡(luò)中至少形成另一個(gè)ESD保護(hù)極。
全文摘要
本發(fā)明涉及一個(gè)在半導(dǎo)體襯底上支持的半導(dǎo)體功率器件，其包括多個(gè)晶體管單元，每一個(gè)晶體管單元都具有源極和漏極以及控制源極和漏極之間傳輸電流的柵極。該半導(dǎo)體還包括連接到源區(qū)的源極金屬層，和構(gòu)造為圍繞襯底的外圍區(qū)域的連接到柵極區(qū)的金屬帶的柵極金屬層，其中，柵極金屬層和柵極區(qū)通過(guò)金屬間隙與源極金屬層分離。該半導(dǎo)體功率器件還包括ESD保護(hù)電路，該ESD保護(hù)電路包括構(gòu)成ESD二極管的多個(gè)相反導(dǎo)電性的摻雜介電區(qū)域，該ESD二極管橫跨金屬間隙延伸并在襯底的外圍區(qū)域上連接在柵極金屬層和源極金屬層之間。
文檔編號(hào)H01L27/02GK101312189SQ20081010058
公開(kāi)日2008年11月26日 申請(qǐng)日期2008年5月20日 優(yōu)先權(quán)日2007年5月21日
發(fā)明者伍時(shí)謙, 安荷·叭剌, 繼 潘, 薇 王, 毅 蘇 申請(qǐng)人:萬(wàn)國(guó)半導(dǎo)體股份有限公司