專利名稱：：形成氮化硅層于柵極氧化物膜上的制備方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種半導(dǎo)體元件的制備方法。本發(fā)明進(jìn)一步涉及形成具有柵極結(jié)構(gòu)的半導(dǎo)體元件。本發(fā)明特別涉及于在柵極氧化物膜上方形成氮化硅層，該柵極氧化物膜上的氮化硅層屬于半導(dǎo)體元件的柵極結(jié)構(gòu)的一部分。
背景技術(shù)：
：在半導(dǎo)體產(chǎn)業(yè)中，因產(chǎn)品世代交替的關(guān)系而使得半導(dǎo)體元件不斷地小型化，而此一小型化趨勢帶給半導(dǎo)體元件在制造技術(shù)上面臨許多挑戰(zhàn)，而其中之一即是關(guān)于金屬-氧化物-半導(dǎo)體場效晶體管(Metal-Oxide-SemiconductorFieldEffectTransistor,MOSFET)的柵極氧化物膜。柵極氧化物膜是一層夾在半導(dǎo)體基板和柵極(晶體管)結(jié)構(gòu)間的氧化物層。每當(dāng)元件的尺寸縮小時，柵極氧化物膜的厚度亦相應(yīng)地變薄。然而，當(dāng)厚度縮減到達(dá)某一程度時，氧化物膜會因?yàn)樘《鵁o法提供柵極導(dǎo)電材料與位于其下方的半導(dǎo)體基板足夠的電氣絕緣。再者，較薄的柵極氧化物膜易于讓注入的摻雜離子擴(kuò)散到柵極氧化物層之中。這些都是導(dǎo)致晶體管，甚至整個元件效能問題的因素。氮化工藝(一種柵極氧化物層上具有一氮化硅層的柵極絕緣層的工藝)為處理上述的效能問題而發(fā)展出來的技術(shù)。相較于具有相同厚度但沒有氮化硅頂層的柵極氧化物層，具有薄氮化硅頂層的柵極氧化物層具有較大的電氣絕緣能力。此外，氮化硅頂層亦具有阻止摻雜離子擴(kuò)散到柵極氧化物層的能力。去耦合等離子體氮化(DecoupledPlasmaNitridation，DPN)工藝是氮化工藝之一。利用DPN工藝所形成的氮化物層可作為摻雜離子的阻障，因此在離子注入后的熱處理步驟中，氮化物層將阻擋摻雜劑擴(kuò)散至柵極絕緣層的柵極氧化物層主體中。此一氮化物層亦可保持柵極絕緣層的電氣絕緣特性以及防止電性效能的問題。故，當(dāng)工藝技術(shù)推進(jìn)到60納米以下技術(shù)門檻之際，DPN工藝已成為制作半導(dǎo)體元件不可或缺的工藝技術(shù)。氮化工藝(例如DPN工藝)可以運(yùn)用在制作表面P型溝道金屬-氧化物-半導(dǎo)體場效晶體管(SurfaceP-channelMOSFET)。在表面P型溝道MOSFET元件上形成p+多晶硅柵極結(jié)構(gòu)時，硼為普遍使用的摻雜劑。在p+多晶硅柵極結(jié)構(gòu)的柵極氧化物膜上方進(jìn)行DPN工藝，其結(jié)果為形成一柵極絕緣層，而此一結(jié)果有助于阻擋摻雜劑擴(kuò)散至柵極絕緣層的柵極氧化物層主體中。位于導(dǎo)電材料下的柵極絕緣層，當(dāng)施以DPN工藝會增加?xùn)艠O絕緣層和導(dǎo)電材料間的界面電荷，其中導(dǎo)電材料位于柵極絕緣層上。通常，導(dǎo)電材料為一多晶硅層。DPN工藝也可能影響其元件的平帶電壓，以及造成負(fù)偏壓溫度不穩(wěn)定性(NegativeBiasTemperatureInstability,NBTI)的劣化。若上述這些問題混雜發(fā)生時，DPN工藝的結(jié)果將很難被修護(hù)。這是因?yàn)橐瞥飳釉僦匦滦纬删咭欢ǖ康牡飳拥炔襟E，很難不對其下方的柵極絕緣層或其它結(jié)構(gòu)不造成永久性的破壞。因此，經(jīng)歷不完全或不正確DPN工藝的晶片很可能會被當(dāng)成廢片而報廢。若該晶片仍繼續(xù)后續(xù)的完整工藝，則將會生產(chǎn)出功能不足或喪失作用的元件。在氮化工藝之后及下一個工藝(通常是多晶硅沉積)之前，安插一退火工藝可以處理例如平帶電壓變動和負(fù)偏壓溫度不穩(wěn)定性劣化等問題。氮化后退火(PostNitridationAnneal,PNA)工藝可降低柵極絕緣層的柵極氧化物層中介穩(wěn)態(tài)(metastable)的硅-氧化學(xué)鍵結(jié)，并因此改善其對硼穿透的阻抗能力。在退火工藝中將晶片曝露于氮?dú)?N2)是業(yè)界一種常見的PNA工藝方法。使用DPN工藝會產(chǎn)生的另一個問題是在DPN工藝完成后，氮含量會隨時間而衰減(decay)。柵極絕緣層上形成的氮化硅層的氮濃度會隨時間的增加而降低，而此一情形會直接影響柵極結(jié)構(gòu)的臨界電壓(ThresholdVoltage,Vt)。PNA工藝有助于解決這個問題。但是，即使已經(jīng)進(jìn)行以氮?dú)鉃榛A(chǔ)的PNA工藝，在DPN工藝結(jié)束后約4小時，仍會有氮含量衰減損失(0.5%)。這樣的損失量會弱化硅-氮鍵結(jié)，并因此減低注入的硼穿透至柵極絕緣層的柵極氧化物層的保護(hù)能力。此一保護(hù)能力的減低造成P型溝道金屬-氧化物-半導(dǎo)體(P-channelMetalOxideSemiconductor,PMOS)元件的Vt亦跟著變動大約15-25mV。因此，在生產(chǎn)線上，在DPN工藝結(jié)束之后及下一個工藝(多晶硅沉積)開始之前，最好維持一嚴(yán)格控管的等待時間。一旦多晶硅沉積之后，柵極絕緣層的氮化硅層的氮百分比衰減現(xiàn)象將不再發(fā)生。因此，PNA工藝應(yīng)該在這個等待時間窗口內(nèi)進(jìn)行，以避免不必要的氮含量衰減。可是，在制造上要讓PNA工藝在4小時的等待時間窗口內(nèi)完成是困難的，尤其是當(dāng)使用爐管機(jī)臺進(jìn)行多晶硅沉積時。相較多晶硅沉積，DPN工藝通常具有較低的每小時晶片產(chǎn)出量。例如，一個DPN工藝每小時可提供約20.4片的晶片產(chǎn)出量，而多晶硅沉積工藝一次可處理4批，每批25片晶片。亦即，必須有100片晶片自DPN設(shè)備移出、完成PNA工藝，并在4小時內(nèi)準(zhǔn)備好以進(jìn)行多晶硅沉積工藝。針對僅用氮?dú)獾腜NA工藝，已有數(shù)種替代方法被開發(fā)出來。例如，Zhong等人的美國專利公開案第2003/0170956號揭示在退火工藝中使用N2:02比為4:1的混合氣體。然而，此一工藝是在爐管型設(shè)備內(nèi)進(jìn)行，因此無法與DPN工藝在原位(insitu)進(jìn)行，其原因?yàn)镈PN工藝是一種在退火工藝之前于反應(yīng)室型設(shè)備中進(jìn)行的工藝。甚且，在短的等待時間內(nèi)要在兩套分開設(shè)備中完成兩個連續(xù)工藝，在時間控制上是相當(dāng)不利的。例如，兩套設(shè)備會占據(jù)大面積的廠房空間且彼此不相鄰。此外，半導(dǎo)體設(shè)備通常會在進(jìn)行新的一批工藝處理前，先做處理前的暫存(internalbuffer)。再者，Zhong等人所揭示使用N2:O2的工藝需要進(jìn)行60至150分鐘，此一缺點(diǎn)對等待時間的控制形成更難的挑戰(zhàn)。僅用氧化亞氮(N20)的PNA工藝也已經(jīng)被測試過，且與僅用N2的PNA工藝相比較，證實(shí)僅用N20的PNA工藝具有較低的氮含量衰減率。然而，僅用N20的PNA工藝所處理的氮化硅層具有的起始含氮含量百分比大約只有僅用N2的PNA工藝處理者的一半。僅用N20的PNA工藝與僅用N2的PNA工藝均可減少介面電荷至一定程度。然而，僅用N20的PNA工藝處理者的平帶電壓的變動較為顯著，而此一結(jié)果對半導(dǎo)體元件的性能則有明顯的影響。因此，僅用N2的PNA工藝和僅用N20的PNA工藝均無法解決上述已知技藝的問題。
發(fā)明內(nèi)容為了解決上述已知技藝的問題，本發(fā)明揭示形成氮化硅層于柵極氧化物膜上方的制備方法的一實(shí)施范例，其為半導(dǎo)體元件的柵極結(jié)構(gòu)的一部分，而該實(shí)施范例包含進(jìn)行氮化工藝以形成氮化硅層一半導(dǎo)體基板的柵極氧化物7膜上、在退火室中加熱該半導(dǎo)體基板、施以兩階段的退火動作。其一在該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N2)中、再于該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N2)與氧化亞氮(N20)的混合氣體中。本發(fā)明揭示半導(dǎo)體元件中多晶硅層與柵極絕緣層間的界面電荷的降低方法的一實(shí)施范例包含進(jìn)行去耦合等離子體氮化工藝以形成氮化硅層于一半導(dǎo)體基板的柵極氧化物膜上、在退火室中加熱該半導(dǎo)體基板、施以兩階段的退火動作。其一在該退火室內(nèi)將該半導(dǎo)體基板至曝露于氮?dú)?N2)中、再于該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N2)與氧化亞氮(N20)的混合氣體中、沉積多晶硅于該柵極氧化物膜上方的氮化硅層上。本發(fā)明的發(fā)明人發(fā)現(xiàn)使用如本案所揭示的兩階段PNA工藝，即在第一階段曝露該半導(dǎo)體基板于氮?dú)?N2)中，并在第二階段曝露該半導(dǎo)體基板于氮?dú)?N2)與氧化亞氮(N20)的混合氣體中，可克服上述所檢討的問題。例如，本發(fā)明揭示的方法可降低平帶電壓的變動，減緩負(fù)偏壓溫度不穩(wěn)定性，或?qū)艠O結(jié)構(gòu)的臨界電壓的減少降至最低。本發(fā)明揭示的方法亦可降低DPN工藝完成后的氮濃度衰減，亦即降低柵極絕緣層中的氮化硅層的氮濃度衰減率。最后，本發(fā)明揭示的方法更可提高用于半導(dǎo)體元件中形成p+多晶硅結(jié)構(gòu)的摻雜劑(例如硼)的穿透阻抗能力。圖1顯示本發(fā)明一實(shí)施范例(不同PNA工藝條件下)的氮百分比曲線圖2顯示本發(fā)明一實(shí)施范例(不同PNA工藝條件時)的界面電荷柱狀圖3顯示本發(fā)明一實(shí)施范例(具有與圖2相同PNA工藝條件下)的平帶電壓變動柱狀圖4顯示本發(fā)明一實(shí)施范例(DPN和PNA在不同工藝條件下)的硼穿透數(shù)據(jù)；圖5顯示本發(fā)明一實(shí)施范例(不同PNA工藝條件下)的氮百分比衰減圖；及圖6和圖7顯示本發(fā)明一實(shí)施范例(在不同后氮化退火條件下)的待命電流對臨界電壓的散布圖。具體實(shí)施例方式本發(fā)明的實(shí)施范例將在此節(jié)予以敘述。此節(jié)的敘述及實(shí)施范例不應(yīng)用以局限本發(fā)明的范圍。本節(jié)在此揭示的形成氮化硅層于柵極氧化物膜上方的制備方法，該柵極氧化物膜上方的氮化硅層為半導(dǎo)體元件的柵;t及結(jié)構(gòu)的一部分，該工藝方法包含進(jìn)行氮化工藝以形成薄氮化硅層于半導(dǎo)體基板的柵極氧化物膜上、在退火室中加熱該半導(dǎo)體基板、施以兩階段的退火動作。其一在該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N2)中、再于該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N2)與氧化亞氮(N20)的混合氣體中。該4冊4及氧化物膜的厚度可為15-40埃。該柵極氧化物膜的一實(shí)施范例的厚度為22埃。該氮化工藝可為例如去耦合等離子體氮化(DPN)工藝。其它氮化工藝亦可用來制備柵極絕緣層的氮化硅層。這些工藝可包含反應(yīng)室型工藝，其中晶片在該反應(yīng)室內(nèi)曝露于含氮?dú)怏w中。這些工藝可使用或不使用等離子體。形成在柵極氧化物膜上方的氮化硅層的厚度可為10-20埃。該氮化硅層的一實(shí)施范例的厚度為13埃。根據(jù)至少一個實(shí)施范例，緊接在形成氮化>圭層后的退火工藝中，半導(dǎo)體基板以兩個分開步驟分別曝露于N2與N2和N20的混合氣體中。在退火反應(yīng)室中，預(yù)定體積的N2會在預(yù)定工藝時間內(nèi)導(dǎo)入。在下一個步驟中，N2和N20的混合氣體也在預(yù)定工藝時間內(nèi)導(dǎo)入反應(yīng)室中。在一實(shí)施范例中，N2的導(dǎo)入時間為20秒(20"),而N2和N20的混合氣體的導(dǎo)入時間為10秒(10")。然而，相較于僅用N2(Nitrogen-only)的氮化后退火工藝(PNA)工藝，使用N2/N20混合氣體的PNA工藝會導(dǎo)致在柵極絕緣層的起始氮百分比較低。圖1顯示不同PNA工藝條件下的氮百分比曲線圖。特而言之，圖l顯示柵極絕緣層中氮化硅層的氮百分比曲線隨著等待時間的變化情形，其中等待時間為氮化工藝和下一個工藝(可為多晶硅沉積工藝)之間的時間。氮化硅層的氮濃度為縱座標(biāo)，其以百分比表示；等待時間為橫座標(biāo)，其以小時為單位。圖中顯示三種N2/N20混合組合的PNA工藝以及一種僅用N2的PNA工藝的結(jié)果。圖1顯示僅用N2的PNA工藝較其它任一者均有較高的起始氮濃度，而其結(jié)果與前述已知技藝相符。舉例而言，先導(dǎo)入20秒(20")的N2，再導(dǎo)入10秒(10")的N2/N20的工藝方法，其起始氮含量百分比就較僅用N2的工藝方法少2%。對柵極絕緣層內(nèi)的氮化硅層而言，具有4交高的起始氮濃度可使其在應(yīng)付氮含量衰減上具有優(yōu)選的效果。然而，相較〗又用N2的PNA工藝，使用N2和N20混合氣體的PNA工藝會導(dǎo)致氮化硅層具有較低的起始氮含量百分比。本案發(fā)明人發(fā)現(xiàn)調(diào)整PNA工藝前的DPN工藝，可使氮化硅層具有的起始氮含量百分比就如同僅用N2的PNA工藝一樣。例如，調(diào)整DPN工藝的一實(shí)施范例增加DPN工藝時間10秒(10")。調(diào)整DPN工藝的另一實(shí)施范例維持一樣的時間，但增加DPN工藝的射頻功率(R.F.power)的設(shè)定值為150瓦。圖1亦顯示導(dǎo)入N2/N2O混合氣體30秒(30")，在不導(dǎo)入僅用N2氣體的實(shí)施范例，此一實(shí)施范例所得的氮化硅層具有的起始氮含量百分比為最低。故，從圖1的結(jié)果可顯示將僅用N2氣體步驟并入PNA工藝中的重要性。如同后文即將深入探討者，本案發(fā)明人發(fā)現(xiàn)上述部分工藝方法的效果若在一既定標(biāo)的(如氮化硅膜的起始氮百分比)上做比較時，兩階段PNA工藝(第一階段為僅用N2，第二階段使用N2/N20混合氣體)會較其它的工藝方法展現(xiàn)出整體上優(yōu)選的結(jié)果。在至少一實(shí)施范例中，N2和N20混合比為10:1。退火溫度可i殳在例如900。C到1050°C的范圍內(nèi)，而壓力可設(shè)在例如5至300托爾(Torr)之間。在至少一實(shí)施范例中，退火溫度可為950。C，而壓力可為5托爾。在本發(fā)明揭示的至少一實(shí)施范例中，氮化工藝與退火工藝(在氮化工藝后進(jìn)行)在原位(insitu)機(jī)臺的連續(xù)兩個反應(yīng)室中進(jìn)行。這樣可以節(jié)省將半導(dǎo)體晶片從只能進(jìn)行氮化工藝的設(shè)備傳送到只能進(jìn)行退火工藝的設(shè)備的傳送間隔時間。因此，原位機(jī)臺退火可提高產(chǎn)量，并滿足在氮化工藝后與下一個工藝(如多晶硅沉積)間的等待時間的限制。本發(fā)明的另一優(yōu)點(diǎn)為晶片在氮化工藝與退火工藝間不會曝露在空氣中，且原位機(jī)臺退火可預(yù)防氮化硅層在氮化工藝與退火工藝之間發(fā)生氮百分比的衰減情形。在本發(fā)明揭示的至少一實(shí)施范例中，上述工藝是在一表面P型溝道MOSFET(SurfaceP-channelMOSFET)上制作4冊極結(jié)構(gòu)的工藝。此一工藝亦可用于制作表面N型溝道MOSFET(SurfaceN-channdMOSFET)，或者P型溝道或N型溝道的埋入式柵極結(jié)構(gòu)(Buried-GateStructure)。用于一表面P型溝道MOSFET中形成柵極結(jié)構(gòu)的氮化工藝可為DPN工藝，而其它氮化工藝亦可用于形成該氮化硅層。形成的柵才及結(jié)構(gòu)可為例如p+多晶硅柵極結(jié)構(gòu)。本發(fā)明在此揭示的工藝同樣地亦能降低半導(dǎo)體元件中多晶硅層和柵極絕緣層間的界面電荷，其包含進(jìn)行一DPN工藝以形成一氮化硅層于一半導(dǎo)體基板上的一柵極氧化物膜上、在一退火室中加熱該半導(dǎo)體基板、施以兩階段的退火動作。其一在該退火室內(nèi)將該半導(dǎo)體基板曝露于N2中、再于該退火室內(nèi)將該半導(dǎo)體基板曝露于N2與N20的混合氣體中、沉積多晶硅于該柵極氧化物膜上方的氮化硅層上。圖2顯示不同PNA工藝條件下的界面電荷的柱狀圖。如上文所述，所謂的界面電荷指的是柵極絕緣層與導(dǎo)電材料(在柵極絕緣層上方)間的電荷。圖2的縱座標(biāo)為界面電荷(Dit),其單位為電子-伏特(1012/cm2.eV)。橫座標(biāo)為各PNA工藝條件，其中包含使用三種N2/N20混合氣體的PNA工藝以及僅用N2和僅用N20的PNA工藝。圖中亦顯示未進(jìn)行DPN工藝的柵極氧化物所具有的界面電荷(標(biāo)示為，，ISSGOX40A"，做為比較)，其柵極氧化物因未進(jìn)行DPN工藝，因此不具有氮化硅層。從圖2可看出，一階段導(dǎo)入僅用N2和第二階段導(dǎo)入N2與N20混合氣體的兩階段PNA工藝，以及導(dǎo)入僅用N2的PNA工藝兩者間所具備的界面電荷相當(dāng)。然而，在提供較低的界面電荷方面，兩階段PNA工藝較僅用N2的PNA工藝更具優(yōu)勢。從前文可知，DPN工藝會增加界面電荷。因此，未進(jìn)行DPN的柵極氧化物(標(biāo)示為"ISSGOX40A")具有最低的界面電荷。如前文所述，本發(fā)明所揭示的工藝可降^^半導(dǎo)體元件的平帶電壓變動。圖3顯示與圖2相同PNA工藝條件下的平帶電壓變動的柱狀圖。平帶電壓(單位為伏特)為縱座標(biāo)，各PNA工藝條件標(biāo)示于橫座標(biāo)。從圖3中可得知，就如界面電荷的結(jié)果一樣，第一階段導(dǎo)入僅用N2和第二階段導(dǎo)入N2與N20混合氣體的兩階段PNA工藝較僅導(dǎo)入N2或N20其中之一者的PNA工藝具有較低的平帶電壓。在另一實(shí)施范例中，本發(fā)明所揭示的工藝能加強(qiáng)半導(dǎo)體元件中的柵極絕緣層對摻雜劑穿透的阻抗能力。在至少一實(shí)施范例中，該摻雜劑可為硼。進(jìn)行N2/N20的PNA工藝后可加強(qiáng)硼穿透阻抗的原因，在于柵極絕緣層的氮化硅層(氮化工藝中所形成)被PNA工藝強(qiáng)化的緣故，且強(qiáng)化后的氮化硅層較僅由Ns或N20所形成者具有較大的密度。圖4顯示本發(fā)明一實(shí)施范例的DPN工藝和PNA工藝在不同工藝條件下的硼穿透數(shù)據(jù)。以"DPN"為首且以百分比顯示的直行，其值為在PNA工藝后氮化硅層中的含氮含量百分比。以"PNA"為首的直行，其行中顯示PNA工藝中所使用的氣體(N2或N20)。標(biāo)示為"POR(skip)"的兩4黃列，該標(biāo)示指未進(jìn)4亍DPN或PNA工藝且未接受硼注入。該兩列"POR(skip)"主要提供比較的用。4種型態(tài)電容的電容值(其單位為飛法拉/微米，ff/pm)顯示于表中，而該些電容分別為CA—OL_PD(P型場效晶體管柵極/漏極交疊電容，PFETGate/DrainOverlapCapacitor)、CA—OL—PDK(P型場效晶體管厚氧化物柵極/漏極交疊電容，PFETThickGateOxide/DrainOverlapCapacitor)、CA_OL—ND(N型場效晶體管柵極/漏極交疊電容，NFETGate/DrainOverlapCapacitor)以及CA—OL_NDK(N型場效晶體管厚氧化物柵極/漏極交疊電容，NPETThickGateOxide/DrainOverlapCapacitor)等。電容值與硼穿透范圍有關(guān)，即硼穿透程度越大，產(chǎn)生的電容值越高。相較于使用16%N2的PNA工藝，圖4顯示使用16%N20的PNA工藝會產(chǎn)生優(yōu)選的硼穿透阻抗，亦即較低的電容值。數(shù)值16%意指在PNA工藝后氮化硅膜的含氮百分比。同樣地，使用N20的PNA工藝在氮化硅膜中亦可達(dá)到相同的氮百分比，可是卻具有較使用16。/。N2的PNA工藝(僅以N2替代N20)為佳的硼穿透阻抗。這些結(jié)果顯示在PNA工藝中使用NzO的好處。再者，相較于"POR(skip)"這組(未進(jìn)行硼注入)，使用16。/。N20的PNA工藝具有與其相當(dāng)?shù)碾娙葜?。故，相較于其它PNA工藝，對PFET和NFET兩厚氧化物柵極/漏極交疊電容而言，使用16。/。N20的PNA工藝可提供最佳的硼穿透阻抗(即最低電容)。在另一實(shí)施范例中，本發(fā)明所揭示的工藝可延長半導(dǎo)體元件中柵極絕緣層的氮含量百分比衰減時間。圖5顯示不同PNA工藝條件下的氮含量百分比衰減圖。氮含量百分比劑量衰減表示柵極絕緣層的氮化硅層中的氮含量濃度減少百分比?？v座標(biāo)以百分比方式表示柵極絕緣層的氮化硅層中的氮損失劑量，而橫座標(biāo)以小時為單位表示氮化工藝與下一個工藝(例如多晶硅沉積)間的等待時間。圖5為N2和N20的3種混合組合，以及僅用N2的PNA工藝的結(jié)果。圖5顯示N2/N20與PNA的組合中有2種在氮含量濃度減少超過0.5%之前，其等待時間可以延長超過12小時。此外，本發(fā)明揭示的工藝可減緩半導(dǎo)體元件的負(fù)偏壓溫度不穩(wěn)定性及/或?qū)雽?dǎo)體元件的臨界電壓(ThresholdVoltage)的減少降至最低。圖6和圖7顯示在不同氮化后-退火條件下的待命電流(StandbyCurrent;IDS)對臨界電壓(VTS)的散布圖。待命電流(單位為孩i安培/微米)標(biāo)示在縱座標(biāo)上，而臨界電壓(單位為毫伏特)則標(biāo)示于^f黃座標(biāo)。圖6為NMOS元件的數(shù)據(jù)，而圖7為PMOS元件的數(shù)據(jù)。圖6和圖7均顯示，由于采用DPN工藝，使用N20的PNA工藝方法制成的氮化硅層具有16%氮含量百分比。在圖6和圖7兩圖中，其它5個僅用N2的PNA工藝的氮含量百分比為14-22%，此外，不同的DPN工藝條件亦被使用以達(dá)到14-22%氮含量百分比。在圖6和圖7兩個實(shí)施范例中，相較于其它工藝方法(僅用N2)，使用N20的PNA工藝可明顯降低臨界電壓，且在DPN工藝后具有22%的氮百分比。這些結(jié)果顯示在PNA工藝中使用N20在某種程度上有助于降低臨界電壓。本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點(diǎn)已揭示如上，然而本發(fā)明所屬
技術(shù)領(lǐng)域：
中普通技術(shù)人員仍可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修^飾。因此，本發(fā)明的保護(hù)范圍應(yīng)不限于實(shí)施范例所揭示者，而應(yīng)包括各種不背離本發(fā)明的替換及修飾，并為以下的權(quán)利要求所涵蓋。權(quán)利要求1、一種形成氮化硅層于柵極氧化物膜上的制備方法，所述柵極氧化物膜上的氮化硅層為半導(dǎo)體元件的柵極結(jié)構(gòu)的一部分，所述制備方法包含下列步驟進(jìn)行氮化工藝以形成氮化硅層于半導(dǎo)體基板的柵極氧化物膜上；在退火室中加熱所述半導(dǎo)體基板；在所述退火室內(nèi)將所述半導(dǎo)體基板曝露于氮?dú)庵?；以及在所述退火室?nèi)將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中。2、根據(jù)權(quán)利要求1的制備方法，其中形成所述氮化硅層的氮化工藝為去耦合等離子體氮化工藝。3、根據(jù)權(quán)利要求1的制備方法，其中將所述半導(dǎo)體基板曝露于氮?dú)庵械牟襟E與將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中的步驟為兩階段的步驟。4、根據(jù)權(quán)利要求1的制備方法，其中將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中的步驟包含提供氮?dú)?氧化亞氮為10:1的混合氣體。5、根據(jù)權(quán)利要求1的制備方法，其中加熱所述半導(dǎo)體基板的步驟包含加熱所述半導(dǎo)體基板至介于900。C至1050°C的退火溫度范圍以及提供5至300托爾間的壓力于所述退火室。6、根據(jù)權(quán)利要求1的制備方法，其中所述加熱所述半導(dǎo)體基板的步驟在氮化工藝后與反應(yīng)室工藝原位進(jìn)行。7、根據(jù)權(quán)利要求1的制備方法，其中形成的半導(dǎo)體元件為表面P型溝道金屬-氧化物-半導(dǎo)體場效晶體管。8、根據(jù)權(quán)利要求7的方法，其中形成的柵極結(jié)構(gòu)為p+多晶硅柵極結(jié)構(gòu)。9、一種界面電荷的降低方法，所述界面電荷位于半導(dǎo)體元件的多晶硅層與柵極絕緣層間，所述降低方法包含下列步驟進(jìn)行去耦合等離子體氮化工藝以形成氮化硅層于半導(dǎo)體基板的柵極氧化物膜上；在退火室中加熱所述半導(dǎo)體基板；在所述退火室內(nèi)將所述半導(dǎo)體基板曝露于氮?dú)庵?；在所述退火室?nèi)將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中；以及沉積多晶硅于所述柵極氧化物膜上方的所述氮化硅層上；其中所述界面電荷不大于2.4x1012/cm2'eV。10、一種摻雜劑穿透阻抗的強(qiáng)化方法，其用于權(quán)利要求1所制備的柵極結(jié)構(gòu)，所述強(qiáng)化方法包含下列步驟進(jìn)行去耦合等離子體氮化工藝以形成氮化硅層于半導(dǎo)體基板的柵極氧化物膜上方；在退火室中加熱所述半導(dǎo)體基板；在所述退火室內(nèi)將所述半導(dǎo)體基板曝露于氮?dú)庵校灰约霸谒鐾嘶鹗覂?nèi)將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中。11、根據(jù)權(quán)利要求10的強(qiáng)化方法，其中所述摻雜劑為硼或N及P型的摻雜元素。12、一種氮濃度衰減時間的延長方法，其用于權(quán)利要求1所制備的柵極結(jié)構(gòu)，氮濃度衰減時間指氮化硅層的氮濃度降低0.5%的時間，所述延長方法包含下列步驟進(jìn)行去耦合等離子體氮化工藝以形成氮化硅層于半導(dǎo)體基板的柵極氧化物膜的上方；在退火室中加熱所述半導(dǎo)體基板；在所述退火室內(nèi)將所述半導(dǎo)體基板曝露于氮?dú)庵?；在所述退火室?nèi)將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中；以及沉積多晶硅于所述柵極氧化物膜上方的所述氮化硅層上；其中所述氮濃度衰減時間大于4小時。13、根據(jù)權(quán)利要求12的延長方法，其中在完成去所述耦合等離子體氮化工藝與所述沉積步驟間的等待時間可延長達(dá)12小時。14、一種半導(dǎo)體元件的平帶電壓變動的降低方法，包含下列步驟進(jìn)行一去耦合等離子體氮化工藝以形成氮化硅層于半導(dǎo)體基板的柵極氧化物膜上方；在退火室中加熱所述半導(dǎo)體基板；在所述退火室內(nèi)將所述半導(dǎo)體基板曝露于氮?dú)庵校灰约霸谒鐾嘶鹗覂?nèi)將所述半導(dǎo)體基板曝露于氮?dú)馀c氧化亞氮的混合氣體中；其中所述平帶電壓的變動小于-0.4V。全文摘要本發(fā)明披露形成氮化硅層于柵極氧化物膜上的制備方法。該柵極氧化物膜上的氮化硅層為半導(dǎo)體元件的柵極結(jié)構(gòu)的一部分，該制備方法包含進(jìn)行氮化工藝以形成氮化硅層于半導(dǎo)體基板的一柵極氧化物膜上，再于退火室內(nèi)加熱該半導(dǎo)體基板，施以兩階段的退火動作。其一，在該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N₂)中，再于該退火室內(nèi)將該半導(dǎo)體基板曝露于氮?dú)?N₂)與氧化物亞氮(N₂O)的混合氣體中。文檔編號H01L21/336GK101577225SQ20081013113公開日2009年11月11日申請日期2008年7月30日優(yōu)先權(quán)日2008年5月9日發(fā)明者巫政達(dá),莊達(dá)淯,林儷涵,陳彥達(dá)申請人:茂德科技股份有限公司