專利名稱：可減少芯片電源電壓降的集成電路封裝方法及電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路封裝，尤指一種設(shè)置復(fù)數(shù)個電源傳輸單元并將芯片的邏輯閘單元的電源接收端直接耦接于電源傳輸單元以消除電源電壓降的集成電路封裝方法及其相關(guān)集成電路裝置。
背景技術(shù)：
集成電路封裝屬于半導(dǎo)體產(chǎn)業(yè)的后段加工制程，主要是將晶圓上的集成電路予以分割、黏晶，并加上外接引腳及包覆。而其成品(封裝體)主要是提供一個引接的接口，內(nèi)部電性訊號可透過封裝材料，例如引腳，將其連接到系統(tǒng)，并提供硅芯片免于受外力與水、濕氣、化學(xué)物破壞與腐蝕等。常見的集成電路
封裝方式包含有雙列直插式封裝(Dual In-line Package, DIP)、塑料方型扁平式封裝(Plastic Quad Flat Package, PQFP)、塑料扁平封裝(Plastic FlatPackage, PFP)、針柵數(shù)組封裝(Pin Grid Array Package, PGA)、球柵數(shù)組封裝(Ball Grid Array Package, BGA)等。
集成電路封裝由芯片、導(dǎo)線架(Lead Frame)及殼體所組成。請參考圖1，圖1顯示現(xiàn)有集成電路裝置10的剖示圖，包含有芯片102、芯片托盤(DiePaddle) 104、引腳(Finger) 106、金線108及殼體100。芯片102為集成電路裝置10的核心單元，用來進(jìn)行模擬或數(shù)字訊號處理。芯片托盤104與引腳106為導(dǎo)線架，承載芯片102及焊接金線108，使信號得以順利傳遞。殼體IOO用來填充模穴(Cavity),以保護(hù)集成電路裝置10，其材質(zhì)可為陶瓷或塑料，如熱固性環(huán)氧樹脂(Epoxy Molding Compound, EMC)。 一般而言，金線108與引腳106的電感值約為InH/mm (納亨每毫米)及0. 8nH/mm，例如在256引腳的薄型方型扁平式封裝(Low Profile Quad Flat Package)中，金線108與引腳106的長度為3 與8 10mm，所形成的等效電感值則約為10. 2nH。
在0.25um制程以前， 一般都將芯片102上的電源網(wǎng)格(PowerGrid)當(dāng)作理想網(wǎng)絡(luò)。實(shí)際上，這種假設(shè)在集成電路設(shè)計(jì)上是不存在的，尤其當(dāng)集成電路制程演進(jìn)到O. 18um及以下的超深次微米時，線材的寬度越來越窄，導(dǎo)致其電阻值上升。在此情形下，包括電源網(wǎng)絡(luò)在內(nèi)的所有聯(lián)機(jī)的阻抗特性變得非常明顯，導(dǎo)致集成電路中電源和地網(wǎng)絡(luò)上電壓的下降或升高，亦即電壓值不再是穩(wěn)定不變的單一值了，這種現(xiàn)象稱為電源電壓降(IR Drop)，而電源電壓降的大小則取決于從電源引腳到邏輯閘單元之間的等效電阻的大小。
圖2顯示芯片102內(nèi)部邏輯電路20的示意圖，Gl、 G2、 G3、 G4表示邏輯電路20的邏輯閘單元，R11 R18表示對應(yīng)路徑的等效電阻，而IG1、 IG2、 IG3、IG4表示邏輯閘單元Gl、 G2、 G3、 G4所消耗的電流。邏輯電路20透過引腳Padl、Pad2接收電源電壓VDD和地電壓VSS，當(dāng)有開關(guān)動作時，若僅有邏輯閘單元G4運(yùn)作，而其它邏輯閘單元的電流都為O，則邏輯閘單元G4處電源電壓VDD的電源電壓降為IG4 X (R11 + R12 + R13 + R14);而邏輯閘單元G2處電源電壓VDD的電源電壓降為IG4 X (R11 + R12)。換句話說，每一邏輯閘單元的電流都會對其他邏輯閘單元造成不同程度的電源電壓降。如果連接到金屬在線的邏輯閘單元同時有翻轉(zhuǎn)(開關(guān))動作，那么電源電壓降將會很大。然而，某些應(yīng)用中，同時翻轉(zhuǎn)的動作是必需的，例如頻率網(wǎng)絡(luò)和其所驅(qū)動的緩存器。此外，電源電壓降可能是局部或全面性的。當(dāng)相鄰位置一定數(shù)量的邏輯閘單元同時有邏輯翻轉(zhuǎn)動作時，就引起局部電源電壓降現(xiàn)象，而電源網(wǎng)格某一特定部份的電
阻值特別高時，也會導(dǎo)致局部電源電壓降。
當(dāng)芯片的電源電壓降過高時，盡管邏輯仿真顯示設(shè)計(jì)是正確的，邏輯閘單元仍會發(fā)生功能故障，使芯片徹底失效的問題。通常唯有重新設(shè)計(jì)布局方式才能解決上述問題。因此，電源設(shè)計(jì)已經(jīng)成為芯片設(shè)計(jì)成功與否的關(guān)鍵因素之一。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可減少芯片電源電壓降的集成電路封裝方法，它不但可以減少芯片電源電壓降，并且降低了生產(chǎn)成本。為此，另外本發(fā)明還提供一種可減少芯片電源電壓降的集成電路裝置。為了解決以上技術(shù)問題，本發(fā)明提供了如下技術(shù)方案
首先，本發(fā)明提供了一種可減少芯片電源電壓降的集成電路封裝方法，它包含有形成導(dǎo)線架，導(dǎo)線架包含芯片托盤及復(fù)數(shù)個引腳；將芯片固定于芯片托盤上，并將芯片的復(fù)數(shù)個訊號接收及輸出端耦接于該復(fù)數(shù)個引腳；形成電源傳輸單元，電源傳輸單元耦接于電源；將該芯片的復(fù)數(shù)個邏輯閘單元的電源接收端耦接于該電源傳輸單元；以及形成殼體，用以包覆芯片、導(dǎo)線架及電源傳輸單元。
另外，本發(fā)明還提供了一種可減少電源電壓降的集成電路裝置，它包含有導(dǎo)線架，包含芯片托盤及復(fù)數(shù)個引腳；電源傳輸單元，可耦接于電源；芯片，固定于該芯片托盤上，包含有復(fù)數(shù)個訊號接收及輸出端耦接于該復(fù)數(shù)個引腳，及復(fù)數(shù)個邏輯閘單元的電源接收端耦接于該電源傳輸單元 ；以及殼體，用以包覆芯片、導(dǎo)線架及電源傳輸單元。
本發(fā)明采用集成電路封裝方法及其相關(guān)集成電路裝置將邏輯閘單元的電源
接收端直接耦接于電源傳輸單元，使得各邏輯閘單元所接收的電源電壓不會受
邏輯閘單元間聯(lián)機(jī)的阻抗特性而變動，消除電源電壓降，進(jìn)而提升了系統(tǒng)穩(wěn)定
度，并降低了生產(chǎn)成本。
圖1為現(xiàn)有集成電路裝置的剖示圖。
圖2為圖1中芯片內(nèi)部邏輯電路的示意圖。
圖3為本發(fā)明實(shí)施例集成電路封裝流程圖。
圖4為本發(fā)明實(shí)施例芯片內(nèi)部邏輯電路的示意圖。
圖5為本發(fā)明實(shí)施例集成電路裝置的剖示圖。
圖6為本發(fā)明實(shí)施例集成電路裝置的剖示圖。圖7為圖6的集成電路裝置的俯視透視圖。圖8為本發(fā)明實(shí)施例集成電路裝置的剖示圖。圖9為圖8的集成電路裝置的俯視透視圖。圖10為圖8的集成電路裝置的側(cè)視透視圖。圖11為圖8的集成電路裝置設(shè)置復(fù)數(shù)個電源傳輸單元的示意圖。圖12為圖8的集成電路裝置設(shè)置復(fù)數(shù)個電源傳輸子單元的示意圖。主要組件符號說明10、 50、 60、 80102、 502、 602、 802104、 504、 604、 804106、 Padl、 Pad2、 506、 606、 806108、 508、 608、 808100、 500、 600、 800
Gl、 G2、 G3、 G4、 GIl、 GI2、 GI3、 GI4邏輯閘單元R11 R18、 RI1 RI4 等效電阻IG1、 IG2、 IG3、 IG4、 IGIl、 IGI2、 IGI3、 IGI4VDD 電源電壓VSS 地電壓30 集成電路封裝流程300、 302、 304、 306、 308、 310、 312步驟
心片
芯片托盤
殼體
電流
Pl、 P2、 P3、 P4
42、 612、 812、 816、 818、 820
822、 824
44
81具體實(shí)施例方式
電源接收端電源傳輸單元電源傳輸子單元電源
絕緣單元請參考圖3，圖3為本發(fā)明實(shí)施例集成電路封裝流程30的流程圖，可減少芯片的電源電壓降，其包含以下步驟-步驟300:開始。
步驟302:形成導(dǎo)線架，包含芯片托盤及復(fù)數(shù)個引腳；
步驟304:將芯片固定于芯片托盤上，并將芯片的復(fù)數(shù)個訊號接收及輸出端耦接于復(fù)數(shù)個引腳；
步驟306:形成電源傳輸單元，電源傳輸單元可耦接于電源；
步驟308:將芯片的復(fù)數(shù)個邏輯閘單元的電源接收端耦接于電源傳輸單元;
以及
步驟310:形成殼體，用以包覆芯片、導(dǎo)線架及電源傳輸單元。步驟312:結(jié)束
根據(jù)集成電路封裝流程30，將芯片固定于導(dǎo)線架的芯片托盤上，并將芯片
的訊號接收及輸出端，例如透過金線，耦接于導(dǎo)線架的引腳，使信號得以順利
傳遞。另一方面，在步驟306中，本發(fā)明另形成電源傳輸單元，用來傳輸電源，而芯片的復(fù)數(shù)個邏輯閘單元的電源接收端則耦接于電源傳輸單元。于此實(shí)施例中，用來接收電源以驅(qū)動每一邏輯閘單元的電源接收端直接耦接于電源傳輸單元，使得各邏輯閘單元所接收的電源電壓不會受邏輯閘單元間的聯(lián)機(jī)的阻抗特性而變動，如圖4所示。在圖4中，GIl、 GI2、 GI3、 GI4表示一邏輯電路40的邏輯閘單元，RI1 RI4表示對應(yīng)路徑的等效電阻，而IGIl、 IGI2、 IGI3、 IGI4表示邏輯閘單元GIl、 GI2、 GI3、 GI4所消耗的電流。邏輯閘單元GIl、 GI2、GI3、 GI4的電源接收端P1、 P2、 P3、 P4分別耦接于一電源傳輸單元42，用以接收一電源44所輸出的電源。由圖4可知，邏輯閘單元GIl、 GI2、 GI3、 GI4皆獨(dú)立耦接于電源傳輸單元42，因此，任一邏輯閘單元的開啟不會影響其它邏
輯閘單元所接收的電源，因而可避免電源電壓降的問題。特別注意的是，圖4用來說明集成電路封裝流程30的精神，省略了訊號接收及輸出端、導(dǎo)線架等，以求簡潔。
另一方面，在集成電路封裝流程30中，可將芯片托盤耦接于地端，并將芯片的復(fù)數(shù)個接地端分別耦接于芯片托盤，以避免邏輯閘單元的接地電壓變動。此外，關(guān)于電源傳輸單元的實(shí)現(xiàn)方式，可將復(fù)數(shù)個引腳中一電源引腳設(shè)定為電源傳輸單元，亦即芯片的復(fù)數(shù)個邏輯閘單元的電源接收端直接耦接于電源引腳；或者，類似于匯排式架構(gòu)，以導(dǎo)電材質(zhì)形成電源傳輸單元。
舉例來說，請參考圖5，圖5為本發(fā)明實(shí)施例集成電路裝置50的剖示圖，包含有芯片502、芯片托盤504、引腳506、金線508及殼體500。芯片502為集成電路裝置50的核心單元，用來進(jìn)行模擬或數(shù)字訊號處理。芯片托盤504與引腳506為導(dǎo)線架，承載芯片502及焊接金線508，使信號得以順利傳遞，而達(dá)到系統(tǒng)的需求。殼體500用來填充模穴，以保護(hù)集成電路裝置50，其材質(zhì)可為陶瓷或塑料，如熱固性環(huán)氧樹脂。此外，在集成電路裝置50中，電源引腳510用來實(shí)現(xiàn)本發(fā)明的電源傳輸單元，芯片502中邏輯閘單元的電源接收端直接耦接于電源引腳510。
透過集成電路裝置50，邏輯閘單元的電源接收端直接耦接于電源引腳510，因此，各邏輯閘單元所接收的電源電壓不會受邏輯閘單元間聯(lián)機(jī)的阻抗特性而變動，以消除電源電壓降。此外，另可將芯片托盤504耦接于地端(未繪于圖5中)，并將芯片502復(fù)數(shù)個接地端分別耦接于芯片托盤504，以避免邏輯閘單元接地電壓變動。另一方面，集成電路裝置50另可于不同位置設(shè)置其它電源引腳，對應(yīng)于相同或不同電壓，并適當(dāng)絕緣，其實(shí)現(xiàn)方式與電源引腳510相同，
在此不贅述。
圖6為本發(fā)明實(shí)施例集成電路裝置60剖示圖，而圖7為集成電路裝置60俯視透視圖。集成電路裝置60包含有芯片602、芯片托盤604、引腳606、金線608、殼體600及電源傳輸單元612。電源傳輸單元612形成于殼體600中相異于芯片托盤604區(qū)域，并由電源引腳610延伸，而芯片602中邏輯閘單元的電源接收端直接耦接于電源傳輸單元612。
透過集成電路裝置60，邏輯閘單元的電源接收端直接耦接于電源傳輸單元612，因此，各邏輯閘單元所接收的電源電壓不會受邏輯閘單元間聯(lián)機(jī)的阻抗特性而變動，以消除電源電壓降。此外，另可將芯片托盤604耦接于地端(未繪于6圖及圖7中)，并將芯片602復(fù)數(shù)個接地端分別耦接于芯片托盤604，以避免邏輯閘單元接地電壓變動。另一方面，集成電路裝置60另可于不同位置設(shè)置其它電源傳輸單元，對應(yīng)于相同或不同電壓，并適當(dāng)絕緣，其實(shí)現(xiàn)方式與電源傳輸單元612相同，在此不贅述。
圖8為本發(fā)明實(shí)施例集成電路裝置80剖示圖，圖9為集成電路裝置80俯視透視圖，圖10為集成電路裝置80側(cè)視透視圖。集成電路裝置80包含有芯片802、芯片托盤804、引腳806、金線808、殼體800及電源傳輸單元812。電源傳輸單元812形成于殼體800中芯片托盤804的上方，且電源傳輸單元812與芯片托盤804間設(shè)有絕緣單元814，用來隔絕電源傳輸單元812與芯片托盤804。電源傳輸單元812透過金線耦接于電源引腳810，而芯片802中邏輯閘單元的電源接收端直接耦接于電源傳輸單元812。
透過集成電路裝置80，邏輯閘單元的電源接收端直接耦接于電源傳輸單元812，因此，各邏輯閘單元所接收的電源電壓不會受邏輯閘單元間聯(lián)機(jī)的阻抗特
性而變動，以消除電源電壓降，另可將芯片托盤804耦接于地端(未繪于圖8、圖9及圖10中)，并將芯片802復(fù)數(shù)個接地端分別耦接于芯片托盤804，以避免邏輯閘單元接地電壓變動。另一方面，集成電路裝置80另可于不同位置設(shè)置其它電源傳輸單元，對應(yīng)于相同或不同電壓，并適當(dāng)絕緣，如圖11及第12圖所示。在圖11中，芯片802的其它三邊設(shè)有電源傳輸單元816、 818、 820，分別對應(yīng)于不同電壓，且相鄰電源傳輸單元設(shè)有絕緣單元；而在圖12中，電源傳輸單元812被分為電源傳輸子單元822、 824，并對應(yīng)于不同電壓，以適用于多電壓源芯片運(yùn)作。
綜上所述，本發(fā)明將邏輯閘單元的電源接收端直接耦接于電源傳輸單元，使得各邏輯閘單元所接收的電源電壓不會受邏輯閘單元間聯(lián)機(jī)的阻抗特性而變動，以消除電源電壓降，進(jìn)而提升系統(tǒng)穩(wěn)定度，并降低生產(chǎn)成本。
以上所述僅為本發(fā)明較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明涵蓋范圍。
權(quán)利要求
1.一種可減少芯片電源電壓降的集成電路封裝方法，其特征在于，它包含有形成一導(dǎo)線架，該導(dǎo)線架包含一芯片托盤及復(fù)數(shù)個引腳；將該芯片固定于該芯片托盤上，并將該芯片的復(fù)數(shù)個訊號接收及輸出端耦接于該復(fù)數(shù)個引腳；形成一電源傳輸單元，該電源傳輸單元可耦接于一電源；將該芯片的復(fù)數(shù)個邏輯閘單元的電源接收端耦接于該電源傳輸單元；以及形成一殼體，用以包覆該芯片、該導(dǎo)線架及該電源傳輸單元。
2. 如權(quán)利要求1所述的可減少芯片電源電壓降的集成電路封裝方法，其特 征在于，其中該芯片托盤耦接于一地端。
3. 如權(quán)利要求2所述的可減少芯片電源電壓降的集成電路封裝方法，其特 征在于，其另包含將該芯片的復(fù)數(shù)個接地端耦接于該芯片托盤。
4. 如權(quán)利要求1所述的所述的可減少芯片電源電壓降的集成電路封裝方 法，其特征在于，其中該電源傳輸單元可透過該復(fù)數(shù)個引腳中一引腳耦接于該 電源。
5. 如權(quán)利要求1所述的所述的可減少芯片電源電壓降的集成電路封裝方 法，其特征在于，其中該電源傳輸單元形成于該殼體中相異于該芯片托盤的區(qū) 域。
6. 如權(quán)利要求1所述的所述的可減少芯片電源電壓降的集成電路封裝方 法，其特征在于，其中該電源傳輸單元包含復(fù)數(shù)個電源傳輸子單元，每一電源 傳輸子單元對應(yīng)于一特定電壓。
7. —種可減少電源電壓降的集成電路裝置，其特征在于，它包含有一導(dǎo)線架，包含一芯片托盤及復(fù)數(shù)個引腳； 一電源傳輸單元，可耦接于一電源；一芯片，固定于該芯片托盤上，包含有復(fù)數(shù)個訊號接收及輸出端耦接于該 復(fù)數(shù)個引腳，及復(fù)數(shù)個邏輯閘單元的電源接收端耦接于該電源傳輸單元；以及 一殼體，用以包覆該芯片、該導(dǎo)線架及該電源傳輸單元。
8. 如權(quán)利要求7所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該芯片托盤耦接于一地端。
9. 如權(quán)利要求8所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該芯片另包含復(fù)數(shù)個接地端，耦接于該芯片托盤。
10. 如權(quán)利要求7所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該電源傳輸單元是該復(fù)數(shù)個引腳中耦接于該電源的一引腳。
11. 如權(quán)利要求7所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該電源傳輸單元是透過該復(fù)數(shù)個引腳中 一 引腳耦接于該電源。
12. 如權(quán)利要求7所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該電源傳輸單元形成于該殼體中相異于該芯片托盤的區(qū)域。
13. 如權(quán)利要求7所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該電源傳輸單元形成于該芯片托盤上方。
14. 如權(quán)利要求13所述的可減少電源電壓降的集成電路裝置，其特征在于， 其另包含一絕緣單元，設(shè)于該電源傳輸單元與該芯片托盤間。
15. 如權(quán)利要求7所述的可減少電源電壓降的集成電路裝置，其特征在于， 其中該電源傳輸單元包含復(fù)數(shù)個電源傳輸子單元，每一 電源傳輸子單元對應(yīng)于 一特定電壓。
16. 如權(quán)利要求15所述的可減少電源電壓降的集成電路裝置，其特征在于， 其另包含復(fù)數(shù)個絕緣單元，分別設(shè)于該復(fù)數(shù)個電源傳輸子單元中相鄰電源傳輸 子單元間。
全文摘要
本發(fā)明公開了一種減少芯片電源電壓降的集成電路封裝方法及電路裝置，可以消除電源電壓降，進(jìn)而提升系統(tǒng)穩(wěn)定度，并降低生產(chǎn)成本。集成電路封裝方法包含形成導(dǎo)線架，包含芯片托盤及復(fù)數(shù)個引腳；將芯片固定于芯片托盤上，并將芯片的復(fù)數(shù)個訊號接收及輸出端耦接于該復(fù)數(shù)個引腳；形成電源傳輸單元，電源傳輸單元耦接于電源；將芯片的復(fù)數(shù)個邏輯閘單元的電源接收端耦接于電源傳輸單元；以及形成殼體，用以包覆芯片、導(dǎo)線架及電源傳輸單元。
文檔編號H01L23/488GK101673689SQ20081014880
公開日2010年3月17日 申請日期2008年9月12日 優(yōu)先權(quán)日2008年9月12日
發(fā)明者張明忠, 楊智安 申請人:晨星軟件研發(fā)(深圳)有限公司;晨星半導(dǎo)體股份有限公司