專利名稱：半導體裝置的制造方法及固體成像裝置的制造方法
技術領域：
本發(fā)明涉及一種進行元件分離的半導體裝置的制造方法，具體而言，涉
及一種在制造固體成像裝置的過程中，通過化學機械拋光(CMP:Chemical Mechanical Polishing)形成淺溝槽隔離(STI:Shallow Trench Isolation)
型元件分離區(qū)域時，能夠?qū)崿F(xiàn)良好的表面平坦度的制造方法。
背景技術：
近年來，半導體裝置朝著高集成化，各元件朝著極為細微化的方向發(fā)展。 因此，在制造半導體裝置時，主要采用STI型元件分離，通過向半導體基板上 形成的淺溝槽內(nèi)填充絕緣物質(zhì)來使半導體裝置的各元件相互分離?，F(xiàn)己知 多種STI型元件分離構(gòu)造(STI構(gòu)造)的形成方法，在此結(jié)合附圖4來說明其具 有代表性的形成方法。圖4是現(xiàn)有技術的STI構(gòu)造的形成方法的工序剖面圖。
例如，在圖4 (a)的半導體基板l上依次沉積絕緣物質(zhì)二氧化硅薄膜2及 氮化硅薄膜3后，將氮化硅薄膜3上所形成的阻擋圖形(圖未示)作為掩模,通 過對氮化硅薄膜3及二氧化硅薄膜2進行選擇性地干法刻蝕，從而形成開口 的元件分離區(qū)域圖形。然后，如圖4 (a)所示，將氮化硅薄膜3作為掩模,通過干 法刻蝕對半導體基板l進行選擇性地刻蝕，從而在元件分離區(qū)域整體形成溝 4(溝槽)。此外，經(jīng)溝4所分隔開的活性區(qū)域5(元件分離區(qū)域以外的區(qū)域)實際 成為形成元件的區(qū)域。
接著，通過熱氧化在溝4的內(nèi)壁形成超薄的熱氧化薄膜后,通過CVD方 法，在半導體基板1的整個表面形成二氧化硅薄膜6，以使絕緣物質(zhì)二氧化硅 薄膜6填埋在溝4的內(nèi)部。圖4(b)是形成二氧化硅薄膜6時的工序剖面圖。然 后,如圖4(c)所示，在二氧化硅薄膜6上形成阻擋層8的圖形，其中，所述阻擋 層8只在面積為規(guī)定值以上的活性區(qū)域5內(nèi)具有開口7。然后，如圖4(d)所示， 將阻擋層8作為掩模，通過對因開口7而裸露的二氧化硅薄膜6進行刻蝕，從而 在二氧化硅薄膜6上形成孔9。并且,如圖4(c)及圖4(d)所示，所有間隔10的尺寸在整個半導體裝置的區(qū)域內(nèi)的各個活性區(qū)域5中都相同，其中，所述間隔
10是經(jīng)溝4所隔開的活性區(qū)域5的邊緣部與形成于該活性區(qū)域5內(nèi)的孔9的、
且距離該活性區(qū)域5邊緣部最近的邊緣部之間的間隔。進一步而言，經(jīng)溝4所
隔開的活性區(qū)域5的外周與該活性區(qū)域5內(nèi)所形成的孔9的區(qū)域的外周之間
的間隔的尺寸在整個半導體裝置的區(qū)域內(nèi)的各個活性區(qū)域5中都相同。
接著，通過CMP法，除去氮化硅薄膜3上部所形成的二氧化硅薄膜6以及 氮化硅薄膜3的一部分。由此，如圖4 (e)所示,二氧化硅薄膜6僅殘留于溝4的 內(nèi)部,二氧化硅薄膜6成為填埋于溝4內(nèi)部的構(gòu)造。此外,氮化硅薄膜3與二氧 化硅薄膜6同時，或通過別的工序被一直研磨到規(guī)定的膜厚。所述規(guī)定的膜 厚被設定在最終的STI階梯差(step height)不對各種電特性產(chǎn)生不良影響 的范圍內(nèi)。經(jīng)CMP法的研磨后，通過利用熱磷酸來除去氮化硅薄膜3，如圖4 (f)所示，形成STI構(gòu)造11。然后，圖未示出，用含有氫氟酸的刻蝕溶液除去 二氧化硅薄膜2后，在半導體基板1上形成柵極絕緣薄膜,并在其上將摻雜有 如磷、砷等雜質(zhì)的多晶硅薄膜等導電性薄膜沉積于半導體基板1及二氧化硅 薄膜6上。
以下考慮在上述現(xiàn)有技術的STI構(gòu)造ll的形成工序中，不進行如4(c)及 圖4(d)所示的工序，而通過CMP法使圖4(b)所示的因溝4而形成凹凸狀階梯 差(st印height)的二氧化硅薄膜6平坦化的情況。眾所周知，現(xiàn)有技術中， 研磨特性(特別是不同場所的研磨速率)會由于襯底的活性區(qū)域5的面積或活 性區(qū)域5的圖形密度而產(chǎn)生較大變動。具體而言,隨著襯底的活性區(qū)域5的面 積的增大，單位面積上研磨墊下壓半導體基板l的研磨壓力降低，研磨速率也 降低。因此，在如圖4(b)所示的狀態(tài)下通過CMP法使二氧化硅薄膜6平坦化 的情況下，在活性區(qū)域5的面積大的區(qū)域內(nèi)，所殘留的二氧化硅薄膜6的膜厚 較厚。B口，圖4(f)所示的STI構(gòu)造ll的上表面與半導體基板l的上表面之間所 產(chǎn)生的高度的差(STI階梯差)較高。這里所述的STI階梯差被定義為:如圖5 所示，從半導體基板1的上表面到STI構(gòu)造11的上表面(二氧化硅薄膜6的上 表面)的距離d。圖5是在圖4(f)的狀態(tài)下除去二氧化硅薄膜2后的STI構(gòu)造 ll的放大圖。
這樣，當形成高低起伏較大的STI階梯差時，在STI構(gòu)造11形成后的半 導體裝置的制造過程中所進行的各種掩模層圖形的形成過程中，出現(xiàn)因曝光聚焦異常而導致的加工不良的情況。此外，在STI構(gòu)造11的二氧化硅薄膜6 中，凸出于半導體基板l上表面的段差部的側(cè)壁上殘留有導電性的多晶硅薄 膜，從而導致元件間漏電的問題。圖6是說明產(chǎn)生元件間漏電的原理的示意 圖。如圖6(a)所示，二氧化硅薄膜6被填埋在半導體基板l上后，經(jīng)某種過程二 氧化硅薄膜6的段差部被濕法刻蝕，在段差部的側(cè)壁部形成懸垂形狀12。其 上形成柵電極所要利用的導電性多晶硅薄膜13(圖6(b))。然后，通過各向異 性刻蝕將多晶硅薄膜13圖形化，并形成電極14后，懸垂形狀12的上部成為刻 蝕停止薄膜,并在懸垂形狀12的凹陷部殘留有殘留多晶硅15。該殘留多晶硅 15在半導體基板1上特定的部分導致產(chǎn)生元件間漏電。并且，當形成高低起 伏較大的STI階梯差時,橫跨二氧化硅薄膜6的段差部的多晶硅薄膜13便會 對二氧化硅薄膜6，在下壓二氧化硅薄膜6的方向產(chǎn)生壓力，從而引起二氧化 硅薄膜6的底部產(chǎn)生晶體缺陷等各種特性不良的情況。
為回避上述問題，避免產(chǎn)生高低起伏較大的STI階梯差，圖4所示的現(xiàn)有 技術在進行CMP法的研磨以前，進行如圖4(c)及圖4(d)所示的工序。即，圖4 所示的現(xiàn)有技術通過在面積為規(guī)定值以上的各活性區(qū)域5內(nèi)所沉積的二氧 化硅薄膜6上形成孔9,來預先削減CMP法的研磨量以實現(xiàn)研磨速率的均一 化，從而避免產(chǎn)生高低起伏較大的STI階梯差。
此外，為避免產(chǎn)生高低起伏較大的STI階梯差，日本專利文獻特開 2004-111527號公報還提出了不同于圖4所示的技術方案。日本專利文獻特 開2004-111527號公報所記載的技術方案是通過仿真，計算出沉積于各個活 性區(qū)域5的二氧化硅薄膜6所應被除去的區(qū)域的密度及形狀在芯片內(nèi)達到均 等的值，并根據(jù)該結(jié)果預先削減CMP法的研磨量，從而實現(xiàn)研磨速率的均一 化。
另外，半導體裝置的一種，即MOS型固體成像裝置具備:像素部，排列有 多個像素，其中，所述像素具有形成于活性區(qū)域并對入射光進行光電轉(zhuǎn)換的 光電二極管;及周邊電路部，包括多個形成于活性區(qū)域的MOS晶體管。MOS 型固體成像裝置的像素部的一個像素的圖形布置如圖7所示。圖7是MOS型 固體成像裝置中像素部的一個像素的圖形布置的示意圖。圖7中,20是含有 光電二極管的受光部、21是多個驅(qū)動MOS晶體管、22是浮動擴散部、23是 轉(zhuǎn)送柵電極,用于將受光部20生成的信號電荷轉(zhuǎn)送到浮動擴散部22，24是接觸孔，使浮動擴散部22與其他MOS晶體管連接。每個受光部20所使用的活
性區(qū)域的面積大于圖未示出的周邊電路部所使用的活性區(qū)域的面積。并且， 半導體基板上排列的數(shù)百萬 數(shù)千萬個具有所述受光部20的圖7所示的圖
形布置構(gòu)成像素部。由此,相對于周邊電路部而言，像素部中活性區(qū)域的占有 面積變大。
上述MOS型固體成像裝置通過CMP法來形成STI構(gòu)造的情況下，由于 含有受光部20的像素部中活性區(qū)域的占有面積大于周邊電路部，所以與周 邊電路部相比，具有受光部20的像素部存在研磨速率低、易產(chǎn)生起伏較大的 STI階梯差的傾向，且在像素部內(nèi)部也存在從中央部到周邊部，STI階梯差容 易產(chǎn)生不均勻性的傾向。特別是在受光部20自身的面積大(單位像素的像素 面積大)、且芯片內(nèi)配置的受光部20的數(shù)量多(像素部的像素數(shù)多)、芯片內(nèi) 像素部所占比率大的品種中，上述傾向尤為顯著。由于上述像素部中的STI 階梯差起伏較大及像素部內(nèi)部的STI階梯差的不均勻性，像素部中便會產(chǎn)生 例如,上述曝光聚焦異常所引起的加工不良、元件間漏電、各種特性不良的 易發(fā)、飽和特性不良、圖像上出現(xiàn)黑痕或白痕等固體成像裝置特有的不良 情況。
然而，由于圖4所示的現(xiàn)有技術在整個區(qū)域內(nèi)不分像素部和周邊電路 部，按同一間隔10來形成孔9，所以，即使具有上述構(gòu)成的MOS型固體成像 裝置應用圖4所示的現(xiàn)有技術，也不能充分抑制上述像素部中的STI階梯差 起伏較大及像素部內(nèi)部的STI階梯差的不均勻性。此外，日本專利文獻特開 2004-111527號公報所記載的技術方案只適用于一般的半導體裝置,而未考 慮MOS型固體成像裝置之類的品種，所以，即使MOS型固體成像裝置運用 日本專利公開2004-111527號公報所記載的技術方案，也不能充分抑制上述 像素部中的STI階梯差起伏較大或像素部內(nèi)部的STI階梯差的不均勻性。
綜上所述，圖4所示的現(xiàn)有技術方案或日本專利文獻特開2004-111527 號公報所記載的技術方案存在不能充分抑制上述像素部中的STI階梯差起 伏較大或像素部內(nèi)部的STI階梯差的不均勻性的技術問題。
發(fā)明內(nèi)容
因此，本發(fā)明是為解決上述課題而提出的，目的在于制造出即使在通過
8CMP法形成STI構(gòu)造的情況下，也能夠充分抑制在活性區(qū)域的占有面積相 對較大的像素部區(qū)域中的STI階梯差起伏較大或該區(qū)域內(nèi)部的STI階梯差 的不均勻性，從而實現(xiàn)芯片內(nèi)STI階梯差的均一化的MOS型固體成像裝置 等半導體裝置。
本發(fā)明所涉及的半導體裝置的制造方法,用于解決上述技術問題。本發(fā) 明所涉及的半導體裝置的制造方法，其中，所述半導體裝置具備第1及第2電 路區(qū)域,所述第1及第2電路區(qū)域分別包含有用于形成元件的活性區(qū)域，并且, 第1電路區(qū)域所含有的活性區(qū)域在整個第1電路區(qū)域中所占的比率大于第2 電路區(qū)域所含有的活性區(qū)域在整個第2電路區(qū)域中所占的比率;所述半導體 裝置的制造方法包括在整個半導體基板上的第1及第2電路區(qū)域上形成第 l絕緣薄膜后，選擇性地對第l絕緣薄膜進行刻蝕，從而形成開口的元件分離 區(qū)域圖形的工序,其中，所述元件分離區(qū)域用于隔開第1及第2電路區(qū)域中分 別所包含的活性區(qū)域;及，將形成了圖形的第l絕緣薄膜作為掩模,對半導體 基板進行刻蝕，從而在元件分離區(qū)域整體形成溝槽的工序;及，形成第2絕緣 薄膜的工序，使所述第2絕緣薄膜覆蓋于形成了圖形的第1絕緣薄膜上的第1 及第2電路區(qū)域整體,并填埋于溝槽內(nèi)部;及，選擇性地對第2絕緣薄膜進行刻
蝕，從而在由元件分離區(qū)域分隔開的活性區(qū)域內(nèi)形成孔的工序;及，通過研磨 除去形成了孔的第2絕緣薄膜,僅在溝槽內(nèi)部殘留第2絕緣薄膜的工序;其中,
在形成孔的工序中,設定第1電路區(qū)域中的間隔小于第2電路區(qū)域中的間隔，
所述間隔為，經(jīng)元件分離區(qū)域分隔開的活性區(qū)域的外周與形成于該活性區(qū) 域內(nèi)的孔的區(qū)域的外周的間隔。
通過上述半導體裝置的制造方法，能夠使僅殘留于溝槽內(nèi)部的第2絕緣 薄膜的上表面與半導體基板的上表面之間所產(chǎn)生的STI階梯差，在活性區(qū)域 的占有面積不相同的第1電路區(qū)域及第2電路區(qū)域中實現(xiàn)均一化。即，能夠充 分抑制在活性區(qū)域的占有面積大的第1電路區(qū)域的STI階梯差起伏較大。并 且，還能夠充分抑制第1電路區(qū)域內(nèi)部的STI階梯差的不均勻性。
此外，最佳的情況是設定第1及第2電路區(qū)域中的間隔，使經(jīng)元件分離 區(qū)域分隔開的活性區(qū)域的單位面積中，該活性區(qū)域除去該活性區(qū)域內(nèi)的孔 的區(qū)域后剩余區(qū)域的面積在第1電路區(qū)域和第2電路區(qū)域中一致?；颍O定第 l及第2電路區(qū)域中的間隔，使經(jīng)元件分離區(qū)域分隔開的活性區(qū)域減去該活性區(qū)域內(nèi)的孔的區(qū)域后剩余區(qū)域的面積除以該活性區(qū)域的面積所獲得的結(jié)
果，在第1電路區(qū)域及第2電路區(qū)域中一致。
此外，最佳的情況是半導體裝置是固體成像裝置;第l電路區(qū)域是像素 部，排列有多個像素，所述像素具備形成于活性區(qū)域，并對入射光進行光電
轉(zhuǎn)換的光電二極管;第2電路區(qū)域是周邊電路部,包含多個形成于活性區(qū)域的
晶體管。由此，由于能夠充分抑制像素部中的STI階梯差起伏較大或像素部 內(nèi)部STI階梯差的不均勻性，所以能夠防止飽和特性不良、圖像上出現(xiàn)黑痕
或白痕等固體成像裝置特有的不良情況的發(fā)生。并且，在該情況下，最好將
像素部中的間隔設定為:在每個由元件分離區(qū)域分隔開的活性區(qū)域內(nèi),像素 部中的間隔從像素部的中央部逐漸增大到周邊部。由此，能夠更進一步抑制 像素部內(nèi)部的STI階梯差的不均勻性。
此外，最佳的情況是還包括，僅在溝槽內(nèi)部殘留第2絕緣薄膜后，在半
導體基板上形成導電性薄膜的工序;及，選擇性地對導電性薄膜進行刻蝕,
形成橫跨于第2絕緣薄膜上的電極或配線的工序，其中，所述第2絕緣薄膜 僅殘留于溝槽的內(nèi)部。在上述工序中，因為能夠充分抑制第l電路區(qū)域中的 STI階梯差起伏較大或第1電路區(qū)域內(nèi)部的STI階梯差的不均勻性，所以能夠 防止由于STI階梯差的側(cè)壁上所殘留的導電性薄膜而引起的元件間漏電的 情況。
此外，本發(fā)明還涉及一種固體成像裝置的制造方法，本發(fā)明所涉及的固
體成像裝置的制造方法，其中，所述固體成像裝置具備:像素部，排列有多個 像素，其中，所述像素具備形成于活性區(qū)域，并對入射光進行光電轉(zhuǎn)換的光電
二極管;及周邊電路部，包括多個形成于活性區(qū)域的晶體管;所述固體成像裝
置的制造方法的特征在于，所述固體成像裝置的制造方法包括:在半導體基 板上的整個像素部及周邊電路部上形成第l絕緣薄膜后，選擇性地對第l絕 緣薄膜進行刻蝕,從而形成開口的元件分離區(qū)域圖形的工序，其中，所述元
件分離區(qū)域用于隔開像素部及周邊電路部中分別所包含的活性區(qū)域;及，將
形成了圖形的第l絕緣薄膜作為掩模，對半導體基板進行刻蝕，從而在整個元
件分離區(qū)域形成溝槽的工序;及，形成第2絕緣薄膜的工序,使所述第2絕緣
薄膜覆蓋于形成了圖形的第l絕緣薄膜上的像素部及周邊電路部整體，并填
埋于溝槽內(nèi)部;及，選擇性地對第2絕緣薄膜進行刻蝕，從而在經(jīng)元件分離區(qū)域分隔開的活性區(qū)域內(nèi)形成孔的工序;及，通過研磨除去形成了孔的第2絕 緣薄膜，僅在溝槽內(nèi)部殘留第2絕緣薄膜的工序;其中，在形成孔的工序中，孔 只形成于像素部。
通過上述固體成像裝置的制造方法,能夠使僅殘留于溝槽內(nèi)部的第2絕
緣薄膜的上表面與半導體基板的上表面之間所產(chǎn)生的STI階梯差，在活性區(qū)
域的占有面積不相同的像素部及周邊電路部中實現(xiàn)均一化。即，能夠充分抑
制在活性區(qū)域的占有面積大的像素部中的STI階梯差起伏較大。并且，還能 夠充分抑制像素部內(nèi)部的STI階梯差的不均勻性。從而能夠防止飽和特性不 良、圖像上出現(xiàn)黑痕或白痕等固體成像裝置特有的不良情況的發(fā)生。
如上所述,根據(jù)本發(fā)明,能夠制造出即使在通過CMP法形成STI構(gòu)造的 情況下,也能夠充分抑制在活性區(qū)域的占有面積相對較大的像素部區(qū)域的 STI階梯差起伏較大或該區(qū)域內(nèi)部的STI階梯差的不均勻性，從而實現(xiàn)芯片 內(nèi)STI階梯差的均一化的MOS型固體成像裝置等半導體裝置。
以下結(jié)合附圖，進一步詳細說明本發(fā)明的上述目的及其他目的、特征、 方面、效果。
圖l是本發(fā)明所涉及的MOS型固體成像裝置制造方法的工序剖面圖。 圖2是本實施方式所涉及的半導體裝置的制造方法應用于MOS型固體
成像裝置來形成STI構(gòu)造的結(jié)果示意圖表。
圖3是使間隔在像素部的中央部及周邊部不相同的情況下的半導體裝
置的剖面圖。
圖4是表示現(xiàn)有技術的STI構(gòu)造形成工序的工序剖面圖。 圖5是在圖4(f)所示的狀態(tài)下除去二氧化硅薄膜2后的STI構(gòu)造ll的放 大圖。
圖6是說明產(chǎn)生元件間漏電的原理的示意圖。
圖7是MOS型固體成像裝置中像素部的一個像素的圖形配置示意圖。
具體實施例方式
以下參照附圖，對本發(fā)明的實施方式所涉及的半導體裝置的制造方法進行說明。圖l表示是本發(fā)明所涉及的MOS型固體成像裝置的制造方法的
工序剖面圖。圖1中，把各個剖面圖的中央部分作為像素部，各個剖面圖的兩
端部分作為主要形成MOS晶體管的周邊電路部。此外，圖l中，對于與圖4相 同構(gòu)成的部分附有與圖4相同的符號。并且，將圖7所示的圖形配置作為像素 部的一個像素的圖形配置。
首先，在圖l(a)的半導體基板上依次沉積絕緣薄膜二氧化硅薄膜2及氮 化硅薄膜3后，將氮化硅薄膜3上所形成的阻擋圖形(圖未示)作為掩模，通過 對二氧化硅薄膜2及氮化硅薄膜3選擇性地進行干法刻蝕,從而形成開口的 元件分離區(qū)域圖形。然后，如圖1 (a)所示，將氮化硅薄膜3作為掩模，通過對半 導體基板l選擇性地進行各向異性干法刻蝕,從而在元件分離區(qū)域整體形成 溝4。所述各向異性干法刻蝕既可以在殘留有上述阻擋圖形的狀態(tài)下進行， 也可以在除去上述阻擋圖形以后進行。并且,經(jīng)溝4(元件分離區(qū)域)所分隔開 的活性區(qū)域5，相當于像素部中形成受光部20及驅(qū)動MOS晶體管21等的活 性區(qū)域，也相當于周邊電路部中形成MOS晶體管或容量等的活性區(qū)域。
接著，通過熱氧化在溝4的內(nèi)壁形成超薄的熱氧化薄膜后，通過CVD方 法，在半導體基板1的整個表面形成二氧化硅薄膜6，以使絕緣薄膜二氧化硅 薄膜6填埋于溝4的內(nèi)部。圖l(b)是形成二氧化硅薄膜6時的工序剖面圖。具 體而言，所述CVD方法最好運用高密度等離子CVD方法。高密度等離子 CVD方法不僅能夠輸入高頻電源，使將二氧化硅薄膜6沉積于半導體基板1 上的過程氣體等離子化,還能向半導體基板l自身施加高頻電源，從而能夠一 邊刻蝕二氧化硅薄膜6—邊將之沉積于半導體基板1上。所述高密度等離子 CVD方法的優(yōu)點在于能夠優(yōu)化二氧化硅薄膜6填埋溝4的填埋特性。并且,由 于刻蝕作用及沉積作用，如圖l(b)所示，所具有的特征為:在所沉積的二氧化 硅薄膜6上形成與溝4的形狀相應的直線型錐形6a。
接著,如圖l(c)所示，在二氧化硅薄膜6上形成阻擋層31的圖形，其中,阻 擋層31僅在面積為規(guī)定值以上的活性區(qū)域5內(nèi)具有開口30。然后，如圖l (d) 所示，將阻擋層31作為掩模，通過對因開口30而裸露的二氧化硅薄膜6進行 各向異性干法刻蝕，從而在二氧化硅薄膜6上形成孔33。之后將具體說明有 關孔33的形成方法。此外，各向異性干法刻蝕一直進行到位于孔33底部的二 氧化硅薄膜6的厚度達到規(guī)定的膜厚為止。作為規(guī)定的膜厚的一個例子，例
12如可以設定膜厚為:位于孔33底部的二氧化硅薄膜6的上表面的高度與溝4 上所沉積的二氧化硅薄膜6的上表面中最低部分的高度大致一致的厚度。
接著，通過CMP法，除去沉積于氮化硅薄膜3上部的二氧化硅薄膜6以及 氮化硅薄膜3的一部分，將二氧化硅薄膜6僅殘留于溝4的內(nèi)部(圖1 (e))。并 且，氮化硅薄膜3與二氧化硅薄膜6同時，或通過別的工序一直被研磨到規(guī)定 的膜厚為止。規(guī)定的膜厚被設定在最終的STI階梯差不對各種電特性帶來不 良影響的范圍內(nèi)。通過CMP法的研磨后，利用熱磷酸除去氮化硅薄膜3,從而 形成如圖l(f)所示的STI構(gòu)造ll。然后，圖未示出,用含有氫氟酸系列的刻蝕 溶液除去二氧化硅薄膜2后,在半導體基板1上形成柵極絕緣薄膜。之后,使摻 雜有如磷、砷等雜質(zhì)的多晶硅薄膜等導電性薄膜沉積于半導體基板1及二氧 化硅薄膜6上。然后,將阻擋層等掩模層作為掩模，通過各向異性干法刻蝕，分 別在像素部及周邊電路部中，形成根據(jù)場所而橫跨STI構(gòu)造11的二氧化硅 薄膜6上部的柵電極以及延長柵電極的配線的圖形。
以下,對本實施方式中孔33的形成方法進行具體地說明。正如結(jié)合圖1 所述的，孔33形成于經(jīng)溝4所分隔開的、并且面積為規(guī)定值以上的活性區(qū)域5 內(nèi)所沉積的二氧化硅薄膜6上。本實施方式的特征在于:使經(jīng)溝4所分隔開的 的活性區(qū)域5的邊緣部與該活性區(qū)域5內(nèi)所形成的孔33的、并且距離所述活 性區(qū)域5的邊緣部最近的邊緣部之間的間隔32，根據(jù)是像素部還是周邊電路 部而有所不同。具體而言，本實施方式的特征在于:使像素部中的間隔32b小 于周邊電路部中的間隔32a。間隔32a是周邊電路部中的間隔32，間隔32b是 像素部中的間隔32。并且，各個間隔32a及間隔32b在經(jīng)溝4所分隔開的活性 區(qū)域5的整個周邊被分別設定為相同的尺寸。因而,更具體地說，本實施方式 的特征在于:使像素部中的間隔32b小于周邊電路部中的間隔32a，其中,所述 位于像素部中的間隔32b是由溝4所分隔開的活性區(qū)域5的外周與該活性區(qū) 域5內(nèi)所形成的孔33的區(qū)域的外周之間的間隔。
此外，所有間隔32a在周邊電路部內(nèi)的各個活性區(qū)域5中，都被設定為 相同的尺寸;所有間隔32b在像素部內(nèi)的各個活性區(qū)域5中，都被設定為相同 的尺寸。此外,各個間隔32a及間隔32b分別滿足上述大小關系(間隔32a〉間 隔32b)，并且被設定為與CMP研磨速率相應的尺寸。
此外,更佳的情況是分別設定間隔32a及32b，以使像素部中期望修正STI階梯差的一部分區(qū)域中所含有的所有活性區(qū)域5的單位面積內(nèi),所述所 有活性區(qū)域5除去分別形成于所述所有活性區(qū)域5內(nèi)側(cè)的孔33的區(qū)域后的 剩余區(qū)域的面積，與整個周邊電路部所含有的活性區(qū)域5的單位面積內(nèi),所 述所有活性區(qū)域5除去分別形成于所述所有活性區(qū)域5內(nèi)側(cè)的孔33的區(qū)域 后的剩余區(qū)域的面積一致?；?，最好分別設定間隔32a及32b，使像素部中期 望修正STI階梯差的一部分區(qū)域中所含有的所有活性區(qū)域5減去分別形成 于所述所有活性區(qū)域5內(nèi)側(cè)的孔33的區(qū)域后的剩余區(qū)域的面積(A1)，除以 所述所有活性區(qū)域5的面積(S1)后所獲得的結(jié)果(A1/S1)，與整個周邊電路部 所含有的所有活性區(qū)域5減去形成于所述所有活性區(qū)域5內(nèi)側(cè)的孔33的區(qū) 域后的剩余區(qū)域的面積(A2)除以該所有活性區(qū)域5的面積(S2)后所獲得的 結(jié)果(A2/S2)—致。
圖2是本實施方式所涉及的半導體裝置的制造方法應用于MOS型固體 成像裝置來形成STI構(gòu)造的結(jié)果示意圖表。圖2中，橫軸表示MOS型固體成 像裝置芯片上的位置,縱軸表示STI階梯差。圖表(a)示出將間隔32b與間隔 32a設定為相同尺寸的現(xiàn)有技術的制造方法的結(jié)果，圖表(b)示出將間隔32b 的尺寸設定為小于間隔32a的本實施方式所涉及的制造方法的結(jié)果。
圖表(a)中，周邊電路部與像素部之間的STI階梯差的差為數(shù)10nm，而圖 表(b)中，周邊電路部與像素部之間的STI階梯差的差卻變?yōu)閿?shù)nm。該結(jié)果表 明，本實施方式所涉及的半導體裝置的制造方法通過設定間隔32b小于間隔 32a，能夠使周邊電路部與像素部之間的STI階梯差的差降低到約為現(xiàn)有技 術的1/10。即,根據(jù)本實施方式所涉及的半導體裝置的制造方法，能夠充分抑 制像素部中的STI階梯差起伏較大。
此外，相對于圖表(b)而言，圖表(a)中表示的在像素部的中央部與周邊部 中的STI階梯差的不均勻性增大。即,相對于圖表(b)而言，圖表(a)中所表示 的位于像素部的中央部的STI階梯差與像素部的周邊部的STI階梯差的差 變大。該結(jié)果表明，本實施方式所涉及的半導體裝置的制造方法通過將間隔 32b設定為小于間隔32a，能夠充分抑制在像素部內(nèi)部的STI階梯差的不均 勻性。
上述本實施方式中，通過設定像素部中的間隔32b小于周邊電路部中的 間隔32a,能夠使CMP法所要研磨的二氧化硅薄膜及氮化硅薄膜的研磨體
14積，在像素部與周邊電路部中成為相同體積，并且能夠使CMP法的研磨速率 在像素部與周邊電路部中成為相同體積。從而,能夠充分抑制像素部中的
STI階梯差起伏較大，并且還能夠充分抑制在像素部內(nèi)部的STI階梯差的不 均勻性。
此外，上述說明中，在像素部及周邊電路部的兩方的區(qū)域內(nèi)都形成了孔 33,本發(fā)明并不局限于此。也可以根據(jù)像素部內(nèi)的各個活性區(qū)域5的總面積 與周邊電路部內(nèi)的各個活性區(qū)域5的總面積之比，只在像素部形成孔33。即 使在該情況下，也能夠充分抑制像素部中的STI階梯差起伏較大或像素部內(nèi) 部的STI階梯差的不均勻性。
此外，圖l中，將所有像素部內(nèi)的各個活性區(qū)域5中的間隔32b都設為相 同的尺寸(即，不分像素部的中央部及周邊部，所有尺寸都相同)，本發(fā)明并不 局限于此。如圖3所示，也可以設定間隔32b從像素部的中央部階段性地增大 到周邊部。圖3是使位于像素部的中央部及周邊部的間隔不相同的情況下的 半導體裝置的剖面圖。如圖3所示，相對于周邊部的間隔32b而言,像素部的中 央部的間隔32c變小。此外,圖3中間隔的大小關系為:間隔32a〉間隔32b〉間 隔32c。此外，圖3中的間隔32a與圖l所示的間隔32a為相同的尺寸,并能夠?qū)?圖3中的間隔32b設定為與圖l所示的間隔32b相同的尺寸。由此，通過將間隔 32b設定為從像素部的中央部呈階段性地增大到周邊部，能夠進一步抑制像 素部內(nèi)部的STI階梯差的不均勻性，從而獲得更佳的效果。
以上對本發(fā)明進行了詳細地說明，上述說明只舉例說明了本發(fā)明的所 有方面，并未限定其范圍。在不超出本發(fā)明范圍的情況下也可以進行各種改 良或變形。
權(quán)利要求
1. 一種半導體裝置的制造方法，其中，所述半導體裝置具備第1及第2電路區(qū)域，所述第1及第2電路區(qū)域分別含有用于形成元件的活性區(qū)域，并且，所述第1電路區(qū)域所含有的活性區(qū)域在整個所述第1電路區(qū)域中所占的比率大于所述第2電路區(qū)域所含有的活性區(qū)域在整個所述第2電路區(qū)域中所占的比率；所述半導體裝置的制造方法的特征在于所述半導體裝置的制造方法包括，在半導體基板上的整個所述第1及第2電路區(qū)域上形成第1絕緣薄膜后，選擇性地對所述第1絕緣薄膜進行刻蝕，形成開口的元件分離區(qū)域圖形的工序，其中，所述元件分離區(qū)域用于隔開所述第1及第2電路區(qū)域中分別所含有的活性區(qū)域；將形成了所述圖形的第1絕緣薄膜作為掩模，對所述半導體基板進行刻蝕，在整個所述元件分離區(qū)域形成溝槽的工序；形成第2絕緣薄膜的工序，使所述第2絕緣薄膜覆蓋于形成了所述圖形的第1絕緣薄膜上的所述第1及第2電路區(qū)域整體，并填埋于所述溝槽的內(nèi)部；選擇性地對所述第2絕緣薄膜進行刻蝕，在由所述元件分離區(qū)域分隔開的活性區(qū)域內(nèi)形成孔的工序；及，通過研磨除去形成了所述孔的第2絕緣薄膜，僅在所述溝槽內(nèi)部殘留所述第2絕緣薄膜的工序；在形成所述孔的工序中，所述第1電路區(qū)域中的間隔小于所述第2電路區(qū)域中的間隔，所述間隔為經(jīng)所述元件分離區(qū)域分隔開的活性區(qū)域的外周與形成于該活性區(qū)域內(nèi)的所述孔的區(qū)域的外周之間的間隔。
2. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于 設定所述第1及第2電路區(qū)域中的所述間隔，使經(jīng)所述元件分離區(qū)域分隔開的活性區(qū)域的單位面積中,該活性區(qū)域減去該活性區(qū)域內(nèi)的所述孔的 區(qū)域后獲得的剩余區(qū)域的面積在所述第1電路區(qū)域和所述第2電路區(qū)域中一 致。
3. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于 設定所述第1及第2電路區(qū)域中的所述間隔，使經(jīng)所述元件分離區(qū)域分隔開的活性區(qū)域減去該活性區(qū)域內(nèi)的所述孔的區(qū)域后獲得的剩余區(qū)域的面 積，除以該活性區(qū)域的面積所獲得的結(jié)果，在所述第1電路區(qū)域及所述第2 電路區(qū)域中一致。
4. 根據(jù)權(quán)利要求1 3中任意一項權(quán)利要求所述的半導體裝置的制造方 法，其特征在于所述半導體裝置是固體成像裝置；所述第1電路區(qū)域是像素部，排列有多個像素,其中，所述像素具備形成 于所述活性區(qū)域，并對入射光進行光電轉(zhuǎn)換的光電二極管；所述第2電路區(qū)域是周邊電路部，包含多個形成于所述活性區(qū)域的晶體管。
5. 根據(jù)權(quán)利要求4所述的半導體裝置的制造方法，其特征在于 所述像素部中的所述間隔被設定為:在每個由所述元件分離區(qū)域分隔開的活性區(qū)域,所述像素部中的所述間隔由所述像素部的中央部逐漸增大 到周邊部。
6. 根據(jù)權(quán)利要求1 3中任意一項權(quán)利要求所述的半導體裝置的制造方 法，其特征在于所述半導體裝置的制造方法還包括，僅在所述溝槽內(nèi)部殘留所述第2絕緣薄膜后，在所述半導體基板上形成導電性薄膜的工序;及選擇性地對所述導電性薄膜進行刻蝕，形成橫跨于所述第2絕緣薄膜上 的電極或配線的工序，其中，所述第2絕緣薄膜僅殘留于所述溝槽的內(nèi)部。
7. —種固體成像裝置的制造方法,所述固體成像裝置具備:像素部，排列 有多個像素，其中，所述像素具備形成于活性區(qū)域，并對入射光進行光電轉(zhuǎn)換的光電二極管;及周邊電路部，包括多個形成于活性區(qū)域的晶體管；所述固 體成像裝置的制造方法的特征在于 所述固體成像裝置的制造方法包括，在半導體基板上的整個所述像素部及所述周邊電路部上形成第i絕緣 薄膜后，選擇性地對所述第i絕緣薄膜進行刻蝕,形成開口的元件分離區(qū)域圖 形的工序，所述元件分離區(qū)域用于隔開所述像素部及所述周邊電路部中分 別所包含的活性區(qū)域；將形成了所述圖形的第i絕緣薄膜作為掩模,選擇性地對所述半導體基 板進行刻蝕，在所述元件分離區(qū)域的整體形成溝槽的工序；形成第2絕緣薄膜的工序，使所述第2絕緣薄膜覆蓋于形成了所述圖形的第i絕緣薄膜上的所述像素部及所述周邊電路部整體，并填埋于所述溝槽 的內(nèi)部；選擇性地對所述第2絕緣薄膜進行刻蝕，在經(jīng)所述元件分離區(qū)域分隔開的活性區(qū)域內(nèi)形成孔的工序;及，通過研磨除去形成了所述孔的第2絕緣薄膜，僅在所述溝槽內(nèi)部殘留所述第2絕緣薄膜的工序；在形成所述孔的工序中，所述孔僅形成于所述像素部。
全文摘要
一種半導體裝置的制造方法及固體成像裝置的制造方法，本發(fā)明所涉及的半導體裝置的制造方法具備在半導體基板上的第1絕緣薄膜上形成開口的元件分離區(qū)域圖形的工序；在半導體基板的元件分離區(qū)域整體形成溝槽的工序；形成第2絕緣薄膜的工序，用于覆蓋形成了圖形的第1絕緣薄膜整體，并填埋于溝槽的內(nèi)部；在經(jīng)元件分離區(qū)域分隔開的活性區(qū)域內(nèi)形成孔的工序；及，通過研磨除去形成了孔的第2絕緣薄膜，僅在溝槽內(nèi)部殘留第2絕緣薄膜的工序；在形成孔的工序中，設定第1電路區(qū)域中的間隔小于第2電路區(qū)域中的間隔，其中，所述間隔為經(jīng)元件分離區(qū)域分割開的活性區(qū)域的外周與形成于該活性區(qū)域內(nèi)的孔的區(qū)域的外周之間的間隔。
文檔編號H01L21/762GK101431054SQ20081016175
公開日2009年5月13日 申請日期2008年9月26日 優(yōu)先權(quán)日2007年11月8日
發(fā)明者大塚惠美 申請人:松下電器產(chǎn)業(yè)株式會社