專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，更具體地涉及一種包括MOS晶體管的半導(dǎo) 體器件。
背景技術(shù)：
通常，已知一種在幾十伏的較低電壓下使用的包括LDMOS (橫向擴(kuò)散MOS) FET (在下文中稱為L(zhǎng)DMOS)的半導(dǎo)體器件。圖6是展示包括常規(guī)LDMOS的半導(dǎo)體器件結(jié)構(gòu)的截面圖。如圖6所示， 包括常規(guī)LDMOS的半導(dǎo)體器件101是N溝道型MOS晶體管，且包括P型半 導(dǎo)體襯底102、形成在P型半導(dǎo)體襯底102的主表面上的柵氧化膜103、以及 形成在柵氧化膜103的給定區(qū)域上的柵電極104。 P型半導(dǎo)體襯底102配備有 形成為漂移區(qū)以便覆蓋柵電極104下表面的N—型阱區(qū)111、和形成在N-型阱區(qū) 111的主表面?zhèn)雀浇腜'型體區(qū)U2。柵電極104被設(shè)置為跨在N—型阱區(qū)111 和P—型體區(qū)112上。在靠近P—型體區(qū)112的主表面?zhèn)惹铱拷鼥烹姌O104 —側(cè) (沿箭頭A方向)的區(qū)中，從柵電極104側(cè)起按以下順序形成以下區(qū)域N+ 型源區(qū)113 (靠近柵電極104)和P+型背柵極區(qū)114。形成該P(yáng)+型背柵極區(qū)114 以便控制背柵極電勢(shì)。在靠近N—型阱區(qū)111的主表面?zhèn)惹铱拷鼥烹姌O104另 一側(cè)(沿箭頭B方向)的區(qū)域中，形成其深度小于P—型體區(qū)112的深度的]Sr 型漏區(qū)115。要求上述包括LDMOS的半導(dǎo)體器件101具有高介電強(qiáng)度和低導(dǎo)通電阻。 半導(dǎo)體器件101的介電強(qiáng)度受到N—型阱區(qū)111和P—型體區(qū)112的濃度以及P—型體區(qū)112與N+型漏區(qū)115之間的距離L101的顯著影響。明確地，N一型阱區(qū)111和P—型體區(qū)112的濃度越低，介電強(qiáng)度越高。而且P—型體區(qū)112與N+型漏區(qū)115之間的距離L101越長(zhǎng)，介電強(qiáng)度越高。半導(dǎo)體101的導(dǎo)通電阻受到柵部分120 (柵電極104下方N+型源區(qū)113與漂移區(qū)(N—型阱區(qū)111)之間的區(qū)域)的電阻以及漂移部分121 (柵電極104下方P—型體區(qū)112和N+型漏區(qū)115之間的區(qū)域)的電阻的顯著影響。因?yàn)闁?長(zhǎng)度L102取決于加工時(shí)生產(chǎn)設(shè)備的加工精度，所以即使試圖縮短?hào)砰L(zhǎng)度L102 以使柵部分120電阻變小，也難以使柵長(zhǎng)度L102小于加工精度。所以，柵部 分120的電阻減小有限。為使漂移部分121的電阻變小，例如有可能試圖縮短 漂移部分121的長(zhǎng)度LIOI或提高N—型阱區(qū)111的濃度。然而，如果縮短漂移 區(qū)121的長(zhǎng)度L1(M或提高N—型阱區(qū)111的濃度，其缺點(diǎn)在于降低了介電強(qiáng)度。例如，JP-A-2006-202810提出了一種既不縮短漂移部分121的長(zhǎng)度L101 也不提高N—型阱區(qū)111的濃度而能降低漂移部分121的電阻的結(jié)構(gòu)。圖7是展示在JP-A-2006-202810中披露的包括LDMOS的半導(dǎo)體器件結(jié)構(gòu) 的截面圖。圖8是展示沿著圖7中的200-200線所取的截面區(qū)域的雜質(zhì)濃度分 布的圖。圖9是展示圖7中所示的在JP-A-2006-202810中披露的包括LDMOS 的半導(dǎo)體器件的電流(電流)路徑的截面圖。如圖7所示，JP-A-2006-202810 中披露的包括LDMOS的半導(dǎo)體器件201是N溝道型MOS晶體管，且包括P 型半導(dǎo)體襯底202、形成在P型半導(dǎo)體襯底202的主表面上的柵氧化膜203、 以及形成在柵氧化膜203的給定區(qū)域上的柵電極204。 P型半導(dǎo)體襯底202配 備有形成為漂移區(qū)以便覆蓋柵電極204下表面的N'型阱區(qū)211、和形成在N— 型阱區(qū)211的主表面?zhèn)雀浇腇型體區(qū)212。柵電極204被設(shè)置為跨在N-型阱 區(qū)211和P—型體區(qū)212上。在靠近P—型體區(qū)212的主表面?zhèn)惹铱拷鼥烹姌O204 一側(cè)(沿箭頭A方向)的區(qū)中，從柵電極204側(cè)起按以下順序形成以下區(qū)域 N+型源區(qū)213 (靠近柵電極204)和P+型背柵極區(qū)214。形成該P(yáng)+型背柵極區(qū) 214以便控制背柵極電勢(shì)。在靠近N—型阱區(qū)211的主表面?zhèn)惹铱拷鼥烹姌O204 另一側(cè)(沿箭頭B方向)的區(qū)域中，形成N+型漏區(qū)215。在JP-A-2006-202810中披露的包括LDMOS的半導(dǎo)體器件201中，將N+ 型漏區(qū)215形成為其深度與N—型阱區(qū)211的深度基本相同。根據(jù)該結(jié)構(gòu)，因 為有可能使P—型體區(qū)212和N+型漏區(qū)215之間的電流通路相比于常規(guī)的半導(dǎo) 體器件101更大，所以可減小漂移部分的電阻。因而，在JP-A-2006-202810中 披露的半導(dǎo)體器件201中，與常規(guī)半導(dǎo)體器件101相比，可在某種程度上減小 其導(dǎo)通電阻。然而，在JP-A-2006-202810中披露的半導(dǎo)體器件201中，因?yàn)镹+型漏區(qū) 215是通過(guò)離子注入方法將雜質(zhì)引入到P型半導(dǎo)體襯底202中而形成，N+型漏 區(qū)215的表面?zhèn)鹊碾s質(zhì)濃度如圖8所示變高。利用其中N+型漏區(qū)215形成為其深度與N—型阱區(qū)211的深度基本相同的結(jié)構(gòu)，通過(guò)仿真分析電流通路。如圖9所示，在其中N+型漏區(qū)215形成為其深度與N—型阱區(qū)211的深度 基本相同的結(jié)構(gòu)中，電流通路220 (斜線部分)被證實(shí)形成為在P—型體區(qū)212 和N+型漏區(qū)215之伺擴(kuò)散成弧形形狀。換言之，其中N+型漏區(qū)215的雜質(zhì)濃 度高的區(qū)域(表面?zhèn)炔糠?被證實(shí)擔(dān)當(dāng)電流通路，而其中雜質(zhì)濃度低的區(qū)域被證 實(shí)不作為電流通路。如上所述，在JP-A-2006-202810中披露的半導(dǎo)體器件201 存在一個(gè)問(wèn)題，即難以使導(dǎo)通電阻充分小。
發(fā)明內(nèi)容
本發(fā)明用來(lái)解決該常規(guī)問(wèn)題，且本發(fā)明的目的是提供一種具有高介電強(qiáng)度 和允許使它的導(dǎo)通電阻充分小的半導(dǎo)體器件。為實(shí)現(xiàn)該目的，根據(jù)本發(fā)明一個(gè)方面的一種半導(dǎo)體器件包括第一導(dǎo)電類 型半導(dǎo)體層；和在形成于該半導(dǎo)體層的主表面上的絕緣膜的給定區(qū)域上設(shè)置的 柵電極，該半導(dǎo)體層包括形成為覆蓋柵電極下側(cè)的第二導(dǎo)電類型漂移區(qū)；靠 近漂移區(qū)的主表面?zhèn)刃纬傻牡谝粚?dǎo)電類型體區(qū)；靠近體區(qū)的主表面?zhèn)惹铱拷鼥?電極的一側(cè)形成的第二導(dǎo)電類型源區(qū)；靠近漂移區(qū)的主表面?zhèn)惹铱拷鼥烹姌O的 另一側(cè)形成的第二導(dǎo)電類型漏區(qū)；在不位于體區(qū)正下方且至少位于漏區(qū)正下方 的位置處形成并連接到漏區(qū)的第二導(dǎo)電類型掩埋區(qū)，該半導(dǎo)體層包括第一導(dǎo) 電類型半導(dǎo)體襯底；和形成在半導(dǎo)體襯底上的第一導(dǎo)電類型外延層，其中掩埋 區(qū)從半導(dǎo)體襯底的上部形成到外延層的下部。如上所述，在根據(jù)該方面的半導(dǎo)體器件中，至少在漏區(qū)正下方的位置處形 成并連接到漏區(qū)的第二導(dǎo)電類型掩埋區(qū)設(shè)置在該半導(dǎo)體層中，從而不僅使體區(qū) 與漏區(qū)之間的區(qū)域而且使體區(qū)與掩埋區(qū)之間的區(qū)域擔(dān)當(dāng)電流通路。從而，因?yàn)?可以使該電流通路充分大，所以可以使該電流通路的電阻(電阻)充分小。因 此，有可能充分減小該半導(dǎo)體器件的導(dǎo)通電阻。此外，掩埋區(qū)形成在不位于體 區(qū)正下方的位置，從而有可能防止體區(qū)與掩埋區(qū)之間的距離變短。因此，能防 止該半導(dǎo)體器件的介電強(qiáng)度變低。如上所述，在根據(jù)一個(gè)方面的半導(dǎo)體器件中，掩埋區(qū)被形成為從半導(dǎo)體襯 底的上部到外延層的下部，從而能在離該半導(dǎo)體層(外延層)的主表面充分遠(yuǎn) 的位置(深位置)容易地形成具有高雜質(zhì)濃度的掩埋區(qū)。從而，因?yàn)榭梢允乖?電流通路在深度方向充分大，所以可以容易地使該電流通路的電阻充分小。因此，有可能充分減小該半導(dǎo)體器件的導(dǎo)通電阻。在根據(jù)一個(gè)方面的半導(dǎo)體器件中，優(yōu)選將掩埋區(qū)靠近體區(qū)側(cè)的端部形成為 比漏區(qū)靠近體區(qū)側(cè)的端部更靠近體區(qū)側(cè)。根據(jù)該結(jié)構(gòu)，只要該掩埋區(qū)不位于體 區(qū)正下方，就可將該掩埋區(qū)形成為盡可能靠近體區(qū)。因此，有可能更充分地減 小該半導(dǎo)體器件的導(dǎo)通電阻。在根據(jù)一個(gè)方面的半導(dǎo)體器件中，優(yōu)選的是，漏區(qū)和掩埋區(qū)沿深度方向的 第二導(dǎo)類電型雜質(zhì)濃度分布至少具有兩個(gè)雜質(zhì)濃度峰，即， 一個(gè)峰在漏區(qū)中而 另一個(gè)峰在掩埋區(qū)中。根據(jù)該結(jié)構(gòu)，能在離該半導(dǎo)體層(外延層)的主表面充 分遠(yuǎn)的位置(深位置)容易地形成具有高雜質(zhì)濃度的掩埋區(qū)。從而，因?yàn)榭梢?使該電流通路在深度方向充分大，所以可以容易地使該電流通路的電阻更加充 分小。在根據(jù)一個(gè)方面的半導(dǎo)體器件中，優(yōu)選的是，從體區(qū)到掩埋區(qū)的距離與從 體區(qū)到漏區(qū)的距離基本相同。根據(jù)該結(jié)構(gòu)，有可能防止掩埋區(qū)和漏區(qū)的任一個(gè) 設(shè)置得比掩埋區(qū)和漏區(qū)的另一個(gè)更接近體區(qū)。因此，有可能防止該半導(dǎo)體器件 的介電強(qiáng)度被掩埋區(qū)和漏區(qū)的任一個(gè)降低。在根據(jù)一個(gè)方面的半導(dǎo)體器件中，優(yōu)選的是，將漏區(qū)形成為其深度與體區(qū) 的深度基本相同或比體區(qū)深。根據(jù)該結(jié)構(gòu)，因?yàn)槟茉谶h(yuǎn)離該半導(dǎo)體層的主表面 的位置(深位置)容易地形成漏區(qū)和掩埋區(qū)，所以能容易地使在漏區(qū)和掩埋區(qū) 之間形成的電流通路大。在根據(jù)一個(gè)方面的該半導(dǎo)體器件中，優(yōu)選的是，第一導(dǎo)電類型為P型而第 二導(dǎo)電類型為N型。根據(jù)該結(jié)構(gòu)，因?yàn)槁﹨^(qū)和掩埋區(qū)中的多數(shù)載流子是電子， 與其中多數(shù)載流子為空穴(正空穴)的半導(dǎo)體器件的導(dǎo)通電阻相比有可能容易地 降低該半導(dǎo)體器件的導(dǎo)通電阻。在其中第一導(dǎo)電類型為P型而第二導(dǎo)電類型為N型的半導(dǎo)體器件中，優(yōu)選的是，用來(lái)形成漏區(qū)的N型雜質(zhì)為磷。根據(jù)該結(jié)構(gòu)，因?yàn)榱拙哂斜壤玟R和砷 更高的擴(kuò)散速度，與其中使用銻或砷來(lái)形成漏區(qū)的情況相比，能在更少熱處理 的情況下形成所需深度的漏區(qū)。因此，能提高生產(chǎn)該半導(dǎo)體器件的生產(chǎn)率。 在其中第一導(dǎo)電類型為p型而第二導(dǎo)電類型為N型的半導(dǎo)體器件中，優(yōu)選的是，用來(lái)形成掩埋區(qū)的N型雜質(zhì)為銻或砷。根據(jù)該結(jié)構(gòu)，因?yàn)殇R或砷具有比 例如磷更低的擴(kuò)散速度，有可能防止雜質(zhì)通過(guò)在掩埋區(qū)形成之后的熱處理而過(guò) 度擴(kuò)散，使得與其中使用磷來(lái)形成掩埋區(qū)的半導(dǎo)體器件相比掩埋區(qū)不會(huì)變得太大。因此，能容易地將掩埋區(qū)形成為所需大小。在根據(jù)一個(gè)方面的半導(dǎo)體器件中，優(yōu)選的是，外延層的厚度比從外延層的 主表面沿深度方向擴(kuò)散來(lái)形成漏區(qū)的雜質(zhì)的擴(kuò)散距離和向著漏區(qū)側(cè)擴(kuò)散來(lái)形 成掩埋區(qū)的雜質(zhì)的擴(kuò)散距離之和小。根據(jù)該結(jié)構(gòu)，因?yàn)槁﹨^(qū)和掩埋區(qū)能容易地 相互連接，所以不僅容易地使體區(qū)與漏區(qū)之間的區(qū)域而且容易地使體區(qū)與掩埋 區(qū)之間的區(qū)域擔(dān)當(dāng)電流通路。在根據(jù)一個(gè)方面的該半導(dǎo)體器件中，優(yōu)選的是，漏區(qū)和掩埋區(qū)之間的連接 部分具有大于或等于ixio18原子/cm3且小于或等于漏區(qū)雜質(zhì)濃度最大值以及 掩埋區(qū)雜質(zhì)濃度最大值的雜質(zhì)濃度。在這樣的漏區(qū)和掩埋區(qū)之間的連接部分具有大于或等于lx1018原子/cm3雜質(zhì)濃度的結(jié)構(gòu)中，因?yàn)槁﹨^(qū)和掩埋區(qū)之間的連接部分的電阻能充分小，所以載流子能在漏區(qū)和掩埋區(qū)之間順利地運(yùn)動(dòng)。因 此，不僅容易地使體區(qū)與漏區(qū)之間的區(qū)域而且容易地使體區(qū)與掩埋區(qū)之間的區(qū) 域擔(dān)當(dāng)電流通路。從而，能使該半導(dǎo)體器件的導(dǎo)通電阻充分小。此外，將漏區(qū) 和掩埋區(qū)之間的連接部分構(gòu)造為具有小于或等于漏區(qū)雜質(zhì)濃度最大值以及掩 埋區(qū)雜質(zhì)濃度最大值的雜質(zhì)濃度，從而沿漏區(qū)和掩埋區(qū)深度方向的第二導(dǎo)電類 型的雜質(zhì)濃度分布具有至少兩個(gè)雜質(zhì)濃度峰，即， 一個(gè)在漏區(qū)中而另一個(gè)在掩 埋區(qū)中。根據(jù)該結(jié)構(gòu)，能在離該半導(dǎo)體層(外延層)的主表面充分遠(yuǎn)的位置(深 位置)容易地形成具有高雜質(zhì)濃度的掩埋區(qū)。從而，因?yàn)榭梢允乖撾娏魍吩?深度方向充分大，所以可以容易地使該電流通路的電阻更加充分小。在其中漏區(qū)和掩埋區(qū)之間的連接部分具有大于或等于lx1018原子/cr^的 雜質(zhì)濃度的半導(dǎo)體器件中，優(yōu)選的是，掩埋區(qū)的雜質(zhì)濃度最大值在lxl019原 子/cr^至lxl02Q原子/ci^的范圍內(nèi)。當(dāng)掩埋區(qū)的雜質(zhì)濃度最大值為l"019原 子/cmS或更高時(shí)，容易將漏區(qū)與掩埋區(qū)之間的連接部分構(gòu)造為具有l(wèi)xl018原 子/cm3或更高的雜質(zhì)濃度。此外，當(dāng)掩埋區(qū)的雜質(zhì)濃度最大值為lxl02Q原子 /cri^或更低時(shí)，有可能防止掩埋區(qū)的雜質(zhì)通過(guò)熱處理而過(guò)度擴(kuò)散，使得掩埋區(qū) 不會(huì)變得太大。因此，能容易地將掩埋區(qū)形成為所需大小。在根據(jù)一個(gè)方面的該半導(dǎo)體器件中，優(yōu)選的是，半導(dǎo)體襯底和外延層具有 基本相同的雜質(zhì)濃度。根據(jù)該結(jié)構(gòu)，能夠防止當(dāng)對(duì)體區(qū)施加電壓時(shí)形成在體區(qū) 周圍的耗盡層在半導(dǎo)體襯底和外延層中具有相互不同的厚度(寬度)。因此， 容易使掩埋區(qū)和體區(qū)之間的介電強(qiáng)度以及漏區(qū)和體區(qū)之間的介電強(qiáng)度具有相 同大小。在根據(jù)一個(gè)方面的該半導(dǎo)體器件中，優(yōu)選的是，外延層具有大于或等于3^im 且小于或等于7pm的厚度。當(dāng)將外延層構(gòu)造為具有3pm或更大的厚度時(shí)，因 為能夠防止掩埋區(qū)形成在體區(qū)附近，所以有可能抑制該半導(dǎo)體器件介電強(qiáng)度的 減小。當(dāng)將外延層構(gòu)造為具有7pm或更小的厚度時(shí)，因?yàn)闆](méi)有必要將漏區(qū)形成 很深以將漏區(qū)連接到掩埋區(qū)，所以能夠防止漏區(qū)與掩埋區(qū)之間的連接部分的雜 質(zhì)濃度變得太低。因此，能夠防止掩埋區(qū)與漏區(qū)之間的電阻變大。在根據(jù)一個(gè)方面的半導(dǎo)體器件中，還提供集電極補(bǔ)償區(qū)和集電極掩埋區(qū)以 形成雙極晶體管。漏區(qū)與雙極晶體管的集電極補(bǔ)償區(qū)同時(shí)形成，而掩埋區(qū)與雙 極晶體管的集電極掩埋區(qū)同時(shí)形成。與其中漏區(qū)和掩埋區(qū)的制造過(guò)程不同于雙 極晶體管的集電極補(bǔ)償區(qū)和集電極掩埋區(qū)的制造過(guò)程的情況相比，這種情況能 夠提高制造漏區(qū)和掩埋區(qū)的生產(chǎn)率。


圖1是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的包括LDMOS的半導(dǎo)體器件結(jié)構(gòu)的截 面圖。圖2是示出在根據(jù)圖1中所示實(shí)施例的包括LDMOS的半導(dǎo)體器件的N—型阱區(qū)中形成的耗盡層的截面圖。圖3是示出沿著圖1中的100-100線所取的截面區(qū)域的雜質(zhì)濃度分布的圖。 圖4是示出根據(jù)圖1中所示實(shí)施例的包括LDMOS的半導(dǎo)體器件中的電流通路的截面圖。圖5是示出根據(jù)本發(fā)明的改良半導(dǎo)體器件的雜質(zhì)濃度分布的圖。 圖6是示出包括常規(guī)LDMOS的半導(dǎo)體器件結(jié)構(gòu)的截面圖。 圖7是示出在JP-A-2006-202810中披露的包括LDMOS的半導(dǎo)體器件結(jié)構(gòu) 的截面圖。圖8是示出沿著圖7中的200-200線所取的截面區(qū)域的雜質(zhì)濃度分布的圖。 圖9是示出在圖7中示出的JP-A-2006-202810中說(shuō)明的包括LDMOS的半 導(dǎo)體器件中的電流通路的截面圖。
具體實(shí)施方式
在下文中，參考附圖解釋本發(fā)明的實(shí)施例。首先，參考圖1至圖4解釋根據(jù)本發(fā)明一個(gè)實(shí)施例的包括LDMOS的半導(dǎo)體器件l的結(jié)構(gòu)。如圖l所示，根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件1包括P型半導(dǎo)體襯底2、形成在P型半導(dǎo)體襯底2的主表面上的P型外延層3、形成在P型外延層3 的主表面上的柵氧化膜4、以及形成在柵氧化膜4的給定區(qū)域上的柵電極5。 半導(dǎo)體層6包括P型半導(dǎo)體襯底2和P型外延層3。 P型半導(dǎo)體襯底2是根據(jù) 本發(fā)明的"半導(dǎo)體襯底"的一個(gè)實(shí)例，而P型外延層3是根據(jù)本發(fā)明的"外延層" 的一個(gè)實(shí)例。柵氧化膜4是根據(jù)本發(fā)明的"絕緣膜"的一個(gè)實(shí)例。P型(P+型、 P—型)是根據(jù)本發(fā)明的"第一導(dǎo)電類型"的實(shí)例。這里，在本實(shí)施例中，半導(dǎo)體器件1包括其中形成了 LDMOS 10——即N 溝道型MOS晶體管——的LDMOS形成區(qū)la、和其中形成了雙極晶體管20的 雙極晶體管形成區(qū)ib。P型半導(dǎo)體襯底2具有<100>晶軸和約20 Qcm的電阻率。P型外延層3具 有約20 Qcm的電阻率。P型外延層3被形成為厚度約5pm至約7pm。具體地， P型外延層3形成為厚度比從P型外延層3 (半導(dǎo)體層6)的主表面沿向下方向 (深度方向)擴(kuò)散來(lái)形成稍后說(shuō)明的N+型漏區(qū)15的雜質(zhì)的擴(kuò)散距離和沿向上 方向(向著N+型漏區(qū)15偵(j)擴(kuò)散來(lái)形成掩埋區(qū)16的雜質(zhì)的擴(kuò)散距離之和小。 P型半導(dǎo)體襯底2和P型外延層3具有基本相同的雜質(zhì)濃度。柵氧化膜4由具有約30nm厚度的二氧化硅膜形成。柵電極5由多晶硅形 成并以柵電極5跨在稍后說(shuō)明的N—型阱區(qū)11和P—型體區(qū)12上的方式僅僅設(shè) 置在LDMOS形成區(qū)la中。在LDMOS形成區(qū)la中，在半導(dǎo)體層6中，以N—型阱區(qū)11覆蓋柵電極5 下方的區(qū)域的方式，將漂移區(qū)即N—型阱區(qū)11形成為從P型外延層3的表面到 P型半導(dǎo)體襯底2的一半深度。在該N—型阱區(qū)11中，引入磷(P)作為N型 雜質(zhì)。N—型阱區(qū)ll是根據(jù)本發(fā)明的"漂移區(qū)"的實(shí)例。N型(N—型、N+型) 是"第二導(dǎo)電類型"的實(shí)例。在N—型阱區(qū)11中，設(shè)置有靠近主表面?zhèn)刃纬汕揖哂屑s1.5pm至2.(Hmi深 度的P—型體區(qū)12。在該P(yáng)—型體區(qū)12中，引入硼(B)作為P型雜質(zhì)。P—型體 區(qū)12是根據(jù)本發(fā)明的"體區(qū)"的實(shí)例。如圖2所示，在N—型阱區(qū)11和P—型體區(qū)12之間的邊界區(qū)中，形成耗盡 層30。該耗盡層30以這樣的方式形成當(dāng)將電壓施加到稍后說(shuō)明的N+型漏區(qū) 15上時(shí)，該耗盡層30從N—型阱區(qū)11和P—型體區(qū)12之間的邊界表面10a起擴(kuò)展基本恒定的距離W。如圖1所示，在靠近P —型體區(qū)12側(cè)的主表面?zhèn)惹铱拷鼥烹姌O5 —側(cè)(沿 箭頭A方向)的區(qū)域中,從柵電極5側(cè)起按以下順序形成以下區(qū)域N+型源區(qū)13和P+型背柵極區(qū)14。 P—型體區(qū)12通過(guò)P+型背柵極區(qū)14和未示出的引線與 N+型源區(qū)13短接。因此，有可能防止寄生NPN晶體管起作用。N+型源區(qū)13 是根據(jù)本發(fā)明的"源區(qū)"的實(shí)例。此外，存在于柵電極5下方且在N+型源區(qū)13與N—型阱區(qū)11之間的P型 體區(qū)12的表面部分12a作為溝道。N+型源區(qū)13具有約0.2(im的深度。在N+型源區(qū)13中，引入磷(P)作為 N型雜質(zhì)，且具有約lx1020原子/ci^的雜質(zhì)濃度。在靠近N—型阱區(qū)11的主表面?zhèn)惹铱拷鼥烹姌O5另一側(cè)(沿箭頭B方向) 的區(qū)域中，形成N+型漏區(qū)15。 N+型漏區(qū)15是根據(jù)本發(fā)明的"漏區(qū)"的實(shí)例。在本實(shí)施例中，在N+型漏區(qū)15中，引入磷(P)作為N型雜質(zhì)。如圖3 所示，N+型漏區(qū)15除表面部分15a之外具有約2"019原子/cr^的雜質(zhì)濃度。 表面部分15a具有約2xl(^原子/cmS作為峰值(最大值)的高雜質(zhì)濃度。此外，在本實(shí)施例中，如圖1所示，N+型漏區(qū)15被形成為其深度與P—型 體區(qū)12的深度基本相同，或其深度比N—型阱區(qū)11的深度稍深。在本實(shí)施例中，在不位于P—型體區(qū)12正下方(靠近P—型體區(qū)12的另一 側(cè)(箭頭B方向)的位置)且位于N+型漏區(qū)15正下方的位置，形成N+型掩埋 區(qū)16以便連接到N+型漏區(qū)15。該N+型掩埋區(qū)16被設(shè)置為從P型半導(dǎo)體襯底 2的上部到P型外延層3的下部。N+型掩埋區(qū)16是根據(jù)本發(fā)明的"掩埋區(qū)"的實(shí) 例。在本實(shí)施例中，在N+型掩埋區(qū)16中，引入銻(Sb)作為N型雜質(zhì)。如圖 3所示，N+型掩埋區(qū)16的雜質(zhì)濃度最大(峰)值為約2xl019原子/cm3。如上所述，N+型掩埋區(qū)16除表面部分15a之外具有與N+型漏區(qū)15基本相 同的雜質(zhì)濃度。這里，N+型漏區(qū)15和N+型掩埋區(qū)16的介電強(qiáng)度取決于N+型 漏區(qū)15和N+型掩埋區(qū)16的雜質(zhì)濃度，還取決于P型半導(dǎo)體襯底2和P型外 延層3的雜質(zhì)濃度。因此，如上所述，使P型半導(dǎo)體襯底2的雜質(zhì)濃度基本等 于P型外延層3的雜質(zhì)濃度，且使N+型漏區(qū)15的雜質(zhì)濃度基本等于N+型掩 埋區(qū)16的雜質(zhì)濃度，從而能夠防止N+型漏區(qū)15和N+型掩埋區(qū)16的介電強(qiáng)度 被N+型漏區(qū)15和N+型掩埋區(qū)16其中之一或P型半導(dǎo)體襯底2和P型外延層3其中之一所限制。N+型漏區(qū)15和N+型掩埋區(qū)16的介電強(qiáng)度通常被設(shè)置為大 于N+型漏區(qū)15與P—型體區(qū)12之間的介電強(qiáng)度，且大于N+型掩埋區(qū)16與P— 型體區(qū)12之間的介電強(qiáng)度。然而，在本實(shí)施例中，為了減小半導(dǎo)體1 (LDMOS IO)的導(dǎo)通電阻，由于N+型漏區(qū)15和N+型掩埋區(qū)16的雜質(zhì)濃度被設(shè)置為高， N+型漏區(qū)15和N+型掩埋區(qū)16的介電強(qiáng)度趨向于變小。因此，上述結(jié)構(gòu)是有 效的。在本實(shí)施例中，N+型漏區(qū)15和N+型掩埋區(qū)16之間的連接部分具有約 2xl018原子/0113的雜質(zhì)濃度。在本實(shí)施例中，沿N+型漏區(qū)15和N+型掩埋區(qū)16的深度方向的N型雜質(zhì) 濃度分布具有兩個(gè)雜質(zhì)濃度峰，即N+型漏區(qū)15中的雜質(zhì)濃度峰和N+型掩埋區(qū) 16中的雜質(zhì)濃度峰。如圖1所示，在本實(shí)施例中，N+型掩埋區(qū)16還形成在除位于N+型漏區(qū)15 正下方的位置的另一位置。具體地，N+型掩埋區(qū)16靠近P—型體區(qū)12側(cè)(箭 頭A方向側(cè))的端部被設(shè)置為比位于N+型漏區(qū)15靠近p—型體區(qū)12 (箭頭A 方向側(cè))的端部的正下方的位置更靠近P—型體區(qū)12側(cè)(箭頭A方向側(cè))。換 言之，當(dāng)從平面看時(shí)，N+型掩埋區(qū)16被形成為比N+型漏區(qū)15更靠近P—型體 區(qū)12側(cè)。此外，N+型漏區(qū)15與P—型體區(qū)12之間的距離L1和N+型掩埋區(qū)16 與P—型體區(qū)12之間的距離L2被形成為彼此基本相等。在根據(jù)上述的本實(shí)施例的LDMOS10的結(jié)構(gòu)中，如圖4所示，根據(jù)對(duì)通過(guò) 仿真得出的電流通路的分析的結(jié)果，電流通路31 (斜線部分)形成為從N+型 漏區(qū)15的上部擴(kuò)展到N+型掩埋區(qū)16的下部。這是因?yàn)橐韵略颍碞+型漏 區(qū)15和N+型掩埋區(qū)16之間的連接部分被形成為具有2xl018原子/cmS或更高 的雜質(zhì)濃度，從而有可能使N+型漏區(qū)15和N+型掩埋區(qū)16之間的連接部分的 電阻充分小，還有可能使N+型掩埋區(qū)16和P—型體區(qū)12之間的區(qū)域起電流通 路31的作用。另一方面，在雙極晶體管形成區(qū)lb中，如圖1所示，未在柵氧化膜4上 形成柵電極5。此外，在雙極晶體管形成區(qū)lb中，將以下區(qū)設(shè)置在半導(dǎo)體層6中，即N —型阱區(qū)21、 P—型體區(qū)22、 N+型發(fā)射極區(qū)23、 P+型基極區(qū)24、和N+型集電極 補(bǔ)償區(qū)25 (N+型集電極區(qū)27)，其中這些區(qū)與LDMOS形成區(qū)la中的N—型 阱區(qū)11、 P—型體區(qū)12、 N+型源區(qū)13、 P+型背柵極區(qū)14、和N+型漏區(qū)15 (表面部分15a)相應(yīng)地分別在相同的時(shí)間形成為相同的結(jié)構(gòu)。N+型集電極補(bǔ)償區(qū) 25是根據(jù)本發(fā)明的"集電極補(bǔ)償區(qū)"的實(shí)例。N+型掩埕區(qū)26被形成為從位于P—型體區(qū)22正下方的位置到位于N+型集 電極補(bǔ)償區(qū)25正下方的位置，使得N+型集電極掩埋區(qū)26連接到N+型集電極 補(bǔ)償區(qū)25。該N+型集電極掩埋區(qū)26的其他結(jié)構(gòu)與N+型掩埋區(qū)16相同，而且 N+型集電極掩埋區(qū)26與N+型掩埋區(qū)16同時(shí)形成。N+型集電極補(bǔ)償區(qū)25和N +型集電極掩埋區(qū)26被設(shè)置在雙極晶體管20中，因此由于能夠使集電極電阻 小，所以能夠降低飽和電壓而且能夠?qū)㈦p極晶體管20形成為高速器件。N+型 集電極掩埋區(qū)26是根據(jù)本發(fā)明的"集電極掩埋區(qū)"的實(shí)例。然后，參考圖1解釋了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件1的制造過(guò)程。 首先，如圖1所示，通過(guò)離子注入方法或通過(guò)涂層擴(kuò)散方法將銻(Sb)作 為N型雜質(zhì)引入到具有晶軸<100>和約20 Qcm電阻率的P型半導(dǎo)體襯底2的 主表面的給定區(qū)域中。接著在約120(TC的溫度下進(jìn)行熱處理并持續(xù)約60分鐘 以驅(qū)入銻(Sb)作為N型雜質(zhì)，從而形成N+型掩埋區(qū)16和N+型集電極掩埋 區(qū)26。然后，在去除P型半導(dǎo)體襯底2表面上的氧化膜之后，在P型半導(dǎo)體襯底 2的主表面上形成厚度為約5nm到約7pm的電阻率約20 Qcm的P型外延層3。 通過(guò)離子注入方法以4x1012原子/cr^的比率將P型雜質(zhì)注入(離子注入)，使得 P型半導(dǎo)體襯底2和P型外延層3的雜質(zhì)濃度基本相等。然后，在將磷(P)作為N型雜質(zhì)以約lx1013原子/cr^的比率從P型外延 層3的主表面離子注入之后，在約1200。C的溫度下執(zhí)行熱處理(驅(qū)入)約400 分鐘，從而從P型外延層3的表面到P型半導(dǎo)體襯底2的一半深度處形成N— 型阱區(qū)11、 21。此時(shí)，通過(guò)從P型半導(dǎo)體襯底2的上部到P型外延層3的下部 的熱擴(kuò)散形成N+型掩埋區(qū)16和N+型集電極掩埋區(qū)26。另外，此時(shí)N+型掩埋 區(qū)16和N+型集電極掩埋區(qū)26的雜質(zhì)濃度最大值變?yōu)榧s2xl019原子/cm3。以約lx1013原子/cn^的比率將硼(B)作為P型雜質(zhì)離子注入到N—型阱 區(qū)ll、 21的給定區(qū)域中，從而形成具有約1.51im到約2.0^im深度的P—型體區(qū) 12、 22。此時(shí)，在本實(shí)施例中，P—型體區(qū)12形成在不位于N+型掩埋區(qū)16正上方 的位置(沿箭頭A方向遠(yuǎn)離N+型掩埋區(qū)16的位置)。接著，在P型外延層3 (半導(dǎo)體層6)的主表面上形成厚度約為30nm的由二氧化硅膜形成的柵氧化膜4。并在柵氧化膜4上形成多晶硅以及使該多晶硅形成圖形，從而形成柵電極5。此時(shí)，柵電極5形成為跨在N—型阱區(qū)11和P— 型體區(qū)12上。在LDMOS IO工作期間，存在于柵電極5下方且在N+型源區(qū)13 與N—型阱區(qū)11之間的P—型體區(qū)12的表面部分12a作為溝道。然后，為了和柵電極5自匹配，將磷(P)作為N型雜質(zhì)以約6x1015原子 /cr^的比率離子注入到與P—型體區(qū)12關(guān)于柵電極5相對(duì)(箭頭B方向)的N —型阱區(qū)11中。同時(shí)，還將磷(P)作為N型雜質(zhì)以約6xl015原子/0112的比率 沿箭頭B方向離子注入到N—型阱區(qū)21的一個(gè)區(qū)域中。在約IOO(TC的溫度下進(jìn) 行退火約60分鐘以形成N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25。此時(shí)，在本實(shí)施例中，將N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25形成為與 P-型體區(qū)12、 22基本相同的深度(約1.5pm到約2.0pm)或比P—型體區(qū)12、 22稍深的深度。N+型漏區(qū)15中的雜質(zhì)沿向下方向(深度方向)擴(kuò)散而N+型掩 埋區(qū)16中的雜質(zhì)沿向上方向(朝向N+型漏區(qū)15側(cè))擴(kuò)散，因此N+型漏區(qū)15 和N+型掩埋區(qū)16相互連接。此外，N+型漏區(qū)15與N+型掩埋區(qū)16之間的連 接部分和N+型集電極補(bǔ)償區(qū)25與N+型集電極掩埋區(qū)26之間的連接部分具有 約2xl018原子/ci^的雜質(zhì)濃度。另外，此時(shí)，N+型掩埋區(qū)16還形成在除位于N+型漏區(qū)15正下方的位置 外的另一位置。具體地，N+型掩埋區(qū)16以這樣的方式形成N+型掩埋區(qū)16 靠近P—型體區(qū)12側(cè)(箭頭A方向側(cè))的端部比位于N+型漏區(qū)15靠近P—型體 區(qū)12側(cè)(箭頭A方向側(cè))的端部正下方的位置更靠近P—型體區(qū)12側(cè)(箭頭A 方向側(cè))。而且，為與柵電極5自匹配，將磷作為N型雜質(zhì)以約4xl015原子/cr^的 比率離子注入到P—型體區(qū)12和N+型漏區(qū)15中。同時(shí)，還將磷(P)作為N 型雜質(zhì)以約4xl015原子/cr^的比率離子注入到P型體區(qū)22和N+型集電極補(bǔ) 償區(qū)25中。這樣，在存在于靠近P—型體區(qū)12的主表面?zhèn)惹铱拷鼥烹姌O5的一 側(cè)(箭頭A方向)的區(qū)域中形成具有約0.2)im深度的N+型源區(qū)13,且N+型 漏區(qū)15的表面15a具有峰值(最大值)約為2xl(P原子/0113的雜質(zhì)濃度。此 外，在靠近P型體區(qū)22的主表面?zhèn)刃纬缮疃燃s為0.2pm的N+型發(fā)射極區(qū)23， 并且在N+型集電極補(bǔ)償區(qū)25的表面部分中形成雜質(zhì)濃度的峰值(最大值)為 約2xl(P原子/cm3的N+型集電極區(qū)27。如上所述，對(duì)N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25進(jìn)行離子注入以提高N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25的表面部分的雜質(zhì)濃度，從而有可能防 止N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25的接觸電阻變大。具體地，當(dāng)形成N +型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25時(shí)，離子注入進(jìn)行到半導(dǎo)體層6的一個(gè)深 位置以將N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25分別與N+型掩埋區(qū)16和N+ 型集電極掩埋區(qū)26連接，這會(huì)使得N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25的表 面部分的雜質(zhì)濃度變低。在該情況下，還有可能通過(guò)對(duì)N+型漏區(qū)15和N+型集 電極補(bǔ)償區(qū)25進(jìn)行離子注入來(lái)提高N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25的表 面部分的雜質(zhì)濃度。這樣，有可能防止N+型漏區(qū)15和N+型集電極補(bǔ)償區(qū)25 的接觸電阻變大。然后，在靠近P—型體區(qū)12和22—側(cè)(箭頭A方向)的位置分別形成？+ 型背柵極區(qū)14和P+型基極區(qū)24。如上所述，制造了該半導(dǎo)體器件l。如上所述，在本實(shí)施例中，在半導(dǎo)體層6中，設(shè)置了至少形成在N+型漏 區(qū)15正下方位置并連接到N+型漏區(qū)15的N+型掩埋區(qū)16，因此不僅容易地使 P一型體區(qū)12與N+型漏區(qū)15之間的區(qū)域而且容易地使P—型體區(qū)12與N+型掩 埋區(qū)16之間的區(qū)域擔(dān)當(dāng)電流通路31。因此，由于能夠使電流通路31形成得充 分大，所以能夠使電流通路31的電阻充分小。從而，能使該半導(dǎo)體器件1的 導(dǎo)通電阻充分小。此外，N+型掩埋區(qū)16形成在不位于P—型體區(qū)12正下方的 位置中，因此有可能防止P—型體區(qū)12與N+型掩埋區(qū)16之間的距離L2變短。 因此，能夠防止該半導(dǎo)體器件1的介電強(qiáng)度變低。在本實(shí)施例中，N+型掩埋區(qū)16形成為從P型半導(dǎo)體襯底2的上部到P型 外延層3的下部，因此能夠容易地在遠(yuǎn)離半導(dǎo)體層6 (P型外延層3)的主表面 的位置(深位置)處形成具有高雜質(zhì)濃度的N+型掩埋區(qū)16。這樣，能容易地 在深度方向?qū)㈦娏髀窂?1形成得大。因此，由于能容易地使電流路徑31的電 阻充分小，所以能容易地使半導(dǎo)體器件1的導(dǎo)通電阻充分小。在本實(shí)施例中，N+型掩埋區(qū)16靠近P—型體區(qū)12側(cè)(箭頭A方向側(cè))的 端部被設(shè)置成比在N+型漏區(qū)15靠近P—型體區(qū)12側(cè)(箭頭A方向側(cè))的端部 的正下方的位置更接近P—型體區(qū)12側(cè)(箭頭A方向側(cè))，從而能夠?qū)+型 掩埋區(qū)16形成為盡可能接近P—型體區(qū)12，只要它不位于P—型體區(qū)12正下方。 因此，有可能更充分地減小該半導(dǎo)體器件1的導(dǎo)通電阻。在本實(shí)施例中，沿N+型漏區(qū)15和N+型掩埋區(qū)16的深度方向的N型雜質(zhì)濃度分布具有兩個(gè)雜質(zhì)濃度峰，即N+型漏區(qū)15的表面部分15a中的雜質(zhì)濃度 峰和N+型掩埋區(qū)16中的雜質(zhì)濃度峰。這樣，能夠在充分遠(yuǎn)離半導(dǎo)體層6 (P 型外延層3)的主表面的位置(深位置)形成具有高雜質(zhì)濃度的N+型掩埋區(qū) 16。從而，因?yàn)槟軌蛉菀椎貙⒃撾娏髀窂?1在深度方向形成得大，所以可以 容易地使該電流路徑31的電阻更充分地小。在本實(shí)施例中，使從P—型體區(qū)12到N+型掩埋區(qū)16的距離L2與從P—型 體區(qū)12到N+型漏區(qū)15的距離Ll基本相等。所以，有可能防止N+型掩埋區(qū) 16或N+型漏區(qū)15其中的任一個(gè)比N+型掩埋區(qū)16或N+型漏區(qū)15中的另一個(gè) 設(shè)置得更接近P—型體區(qū)12。因此，有可能防止該半導(dǎo)體器件1的介電強(qiáng)度被N +型掩埋區(qū)16和N+漏區(qū)15其中的任一個(gè)降低(限制)。此外，在本實(shí)施例中，N+型漏區(qū)15形成為其深度基本與P—型體區(qū)12的深 度相同，或形成為其深度比P—型體區(qū)12的深度更深，因此能夠容易地在遠(yuǎn)離 半導(dǎo)體層6 (外延層3)的主表面的位置(深位置)上形成N+型漏區(qū)15和N+ 型掩埋區(qū)16。這樣，能夠容易地使形成在N+型漏區(qū)15和P—型體區(qū)12之間的 電流路徑31、和形成在N+型掩埋區(qū)16和P'型體區(qū)12之間的電流路徑31大。在本實(shí)施例中，按照N+型漏區(qū)15和N+型掩埋區(qū)16中的多數(shù)載流子是電 子的方式進(jìn)行構(gòu)造，因此相比于其中多數(shù)載流子是空穴(正空穴)的情況有可 能容易地減小半導(dǎo)體器件1的導(dǎo)通電阻。在本實(shí)施例中，使用磷(P)作為雜質(zhì)形成N+型漏區(qū)15。因?yàn)榱?P)具 有比例如銻(Sb)和砷(As)高的擴(kuò)散速度，與其中使用銻(Sb)或砷(As) 來(lái)形成N+型漏區(qū)15的情況相比，能在更少熱處理的情況下形成所需深度的N+ 型漏區(qū)15。因此，能提高生產(chǎn)半導(dǎo)體器件1的生產(chǎn)率。在本實(shí)施例中，使用銻(Sb)作為雜質(zhì)形成N+型掩埋區(qū)16。因?yàn)殇R(Sb) 具有比例如磷(P)低的擴(kuò)散速度，有可能防止雜質(zhì)通過(guò)在N+型掩埋區(qū)16形成 之后的熱處理而過(guò)度擴(kuò)散，使得與其中使用磷(P)來(lái)形成N+型掩埋區(qū)16的情 況相比N+型掩埋區(qū)16不會(huì)變得太大。因此，能容易地將N+型掩埋區(qū)16形成 為所需大小。因此，由于能防止N+型掩埋區(qū)16形成為擴(kuò)展到靠近r型體區(qū)12 的點(diǎn)，所以有可能防止半導(dǎo)體器件1的介電強(qiáng)度變低。在本實(shí)施例中，P型外延層3的厚度比從P型外延層3的主表面沿向下方 向(深度方向)擴(kuò)散來(lái)形成N+型漏區(qū)15的雜質(zhì)的擴(kuò)散距離和沿向上方向(向 著N+型漏區(qū)15側(cè))擴(kuò)散來(lái)形成N+型掩埋區(qū)16的雜質(zhì)的擴(kuò)散距離之和小。在這種情況下，由于N+型漏區(qū)15中的雜質(zhì)沿向下方向(深度方向)擴(kuò)散，且由于N+型掩埋區(qū)16中的雜質(zhì)沿向上方向(朝向N+型漏區(qū)15頂U(kuò))擴(kuò)散，因此有 可能容易地將N+型漏區(qū)15和N+型掩埋區(qū)16相互連接。因此，不僅能夠容易 地使P—型體區(qū)12與N+型漏區(qū)15之間的區(qū)域而且能夠容易地使P—型體區(qū)12與 N+型掩埋區(qū)16之間的區(qū)域擔(dān)當(dāng)電流路徑31。在本實(shí)施例中，N+型漏區(qū)15和N+型掩埋區(qū)16之間的連接部分被構(gòu)造為 具有約2xl018原子/cm3 (大于lx1018原子/cm3)的雜質(zhì)濃度。在該情況下， 由于N+型漏區(qū)15與N+型掩埋區(qū)16之間的連接部分的電阻能夠充分小，所以 載流子能夠在N+型漏區(qū)15和N+型掩埋區(qū)16之間順利地移動(dòng)。因此，不僅能 夠容易地使P—型體區(qū)12與N+型漏區(qū)15之間的區(qū)域而且能夠容易地使p-型體區(qū) 12與N+型掩埋區(qū)16之間的區(qū)域擔(dān)當(dāng)電流路徑31。從而，能使該半導(dǎo)體器件l 的導(dǎo)通電阻充分小。在本實(shí)施例中，N+型漏區(qū)15與N+型掩埋區(qū)16之間的連接部分被構(gòu)造為具 有等于或低于N+型漏區(qū)15的最大雜質(zhì)濃度(約2xl02Q原子/cm3)和N+型掩 埋區(qū)16的最大雜質(zhì)濃度(約2xl019原子/cm3)的雜質(zhì)濃度。這樣，能夠容易 地以這樣的方式構(gòu)造沿N+型漏區(qū)15和N+型掩埋區(qū)16的深度方向的N型雜 質(zhì)濃度分布具有兩個(gè)雜質(zhì)濃度峰，即N+型漏區(qū)15中的一個(gè)雜質(zhì)濃度峰和N+ 型掩埋區(qū)16中的另一個(gè)雜質(zhì)濃度峰。在本實(shí)施例中，N+型掩埋區(qū)16的雜質(zhì)濃度最大值是約2x1019原子/cm、高 于lx1019原子/cm3)，因此能容易地使N+型漏區(qū)15和N+型掩埋區(qū)16之間的 連接部分的電阻充分小。在本實(shí)施例中，N+型掩埋區(qū)16的雜質(zhì)濃度最大值約為2xl019原子/cm、低 于lxl02Q原子/cm3)，因此有可能防止N+型掩埋區(qū)16中的雜質(zhì)通過(guò)熱處理而 過(guò)度擴(kuò)散，使得N+型掩埋區(qū)16不會(huì)變得太大。因此，能容易地將N+型掩埋區(qū) 16形成為所需大小。因此，由于能防止N+型掩埋區(qū)16形成為擴(kuò)展到靠近P' 型體區(qū)12的位置，所以有可能防止半導(dǎo)體器件1的介電強(qiáng)度變低。在本實(shí)施例中，將P型半導(dǎo)體襯底2和P型外延層3構(gòu)造為具有基本相同 的雜質(zhì)濃度，因此當(dāng)施加電壓到P'型體區(qū)12時(shí)形成在P'型體區(qū)12周圍的耗盡 層30能夠如此形成向P型半導(dǎo)體襯底2和P型外延層3中擴(kuò)展基本恒定的 距離W。根據(jù)該結(jié)構(gòu)，使從P'型體區(qū)12到N+型掩埋區(qū)16的距離L2與從r 型體區(qū)12到N+型漏區(qū)15的距離Ll基本相等，從而能容易地使N+型掩埋區(qū)16與P'型體區(qū)12之間的介電強(qiáng)度和N+型漏區(qū)15與P—型體區(qū)12之間的介電強(qiáng) 度大小相同。換言之，有可能防止半導(dǎo)體器件1 (LDMOS 10)的介電強(qiáng)度被以 下介電強(qiáng)度中的任一個(gè)限制，艮卩，N+型掩埋區(qū)16和p-型體區(qū)12之間的介電強(qiáng) 度或N+型漏區(qū)15和P—型體區(qū)12之間的介電強(qiáng)度。在本實(shí)施例中，將P型外延層3形成為約5|im到約7pm (3pm或更厚)的 厚度，從而因?yàn)槟芊乐筃+型掩埋區(qū)16形成為擴(kuò)展到靠近P'型體區(qū)12的位置， 所以有可能防止半導(dǎo)體器件1的介電強(qiáng)度變低。在本實(shí)施例中，將P'型外延層3形成為約5pm到約7pm (7pm或更薄)的 厚度，從而因?yàn)闆](méi)有必要將N+型漏區(qū)15形成得如此深來(lái)將N+型漏區(qū)15連接 到N+型掩埋區(qū)16，所以能防止N+型漏區(qū)15和N+型掩埋區(qū)16之間的連接部分 的雜質(zhì)濃度變得太低。因此，能夠防止N+型掩埋區(qū)16與N+型漏區(qū)15之間的 電阻變大。在本實(shí)施例中，N+型漏區(qū)15與雙極晶體管20的N+型集電極補(bǔ)償區(qū)25同 時(shí)形成，且N+型掩埋區(qū)16與雙極晶體管20的N+型集電極掩埋區(qū)26同時(shí)形成。 因此，相比于其中以不同于制造雙極晶體管20的N+型集電極補(bǔ)償區(qū)25和N+ 型集電極掩埋區(qū)26的工藝制造N+型漏區(qū)15和N+型掩埋區(qū)16的情況，能夠提 高制造N+型漏區(qū)15和N+型掩埋區(qū)16的生產(chǎn)率。必須認(rèn)識(shí)到此時(shí)公開(kāi)的實(shí)施例在所有方面中都是示例而不是限制性的。本 發(fā)明的范圍不應(yīng)當(dāng)由上述的實(shí)施例的解釋提供，而應(yīng)當(dāng)由權(quán)利要求提供，且應(yīng) 包括在本權(quán)利要求范圍內(nèi)的所有修改和與權(quán)利要求含義等價(jià)的內(nèi)容。例如，在上述實(shí)施例中，第一導(dǎo)電類型為P型而第二導(dǎo)電類型為N型。然 而，這在本發(fā)明中不是限制性的，即該第一導(dǎo)電類型可以是N型，而該第二導(dǎo) 電類型可以是P型。在該情況下，也可能獲得具有高介電強(qiáng)度的半導(dǎo)體器件并 允許使導(dǎo)通電阻充分小。在上述實(shí)施例中，解釋了其中N+型漏區(qū)和N+型掩埋區(qū)在深度方向的N型 雜質(zhì)濃度分布具有兩個(gè)雜質(zhì)濃度峰的示例。然而，在本發(fā)明中這不是限制性的。 如圖5中的修改所示，也可以這樣的方式構(gòu)造其中N+型漏區(qū)和N+型掩埋區(qū) 在深度方向的N型雜質(zhì)濃度分布具有三個(gè)或更多雜質(zhì)濃度峰。特別地，使形成 N+型漏區(qū)的離子注入能量大，從而將N+型漏區(qū)形成到更深位置。這樣，將>1+ 型漏區(qū)形成為在表面部分具有一個(gè)雜質(zhì)濃度峰并在表面部分之外的區(qū)域具有 其它雜質(zhì)濃度峰。即使使離子注入的能量大，雜質(zhì)區(qū)域最多僅形成到約1 nm至約2pm的深度，難以獲得恒定的形成深度，且不可能使雜質(zhì)濃度大。因此， 難以通過(guò)離子注入在N+型漏區(qū)15的正下方形成雜質(zhì)區(qū)域(N+型掩埋區(qū))。在如上所述的實(shí)施例中，解釋了其中使從P—型體區(qū)到N+型掩埋區(qū)的距離 與從P-型體區(qū)到N+型漏區(qū)的距離基本相等的示例。然而，在本發(fā)明中這不是 限制性的，即，可使從P—型體區(qū)到N+型掩埋區(qū)的距離與從P—型體區(qū)到N+型 漏區(qū)的距離不相等。在如上所述的實(shí)施例中，解釋了其中將N+型漏區(qū)形成為其深度與r型體區(qū) 的深度基本相同或其深度比P—型體區(qū)更深的示例。然而，在本發(fā)明中這不是限 制性的，即可將N+型漏區(qū)制成其深度比P'型體區(qū)的深度更小。在上述的實(shí)施例中，解釋了其中分別使用磷(P)和銻(Sb)形成N+型漏 區(qū)和N+型掩埋區(qū)的示例。然而，在本發(fā)明中這不是限制性的。換言之，可使用 砷(As)或其它材料來(lái)形成N+型漏區(qū)和N+型掩埋區(qū)。在上述實(shí)施例中，解釋了其中P型外延層形成為約5 pm到約7 pm的厚度 的示例。然而，在本發(fā)明中這不是限制性的，即可將P型外延層形成為小于5pm 的深度，或可將其形成為大于7nm的深度。在這種情況下，需要將P型外延層 形成為約3)nm或更厚的厚度以防止N+型掩埋區(qū)形成在P'型體區(qū)附近，以便防 止該半導(dǎo)體器件的介電強(qiáng)度變低。在上述實(shí)施例中，解釋了其中N"型漏區(qū)和N+型掩埋區(qū)之間的連接部分被 構(gòu)造為具有約2xl018原子/cm3或更高的雜質(zhì)濃度。然而，在本發(fā)明中這不是 限制性的。換言之，N+型漏區(qū)和N+型掩埋區(qū)之間的連接部分可被構(gòu)造為具有 比約2xl018原子/cmS低的雜質(zhì)濃度。在這種情況下，需要將N+型漏區(qū)和N+ 型掩埋區(qū)之間的連接部分構(gòu)造為具有約lx1018原子/cm3或更高的雜質(zhì)濃度， 以使N+型漏區(qū)和N+型掩埋區(qū)之間的連接部分的電阻充分小。在上述實(shí)施例中，解釋了其中在半導(dǎo)體器件中設(shè)置LDMOS和雙極晶體管 的示例。然而，在本發(fā)明中這不是限制性的，即，在該半導(dǎo)體器件中可不設(shè)置 雙極晶體管。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一導(dǎo)電類型半導(dǎo)體層；以及在形成于所述半導(dǎo)體層的主表面上的絕緣膜的給定區(qū)域上設(shè)置的柵電極，所述半導(dǎo)體層包括形成為覆蓋所述柵電極的下側(cè)的第二導(dǎo)電類型漂移區(qū)；靠近所述漂移區(qū)中的所述主表面?zhèn)刃纬傻牡谝粚?dǎo)電類型體區(qū)；靠近所述體區(qū)中的所述主表面?zhèn)惹铱拷鼥烹姌O的一側(cè)形成的第二導(dǎo)電類型源區(qū)；靠近所述漂移區(qū)中的所述主表面?zhèn)惹铱拷鰱烹姌O的另一側(cè)形成的第二導(dǎo)電類型漏區(qū)；在不位于所述體區(qū)正下方且至少位于所述漏區(qū)正下方的位置處形成并連接到所述漏區(qū)的第二導(dǎo)電類型掩埋區(qū)，所述半導(dǎo)體層包括第一導(dǎo)電類型的半導(dǎo)體襯底；以及形成在所述半導(dǎo)體襯底上的第一導(dǎo)電類型外延層，其中所述掩埋區(qū)從所述半導(dǎo)體襯底的上部形成到所述外延層的下部。
2. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，所述掩埋區(qū)靠近所述體區(qū)側(cè)的端部被形成為比所述漏區(qū)靠近所述體區(qū)側(cè) 的端部更接近所述體區(qū)側(cè)。
3. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，所述漏區(qū)和所述掩埋區(qū)在深度方向上的所述第二導(dǎo)電類型的雜質(zhì)濃度分 布至少具有兩個(gè)雜質(zhì)濃度峰，即，在所述漏區(qū)中的一個(gè)雜質(zhì)濃度峰和在所述掩 埋區(qū)中的另一個(gè)雜質(zhì)濃度峰。
4. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，從所述體區(qū)到所述掩埋區(qū)的距離與從所述體區(qū)到所述漏區(qū)的距離基本相同。
5. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，所述漏區(qū)被形成為其深度與所述體區(qū)的深度基本相等或被形成為其深度比所述體區(qū)的深度深。
6. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，所述第一導(dǎo)電類型為P型，而所述第二導(dǎo)電類型為N型。
7. 如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于， 用于形成所述漏區(qū)的N型雜質(zhì)為磷。
8. 如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于， 用于形成所述掩埋區(qū)的N型雜質(zhì)為銻或砷。
9. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，所述外延層的厚度比從所述外延層的主表面沿深度方向擴(kuò)散來(lái)形成所述 漏區(qū)的雜質(zhì)的擴(kuò)散距離與向著所述漏區(qū)側(cè)擴(kuò)散來(lái)形成所述掩埋區(qū)的雜質(zhì)的擴(kuò) 散距離之和小。
10. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，所述漏區(qū)和所述掩埋區(qū)之間的連接部分具有大于或等于lx1018原子/cm3 且小于或等于所述漏區(qū)雜質(zhì)濃度的最大值以及所述掩埋區(qū)雜質(zhì)濃度的最大值 的雜質(zhì)濃度。
11. 如權(quán)利要求10所述的半導(dǎo)體器件，其特征在于，所述掩埋區(qū)的雜質(zhì)濃度最大值為大于或等于lx1019原子/cr^且小于或等 于lx1020原子/cm3 。
12. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于， 所述半導(dǎo)體襯底和所述外延層具有基本相等的雜質(zhì)濃度。
13. 如權(quán)利要求l所述的半導(dǎo)體器件，其特征在于， 所述外延層具有大于或等于3^im且小于或等于7pm的厚度。
14. 如權(quán)利要求l所述的半導(dǎo)體器件，還包括用于形成雙極晶體管的集電極 補(bǔ)償區(qū)和集電極掩埋區(qū)，所述漏區(qū)與所述雙極晶體管的所述集電極補(bǔ)償區(qū)同時(shí)形成；以及 所述掩埋區(qū)與所述雙極晶體管的所述集電極掩埋區(qū)同時(shí)形成。全文摘要
提供一種具有高介電強(qiáng)度和允許其導(dǎo)通電阻充分小的半導(dǎo)體器件。這種半導(dǎo)體器件包括第一導(dǎo)電類型半導(dǎo)體層、和在形成于該半導(dǎo)體層的主表面上的絕緣膜的給定區(qū)域上設(shè)置的柵電極。該半導(dǎo)體層包括靠近該主表面形成的第一導(dǎo)電類型體區(qū)；靠近該主表面?zhèn)刃纬傻牡诙?dǎo)電類型漏區(qū)；以及在不位于該體區(qū)正下方且至少位于該漏區(qū)正下方的位置處形成并連接到該漏區(qū)的第二導(dǎo)電類型掩埋區(qū)。
文檔編號(hào)H01L27/06GK101404293SQ200810166179
公開(kāi)日2009年4月8日 申請(qǐng)日期2008年10月6日 優(yōu)先權(quán)日2007年10月5日
發(fā)明者夏秋和弘 申請(qǐng)人:夏普株式會(huì)社