專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別是涉及高耐壓的功率集成電路器件。
技術(shù)背景功率集成電路器件(HVIC:高壓IC)是在以電動(dòng)機(jī)控制為首的機(jī) 電領(lǐng)域中，為求得高性能、低成本而不可或缺的器件。例如，HVIC可以被用作為了進(jìn)行電源線的橋式整流而使用的IGBT (絕緣柵型雙極晶體管)等功率晶體管的柵驅(qū)動(dòng)電路。在該HVIC中， 當(dāng)高電位側(cè)(高側(cè))和低電位側(cè)(低側(cè))的IGBT同時(shí)處于開(kāi)態(tài)(稱(chēng)為 發(fā)射穿通(Shoot-through)現(xiàn)象)時(shí)，橋臂(電源線)之間呈短路狀 態(tài)，大的電流流過(guò)IGBT, IGBT遭到損壞。為防止這種現(xiàn)象發(fā)生，對(duì)HVIC進(jìn)行控制，使得高電位側(cè)的柵驅(qū)動(dòng) 器輸出與低電位側(cè)的柵驅(qū)動(dòng)器輸出互補(bǔ)地進(jìn)行輸出，可是，由于實(shí)際 上并未對(duì)柵驅(qū)動(dòng)器的輸出進(jìn)行監(jiān)測(cè)，所以例如當(dāng)在從高電位側(cè)的柵驅(qū) 動(dòng)器輸出的狀態(tài)(高電位側(cè)IGBT處于開(kāi)態(tài))下由負(fù)載等的故障引起高 電位側(cè)IGBT與低電位側(cè)IGBT的連接節(jié)點(diǎn)的電位(稱(chēng)為電位VS)與接 地電位(GND)短路(接地故障)時(shí)，高電位側(cè)IGBT呈短路狀態(tài)，因 而必須立即關(guān)斷，但是，因?yàn)镠VIC不能判斷電位VS成為GND，故而高 電位側(cè)的柵驅(qū)動(dòng)器仍繼續(xù)進(jìn)行輸出。為防止這種現(xiàn)象發(fā)生，如簡(jiǎn)單地考慮，只要監(jiān)測(cè)該電位VS就可以 了，但是，由于電位VS通常為數(shù)百伏，因而不可能在HVIC內(nèi)部監(jiān)測(cè) 該電位。例如，在特許文獻(xiàn)1中公開(kāi)了檢測(cè)在高電位側(cè)IGBT的發(fā)射極端子 與GND短路時(shí)的過(guò)載電流、根據(jù)該檢測(cè)信號(hào)對(duì)高電位側(cè)IGBT進(jìn)行控制
的結(jié)構(gòu)，但是，利用該方法，將控制信號(hào)施加給高電位側(cè)IGBT需要經(jīng) 歷一定的時(shí)間，由于在此期間持續(xù)呈短路狀態(tài)，所以必須將高電位側(cè) IGBT制成可以在一定時(shí)間內(nèi)承受短路狀態(tài)的結(jié)構(gòu)，這成為制造成本升 高的主要原因。 特許文獻(xiàn)1特開(kāi)平9-172358號(hào)公報(bào)(第6 ~ 7欄，圖1 ~ 3 ) 發(fā)明內(nèi)容為了解決上述問(wèn)題而實(shí)施了本發(fā)明，其目的在于提供防止用于進(jìn) 行電源線的橋式整流的半導(dǎo)體元件受到破壞的功率集成電路器件。本發(fā)明的第1方面所述的半導(dǎo)體器件是對(duì)串聯(lián)連接的、插入在高 電位的主電源電位與低電位的主電源電位之間的第1和第2開(kāi)關(guān)器件 進(jìn)行驅(qū)動(dòng)控制的半導(dǎo)體器件，它具備高電位部，該高電位部包含對(duì) 上述第l和第2開(kāi)關(guān)器件中高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制 的控制部；低電位側(cè)邏輯電路，該低電位側(cè)邏輯電路設(shè)置在以上述低 電位的主電源電位為基準(zhǔn)進(jìn)行工作的低電位部、根據(jù)從外部施加的信 號(hào)生成具有表示上述高電位側(cè)開(kāi)關(guān)器件導(dǎo)通的第1狀態(tài)和表示上述高 電位側(cè)開(kāi)關(guān)器件非導(dǎo)通的第2狀態(tài)的控制信號(hào)，并且根據(jù)上述控制信 號(hào)與上述第1和第2狀態(tài)對(duì)應(yīng)地產(chǎn)生第1和第2脈沖信號(hào)；第1和第2 電平移位部，該第1和第2電平移位部將上述第1和第2脈沖信號(hào)向 上述高電位部進(jìn)行電平移位，分別得到第1和第2電平移位完畢的脈 沖信號(hào)；以及電壓檢測(cè)元件，該電壓檢測(cè)元件設(shè)置在上述〗氐電位部， 用來(lái)檢測(cè)上述第1和第2電平移位部中至少一方的輸出線的電位、根 據(jù)該電位對(duì)上述低電位側(cè)邏輯電路賦予邏輯值、從而對(duì)上述低電位側(cè) 邏輯電路的工作進(jìn)行控制。本發(fā)明的第2方面所述的半導(dǎo)體器件是對(duì)串聯(lián)連接的、插入在高 電位的主電源電位與低電位的主電源電位之間的第1和第2開(kāi)關(guān)器件 進(jìn)行驅(qū)動(dòng)控制的半導(dǎo)體器件，它具備高電位部，該高電位部包含對(duì) 上述第l和第2開(kāi)關(guān)器件中的高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控 制的控制部；逆電平移位部，該逆電平移位部將上述高電位部的信號(hào) 進(jìn)行電平移位，并將其施加至以上述低電位的主電源電位為基準(zhǔn)進(jìn)行 工作的低電位側(cè)邏輯電路；以及電壓檢測(cè)元件，該電壓檢測(cè)元件設(shè)置 在上述高電位部，用來(lái)檢測(cè)上述逆電平移位部的輸出線的電位、根據(jù) 該電位對(duì)上述控制部賦予邏輯值、從而對(duì)上述高電位側(cè)開(kāi)關(guān)器件的導(dǎo) 通/非導(dǎo)通進(jìn)行控制。本發(fā)明的第3方面所述的半導(dǎo)體器件是對(duì)串聯(lián)連接的、插入在高 電位的主電源電位與低電位的主電源電位之間的第1和第2開(kāi)關(guān)器件 進(jìn)行驅(qū)動(dòng)控制的半導(dǎo)體器件，它具備高電位部，該高電位部包含對(duì) 上述第l和第2開(kāi)關(guān)器件中高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制 的控制部；低電位側(cè)邏輯電路，該低電位側(cè)邏輯電路設(shè)置在以上述低 電位的主電源電位為基準(zhǔn)進(jìn)行工作的低電位部、根據(jù)從外部施加的信 號(hào)生成具有表示上述高電位側(cè)開(kāi)關(guān)器件導(dǎo)通的第1狀態(tài)和表示上述高 電位側(cè)開(kāi)關(guān)器件非導(dǎo)通的第2狀態(tài)的控制信號(hào)，并且根據(jù)上述控制信 號(hào)與上述第1和第2狀態(tài)對(duì)應(yīng)地產(chǎn)生第1和第2脈沖信號(hào)；以及電壓 檢測(cè)元件，該電壓檢測(cè)元件設(shè)置在上述〗氐電位部，用來(lái)檢測(cè)從上述高 電位部延伸的、輸出上述高電位的主電源電位的輸出線的電位、根據(jù) 該電位對(duì)上述低電位側(cè)邏輯電路賦予邏輯值、從而對(duì)上述低電位側(cè)邏 輯電路的工作進(jìn)行控制。本發(fā)明的第5方面所述的半導(dǎo)體器件是對(duì)串聯(lián)連接的、插入在高 電位的主電源電位與低電位的主電源電位之間的第1和第2開(kāi)關(guān)器件 進(jìn)行驅(qū)動(dòng)控制的半導(dǎo)體器件，它具備高電位部，該高電位部包含對(duì) 上述第l和第2開(kāi)關(guān)器件沖高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制 的控制部；以及電壓檢測(cè)元件，該電壓檢測(cè)元件，設(shè)置在上述高電位 部，插入在上述高電位的主電源電位與上述第1和第2開(kāi)關(guān)器件的連 接節(jié)點(diǎn)之間，檢測(cè)上述第1和第2開(kāi)關(guān)器件的連接節(jié)點(diǎn)的電位、根據(jù) 該電位對(duì)上述控制部賦予邏輯值、從而對(duì)上述高電位側(cè)開(kāi)關(guān)器件的導(dǎo) 通/非導(dǎo)通進(jìn)行控制，上述電壓檢測(cè)元件是利用從輸出上述低電位的主至少1個(gè)M0S晶體管


圖1是說(shuō)明本發(fā)明實(shí)施例 圖2是說(shuō)明本發(fā)明實(shí)施例 圖3是說(shuō)明本發(fā)明實(shí)施例1的HVIC的電路結(jié)構(gòu)的圖。 1的HVIC的工作的時(shí)序圖。 1的HVIC的工作的時(shí)序圖。
圖4是說(shuō)明本發(fā)明實(shí)施例1的HVIC的結(jié)構(gòu)的平面圖。 圖5是說(shuō)明本發(fā)明實(shí)施例1的HVIC的結(jié)構(gòu)的剖面圖。 圖6是說(shuō)明本發(fā)明實(shí)施例1的HVIC的電壓檢測(cè)元件的結(jié)構(gòu)的平面圖。圖7是說(shuō)明本發(fā)明實(shí)施例1的HVIC的電壓檢測(cè)元件的結(jié)構(gòu)的剖面圖。圖8是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第2變例的電路結(jié)構(gòu)的圖。 圖9是說(shuō)明大多數(shù)邏輯電路的工作的圖。圖IO是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第3變例的電路結(jié)構(gòu)的圖。 圖11是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第3變例的電壓檢測(cè)元件的結(jié)構(gòu)的平面圖。圖12是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第3變例的電壓檢測(cè)元件的結(jié)構(gòu)的剖面圖。圖13是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第3變例的電壓檢測(cè)元件的結(jié)構(gòu)的剖面圖。圖14是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第4變例的電路結(jié)構(gòu)的圖。 圖15是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第4變例的電壓檢測(cè)元件的結(jié)構(gòu)的平面圖。圖16是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第4變例的電壓檢測(cè)元件的結(jié)構(gòu)的剖面圖。圖17是說(shuō)明本發(fā)明實(shí)施例1的HVIC的笫4變例的電壓檢測(cè)元件 的工作的圖。圖18是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第4變例的電壓檢測(cè)元件 的結(jié)構(gòu)的剖面圖。圖19是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第4變例的電壓檢測(cè)元件 的結(jié)構(gòu)的剖面圖。圖20是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第5變例的電壓檢測(cè)元件 的結(jié)構(gòu)的平面圖。圖21是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第5變例的電壓檢測(cè)元件 的結(jié)構(gòu)的剖面圖。圖22是說(shuō)明本發(fā)明實(shí)施例1的HVIC的笫5變例的電壓檢測(cè)元件 的工作的圖。 圖23是說(shuō)明本發(fā)明實(shí)施例1的HVIC的第5變例的電路結(jié)構(gòu)的圖。圖24是說(shuō)明偏置電壓輸出電路的結(jié)構(gòu)的圖。圖25是說(shuō)明本發(fā)明實(shí)施例2的HVIC的電路結(jié)構(gòu)的圖。圖26是說(shuō)明本發(fā)明實(shí)施例2的HVIC的結(jié)構(gòu)的平面圖。圖27是說(shuō)明本發(fā)明實(shí)施例2的HVIC的結(jié)構(gòu)的剖面圖。圖28是說(shuō)明本發(fā)明實(shí)施例3的HVIC的電路結(jié)構(gòu)的圖。圖29是說(shuō)明本發(fā)明實(shí)施例3的HVIC的結(jié)構(gòu)的平面圖。圖30是說(shuō)明本發(fā)明實(shí)施例3的HVIC的結(jié)構(gòu)的剖面圖。圖31是說(shuō)明本發(fā)明實(shí)施例4的HVIC的電路結(jié)構(gòu)的圖。圖32是說(shuō)明本發(fā)明實(shí)施例4的HVIC的結(jié)構(gòu)的平面圖。圖33是說(shuō)明本發(fā)明實(shí)施例4的HVIC的結(jié)構(gòu)的剖面圖。
具體實(shí)施方式
A.實(shí)施例1 A-l.器件結(jié)構(gòu)在圖1中作為本發(fā)明的實(shí)施例1示出了功率集成電路器件(HVIC) IOO的結(jié)構(gòu)。在圖1中，IGBT (絕緣柵型雙極晶體管)等功率器件12和13以 "圖騰柱"方式連接在高電位(HV)側(cè)電源線與低電位(接地電位GND) 側(cè)電源線之間，構(gòu)成半橋型功率器件。另外，續(xù)流二極管Dl和D2分 別與功率器件12和13反向并聯(lián)連接。然后，負(fù)載(電動(dòng)機(jī)等電感型 負(fù)載)與功率器件12和功率器件13的連接點(diǎn)Nl連接。在圖1中，功率器件12是以它與功率器件13的連接點(diǎn)Nl的電位 為基準(zhǔn)，在該基準(zhǔn)電位與高電位側(cè)電源線(HV)之間進(jìn)行開(kāi)關(guān)工作的 器件，稱(chēng)為高電位側(cè)功率器件。另外，功率器件13是以接地電位為基準(zhǔn)，在該基準(zhǔn)電位與連接點(diǎn) Nl的電位之間進(jìn)行開(kāi)關(guān)工作的器件，稱(chēng)為低電位側(cè)功率器件。因此，圖1所示的HVIC IOO被區(qū)分為高電位側(cè)功率器件驅(qū)動(dòng)電路 HD和低電位側(cè)功率器件驅(qū)動(dòng)電路LD。高電位側(cè)功率器件驅(qū)動(dòng)電路HD是具有各自的源電極分別與成為該 驅(qū)動(dòng)電路的電源的電容器10的2個(gè)電極連接、構(gòu)成互補(bǔ)型MOS晶體管 (CMOS晶體管)的PMOS晶體管24和NMOS晶體管25，借助于互補(bǔ)地
將PM0S晶體管24和NM0S晶體管25導(dǎo)通、關(guān)斷來(lái)對(duì)功率器件12進(jìn)行 開(kāi)關(guān)的電路。另外，將PM0S晶體管24與NM0S晶體管25的連接點(diǎn)的 電壓稱(chēng)為高電位側(cè)輸出電壓(或控制信號(hào))H0。另外，為了驅(qū)動(dòng)PM0S晶體管24和固0S晶體管25，高電位側(cè)功率 器件驅(qū)動(dòng)電路HD具有響應(yīng)于由接口電路1施加的、以接地電位為基準(zhǔn) 而產(chǎn)生的脈沖狀控制信號(hào)Sl(具有第l狀態(tài)和第2狀態(tài)2個(gè)電位狀態(tài)) 的正的和負(fù)的電平轉(zhuǎn)換，產(chǎn)生脈沖狀的導(dǎo)通信號(hào)S2和關(guān)斷信號(hào)S3的 脈沖發(fā)生電路3。另外，接口電路l根據(jù)由設(shè)置在外部的微型計(jì)算機(jī)等 施加的高電位側(cè)控制信號(hào)(HIN)和低電位側(cè)控制信號(hào)(LIN)分別生 成控制信號(hào)Sl和SO。另外，雖未圖示，HVIC IOO還具有接受從高電 位側(cè)進(jìn)行逆電平移位而傳送來(lái)的信號(hào)，并將該信號(hào)輸出到外部的功能。 另外，脈沖發(fā)生電路3也稱(chēng)單拍脈沖發(fā)生電路。另外，有時(shí)也將接口 電路1和脈沖發(fā)生電路3合在一起總稱(chēng)為低電位側(cè)邏輯電路。脈沖發(fā)生電路3的2個(gè)輸出端與作為電平移位晶體管的高耐壓N 溝道型場(chǎng)效應(yīng)晶體管(稱(chēng)HNMOS晶體管)4和5的柵電極連接。于是， 導(dǎo)通信號(hào)S2被施加至HNMOS晶體管4的柵電極，關(guān)斷信號(hào)S3被施加 至HNMOS晶體管5的柵電極。HNMOS晶體管4和5的漏電極分別與電阻29和30的一端連接，同 時(shí)與邏輯濾波器8的輸入端連接，邏輯濾波器8的輸出端與反轉(zhuǎn)輸入 SR觸發(fā)電路9的置位輸入端和復(fù)位輸入端連接。這里，邏輯濾波器8 是用于防止反轉(zhuǎn)輸入SR觸發(fā)電路9的誤動(dòng)作的濾波電路，由邏輯門(mén)構(gòu) 成。反轉(zhuǎn)輸入SR觸發(fā)電路9的Q輸出端與PMOS晶體管24和NMOS晶 體管25的柵電極連接。另外，電阻29和30的另一端與PMOS晶體管24的源電極側(cè)，即 電容器IO的一個(gè)電極(將其電位稱(chēng)為高電位側(cè)浮動(dòng)電源絕對(duì)電位VB) 連接。另夕卜，PMOS晶體管24的漏電極，即電容器10的另一個(gè)電極(將 其電位稱(chēng)為高電位側(cè)浮動(dòng)電源偏移電位VS)與連接點(diǎn)Nl連接。另外，用于對(duì)電容器10提供邏輯電路電壓VCC的直流電源41與 HVIC 100連接，直流電源41的正極經(jīng)限流電阻43與高耐壓二極管31 的正極連接。然后，高耐壓二極管31的負(fù)極與電容器10的一個(gè)電極 (即PMOS晶體管24的源電極側(cè))連接。 高電位側(cè)功率器件驅(qū)動(dòng)電路HD利用在電容器10中積累的電荷， 即邏輯電路電壓VCC進(jìn)行工作，當(dāng)在電容器10中積累的電荷減少至不 能維持邏輯電路電壓VCC的程度時(shí)，從直流電源41經(jīng)高耐壓二極管31 供給電荷，恢復(fù)邏輯電路電壓VCC。另外，供給接口電路l的工作電源 電壓VDD的直流電源42也與HVIC 100連接。低電位側(cè)功率器件驅(qū)動(dòng)電路LD是具有串聯(lián)連接在成為該驅(qū)動(dòng)電路 的電源的電容器11的2個(gè)電極之間的PMOS晶體管27和NMOS晶體管 28,借助于互補(bǔ)地使PMOS晶體管27和NM0S晶體管28導(dǎo)通、關(guān)斷來(lái) 對(duì)功率器件13進(jìn)行開(kāi)關(guān)的電路。這里，稱(chēng)PM0S晶體管27與NMOS晶 體管28的連接點(diǎn)的電壓為低電位側(cè)輸出電壓或控制信號(hào)LO。另夕卜，PMOS晶體管27和NMOS晶體管28被由接口電路1施加的控 制信號(hào)S0控制，而高電位側(cè)功率器件驅(qū)動(dòng)電路HD由于如上所述經(jīng)復(fù) 雜的路徑進(jìn)行傳遞，所以對(duì)輸入產(chǎn)生了約數(shù)十ns的延遲。因此，電路 被設(shè)計(jì)成借助于經(jīng)延遲電路DL對(duì)低電位側(cè)功率器件驅(qū)動(dòng)電路LD施加 控制信號(hào)S0，使其與高電位側(cè)功率器件驅(qū)動(dòng)電路HD具有相同的輸入延 遲。這里，發(fā)明人注意到在上述的HVIC 100中，可以將HNMOS晶體管 4和5的漏電極的電位VI和Vll視為與電位VS大致相等，著眼于此， ^更產(chǎn)生了通過(guò)監(jiān)測(cè)電位VI和Vll來(lái)檢測(cè)電位VS的^支術(shù)思想。即，對(duì)于電位VS從接地電位電平變化到數(shù)百伏特，作為電位 VS+VCC的電位VB隨電位VS而變化。邏輯電路電壓VCC —般被設(shè)計(jì)為 5-20V的恒定電壓，由于此值比電位VS的變動(dòng)幅度小，所以電位VS 與電位VB (即電位VI和Vll )大致相等，因而可以i兌監(jiān)測(cè)電位VI和 Vll與監(jiān)測(cè)電位VS基本上是等效的。本發(fā)明按照上述技術(shù)思想對(duì)圖1所示的HVIC 100,制成了將HNMOS 晶體管4的漏電極與NMOS晶體管21的柵電極連接，經(jīng)電阻32對(duì)NMOS 晶體管21的漏電極施加邏輯電路電壓VCC，對(duì)麗0S晶體管21的源電 極施加接地電位的結(jié)構(gòu)。這樣，形成了借助于用接口電路1監(jiān)測(cè)NMOS 晶體管21的漏電位V2，間接地監(jiān)測(cè)電位VS的結(jié)構(gòu)。A-2.器件的工作下面利用圖2所示的時(shí)序圖說(shuō)明HVIC 100通常時(shí)的工作。另外， 由于低電位側(cè)功率器件驅(qū)動(dòng)電路LD的工作與現(xiàn)有器件的相同，所以以
下以高電位側(cè)功率器件驅(qū)動(dòng)電路HD的工作為中心進(jìn)行說(shuō)明。在圖2中，響應(yīng)于脈沖狀控制信號(hào)Sl從負(fù)(GND)到正(VDD)和 從正(VDD)到負(fù)(GND)的電平轉(zhuǎn)換，脈沖發(fā)生電路3依次產(chǎn)生單拍 脈沖作為導(dǎo)通信號(hào)S2和關(guān)斷信號(hào)S3。首先，作為導(dǎo)通信號(hào)S2，施加轉(zhuǎn)換到"H(高電位，即VCC)"的 脈沖信號(hào)。這時(shí)，關(guān)斷信號(hào)S3為"L(低電位，即GND)"狀態(tài)，借助 于導(dǎo)通信號(hào)S2， HNM0S晶體管4導(dǎo)通。另外。HNMOS晶體管5為關(guān)態(tài)。據(jù)此，在與HNMOS晶體管4連接的電阻29上產(chǎn)生電壓降，HNMOS 晶體管4的漏電極的電位VI從電位VB降至電位VS。另一方面，在與HNMOS晶體管5連接的電阻30上不產(chǎn)生電壓降， 從而"H"信號(hào)(電位VB)繼續(xù)向邏輯濾波器8的另一個(gè)輸入端輸入。同樣，當(dāng)作為關(guān)斷信號(hào)S3，施加轉(zhuǎn)換到"H(高電位，即VCC)" 的脈沖信號(hào)時(shí)，HNM0S晶體管5導(dǎo)通。另外，HNM0S晶體管4為關(guān)態(tài)。據(jù)此，在與HNM0S晶體管5連接的電阻30上產(chǎn)生電壓降，HNM0S 晶體管5的漏電極的電位Vll從電位VB降至電位VS。反轉(zhuǎn)輸入SR觸發(fā)電路9的輸出信號(hào)在施加導(dǎo)通信號(hào)S2的時(shí)刻轉(zhuǎn) 換到"H，，(即電壓VB)，在施加關(guān)斷信號(hào)S3的時(shí)刻轉(zhuǎn)換到"L"(即 電位VS)。另外，借助于使PM0S器件24與NM0S晶體管25互補(bǔ)地導(dǎo)通、關(guān) 斷而得到的功率器件12的控制信號(hào)H0也是與控制信號(hào)S1相同的信號(hào)。 這里，在圖2中還一并示出了功率器件13的控制信號(hào)L0。另外，由于功率器件12和13互補(bǔ)地工作，節(jié)點(diǎn)N1的電位在高電 位(HV)與接地電位(GND)之間變化，該變化的時(shí)序追隨功率器件12 的控制信號(hào)H0的變化的時(shí)序。在這樣的HVIC IOO的通常時(shí)的工作中，NMOS晶體管21的漏電位 V2成為與節(jié)點(diǎn)Nl的電位變化對(duì)應(yīng)的輸出。即，當(dāng)節(jié)點(diǎn)Nl的電位為高電位(HV)時(shí)，作為電壓檢測(cè)元件而設(shè) 置的NMOS晶體管21為開(kāi)態(tài)，漏電位V2成為GND。另一方面，當(dāng)節(jié)點(diǎn)Nl的電位為GND時(shí)，NM0S晶體管21為關(guān)態(tài)， 漏電位V2為邏輯電路電壓VCC。這樣，可以由NMOS晶體管21得到與 節(jié)點(diǎn)N1的電位VS對(duì)應(yīng)的輸出，可以間接地監(jiān)測(cè)電位VS。
下面利用圖3所示的時(shí)序圖說(shuō)明節(jié)點(diǎn)N1為接地故障狀態(tài)時(shí)的異常 檢測(cè)工作。如圖3所示，當(dāng)節(jié)點(diǎn)N1從正常工作狀態(tài)(期間Tl)變?yōu)榻拥毓收?狀態(tài)時(shí)，節(jié)點(diǎn)Nl的電位從高電位(HV)降至接地電位(GND)(期間 T2)。由于此變化，作為電壓檢測(cè)元件而設(shè)置的NM0S晶體管21成為關(guān) 態(tài)，漏電位V2成為邏輯電路電壓VCC。借助于用接口電路1監(jiān)測(cè)漏電 位V2，并例如取其與HIN信號(hào)的反轉(zhuǎn)邏輯積(進(jìn)行NAND運(yùn)算)，可以 與節(jié)點(diǎn)Nl的接地故障時(shí)刻相一致地使控制信號(hào)Sl成為關(guān)斷信號(hào)。由 此，可以在節(jié)點(diǎn)N1的接地故障時(shí)刻由脈沖發(fā)生電路3產(chǎn)生關(guān)斷信號(hào)S3， 能夠停止處于短路狀態(tài)的功率器件12的控制信號(hào)H0，使功率器件12 處于關(guān)態(tài)，因而HVIC 100變得具有短路保護(hù)功能。A-3.具體結(jié)構(gòu)例下面利用圖4和圖5 i兌明HVIC 100的一例具體結(jié)構(gòu)。圖4是示出HVIC100中的高電位側(cè)功率器件驅(qū)動(dòng)電路HD;設(shè)置了 NM0S晶體管21等電壓檢測(cè)元件的電壓讀出部SP; NM0S晶體管4等高 耐壓電平移位晶體管LST;以及低電位側(cè)邏輯電路LL這些器件在半導(dǎo) 體襯底的主表面上的平面配置的平面圖。另外，圖4是示意圖，各構(gòu) 件的大小、配置間隔與實(shí)際器件有差異。這里，在圖l中雖未示出，但低電位側(cè)邏輯電路LL包含借助于來(lái) 自高電位側(cè)功率器件驅(qū)動(dòng)電路HD的電平移位(逆電平移位)接受向低 電位側(cè)傳送的信號(hào)，并具有對(duì)該信號(hào)進(jìn)行判斷的功能的電路以及將該 信號(hào)輸出到外部的電路。另外，從高電位側(cè)輸出的信號(hào)中有表示高電 位側(cè)功率器件驅(qū)動(dòng)電路HD的工作狀態(tài)等的信號(hào)等。如圖4所示，高電位側(cè)功率器件驅(qū)動(dòng)電路HD被稱(chēng)之為RESURF(折 合表面電場(chǎng))結(jié)構(gòu)的隔離結(jié)構(gòu)RS包圍，與低電位側(cè)電隔離。在這樣的結(jié)構(gòu)中，高電位側(cè)功率器件驅(qū)動(dòng)電路HD的邏輯電路(例 如圖1所示的邏輯濾波器8)與低電位側(cè)之間的信號(hào)授受經(jīng)跨在隔離結(jié) 構(gòu)RS上而配置的高電位布線WR (輸出線)進(jìn)行。例如，若將電平移位晶體管LST設(shè)定為圖1中的HNM0S晶體管4， 則HNM0S晶體管4的漏電極經(jīng)高電位布線WR與高電位側(cè)功率器件驅(qū)動(dòng) 電路HD內(nèi)的邏輯濾波器8連接。 發(fā)明人著眼于這種結(jié)構(gòu)，產(chǎn)生了如下的技術(shù)思想利用高電位布 線WR的電位是應(yīng)檢測(cè)的電位VI —事，通過(guò)使該高電位布線WR具有作 為電壓檢測(cè)元件的MOS晶體管的柵極的功能，在低電位區(qū)檢測(cè)電位VI， 即電位VS。即，如圖4所示，以高電位布線WR跨在電壓讀出部SP的上部的 方式配置了電壓讀出部SP,以高電位布線WR作為柵電極，在其兩側(cè)設(shè) 置源、漏層，形成作為電壓檢測(cè)元件的MOS晶體管。圖5示出了圖4所示的A—A線的剖面結(jié)構(gòu)的一個(gè)例子。在圖5中，在硅襯底等半導(dǎo)體襯底101 (含濃度較低的P型雜質(zhì) P )的主表面上配置了外延層102 (含濃度較低的N型雜質(zhì)N)。然 后，在外延層102與半導(dǎo)體襯底101的交界部以跨越雙方的方式有選 擇地形成用于減緩電場(chǎng)的掩埋擴(kuò)散區(qū)104(含濃度較高的N型雜質(zhì)N+ )。在圖5中示出了包圍高電位側(cè)功率器件驅(qū)動(dòng)電路HD的隔離結(jié)構(gòu)RS 的一部分、電壓讀出部SP、電平移位晶體管LST和低電位側(cè)邏輯電路 LL的剖面結(jié)構(gòu)，首先說(shuō)明隔離結(jié)構(gòu)RS的結(jié)構(gòu)。隔離結(jié)構(gòu)RS具有在外延層102的表面有選擇地配置的場(chǎng)氧化膜 107;在外延層102的表面內(nèi)與場(chǎng)氧化膜107隔開(kāi)間隔而配置的P型擴(kuò) 散區(qū)106 (含濃度較高的P型雜質(zhì)P+);將場(chǎng)氧化膜107夾在它與P 型擴(kuò)散區(qū)106之間，在與P型擴(kuò)散區(qū)106相反一側(cè)的外延層102的表 面內(nèi)配置的N型擴(kuò)散區(qū)118 (N+);以從場(chǎng)氧化膜107的端部跨至P型 擴(kuò)散區(qū)106的端部的方式而配置的〗氐電位多晶硅場(chǎng)電極111;在場(chǎng)氧化 膜107上有選擇地配置了多個(gè)的浮置電位多晶硅場(chǎng)電極112;以及以從 場(chǎng)氧化膜107的端部跨至N型擴(kuò)散區(qū)118的端部的方式而配置的高電 位多晶硅場(chǎng)電極113。這樣，借助于采用隔開(kāi)間隔而配置電位不同的電極的多場(chǎng)電極結(jié) 構(gòu)，可以減緩電場(chǎng)集中。另外，低電位多晶硅場(chǎng)電極111和高電位多晶硅場(chǎng)電極113被配 置在柵氧化膜GX1上。另外，N型擴(kuò)散區(qū)118以與N型擴(kuò)散區(qū)105 (N+)部分地重疊的方 式配置，而N型擴(kuò)散區(qū)105 (N+)以從外延層102的主表面抵達(dá)掩埋擴(kuò) 散區(qū)104的方式配置。還有，設(shè)置N型擴(kuò)散區(qū)105是為了使掩埋擴(kuò)散 區(qū)104的電位固定。
電壓讀出部SP具有在外延層102的表面有選擇地配置的場(chǎng)氧化 膜107;在被場(chǎng)氧化膜107覆蓋的外延層102的表面內(nèi)配置的P型阱區(qū) 114;以及以與P型阱區(qū)114相接并包圍P型阱區(qū)114的方式而配置的、 從外延層102的主面表面抵達(dá)半導(dǎo)體襯底101的表面的P型擴(kuò)散區(qū)103 (P')。另外，掩埋擴(kuò)散區(qū)104被配置在比P型阱區(qū)114更靠下的層中。 還有，電壓讀出部SP具有源、漏區(qū)，但在圖5所示的剖面中未表現(xiàn)出 源、漏區(qū)。另外，后面將說(shuō)明電壓讀出部SP的詳細(xì)結(jié)構(gòu)。電平移位晶體管LST如隔離結(jié)構(gòu)RS那樣采用了借助于多場(chǎng)電極結(jié) 構(gòu)來(lái)減緩電場(chǎng)的結(jié)構(gòu)。即，以在外延層102的表面內(nèi)配置的N型擴(kuò)散 區(qū)119 (N+)為漏區(qū)，與N型擴(kuò)散區(qū)119隔開(kāi)間隔地以同心圓狀包圍N 型擴(kuò)散區(qū)119的方式配置場(chǎng)氧化膜107。然后，在同心圓狀的場(chǎng)氧化膜 107外周的外延層102的表面內(nèi)將構(gòu)成阱區(qū)的P型擴(kuò)散區(qū)106配置成同 心圓狀，在P型擴(kuò)散區(qū)106的表面內(nèi)將構(gòu)成源區(qū)的N型擴(kuò)散區(qū)105(N+) 配置成同心圓狀。然后，以從同心圓狀的場(chǎng)氧化膜107的內(nèi)側(cè)的端部跨至N型擴(kuò)散 區(qū)119的端部的方式配置高電位多晶硅場(chǎng)電極113，在場(chǎng)氧化膜107 上以同心圓狀設(shè)置多個(gè)浮動(dòng)電位多晶硅場(chǎng)電極112，以從場(chǎng)氧化膜107 的外側(cè)的端部跨至N型擴(kuò)散區(qū)105的端部的方式配置同心圓狀的柵電 極109。還有，高電位多晶硅場(chǎng)電極113和柵電極109分別被配置在柵氧 化膜GX1和GX2上。另外，N型擴(kuò)散區(qū)119以與N型擴(kuò)散區(qū)105部分地重疊的方式配置， 而N型擴(kuò)散區(qū)105以從外延層102的主面表面抵達(dá)掩埋擴(kuò)散區(qū)104的 方式配置。在電平移位晶體管LST與低電位側(cè)邏輯電路LL之間的外延層102 的表面配置場(chǎng)氧化膜107,以從被該場(chǎng)氧化膜107覆蓋的外延層102 的主面表面抵達(dá)半導(dǎo)體襯底101的表面的方式配置P型擴(kuò)散區(qū)103。低電位側(cè)邏輯電路LL采用與其功能相符的種種結(jié)構(gòu)，另外，雖然 由于該結(jié)構(gòu)與本發(fā)明的關(guān)系不密切而省略了結(jié)構(gòu)說(shuō)明，但不言而喻， 4氐電位側(cè)邏輯電路LL至少包含例如如圖5所示以在外延層102的表面 內(nèi)配置的P型擴(kuò)散區(qū)106為源、漏區(qū)的PMOS晶體管等。然后，以覆蓋外延層102的整個(gè)主表面的方式配置例如用氧化硅
膜形成的層間絕緣膜117。在電平移位晶體管LST中，以抵達(dá)N型擴(kuò)散區(qū)119 (漏區(qū))的方式 設(shè)置貫通層間絕緣膜117的漏電極119D，另外，以抵達(dá)N型擴(kuò)散區(qū)105 (源區(qū))的方式設(shè)置貫通層間絕緣膜117的源電極105S。然后，在層間絕緣膜117上設(shè)置高電位布線WR，該高電位布線WR 以一端與漏電極119D連接，跨過(guò)電壓讀出部SP和隔離結(jié)構(gòu)RS的上部， 另一端延伸至高電位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)的方式設(shè)置。另外，高 電位布線WR用鋁等導(dǎo)體形成。另外，以覆蓋高電位布線WR和層間絕緣膜117的方式配置表面保 護(hù)膜121 (玻璃涂覆膜)。其次，利用圖6和圖7進(jìn)一步說(shuō)明在對(duì)電壓讀出部SP使用圖1所 示的NMOS晶體管21時(shí)的結(jié)構(gòu)。圖6是更詳細(xì)地示出NMOS晶體管21的平面結(jié)構(gòu)的平面圖，為說(shuō) 明方便，還示出了在外延層102的表面內(nèi)形成的雜質(zhì)區(qū)。另外，圖7 是表示圖6所示的NMOS晶體管21的B—B線的剖面結(jié)構(gòu)的圖。如圖6所示，NMOS晶體管21設(shè)置在形成于外延層102的表面內(nèi)的 P型阱區(qū)114上，在高電位布線WR的兩側(cè)面外方的P型阱區(qū)114的表 面內(nèi)有選擇地配置N型擴(kuò)散區(qū)115 (N+)作為源、漏區(qū)。另外，P型阱 區(qū)114被P型擴(kuò)散區(qū)103包圍。然后，在N型擴(kuò)散區(qū)115的上方例如用鋁形成與N型擴(kuò)散區(qū)115 電連接的源、漏電極120。另外，源、漏電極120的一方接地(GND)。另外，如圖7所示，用場(chǎng)氧化膜107規(guī)定N型擴(kuò)散區(qū)115的形成 區(qū)，以覆蓋場(chǎng)氧化膜107的方式配置層間絕緣膜117。高電位布線WR 以跨在2個(gè)N型擴(kuò)散區(qū)115的端部的上方的方式配置在場(chǎng)氧化膜107 和層間絕緣膜117的上部，具有作為柵電極的功能。在這樣的結(jié)構(gòu)中，高電位布線WR的下層的層間絕緣膜117和場(chǎng)氧 化膜107具有作為柵氧化膜的功能，電壓讀出部SP具備所謂的場(chǎng)晶體 管作為電壓檢測(cè)元件。即，作為測(cè)定對(duì)象的電位VS (近似于電位VI)達(dá)到數(shù)百伏特。另 一方面，在通常的邏輯電路等中使用的MOS晶體管的柵氧化膜的厚度 在IOO認(rèn)以下，當(dāng)對(duì)電壓檢測(cè)元件采用該厚度的柵氧化膜時(shí)，會(huì)發(fā)生 絕緣擊穿。于是，通過(guò)采用遠(yuǎn)比通常的柵氧化膜厚的場(chǎng)氧化膜107和層間絕 緣膜117作為柵氧化膜，可以得到即使對(duì)高電位布線WR施加數(shù)百伏特 的電壓也不會(huì)發(fā)生絕緣擊穿的場(chǎng)晶體管。這里，場(chǎng)氧化膜107與層間絕緣膜117的總厚度達(dá)到lMm。另外， 如果場(chǎng)氧化膜107和層間絕緣膜117中只有一方具有可以耐對(duì)高電位 布線WR施加的電壓的厚度，也可以是只用場(chǎng)氧化膜107和層間絕緣膜 117中的一方作為柵氧化膜的結(jié)構(gòu)。當(dāng)對(duì)高電位布線WR施加高電壓時(shí)，位于場(chǎng)氧化膜107的下部的P 型阱區(qū)114的表面反轉(zhuǎn)為N型區(qū)，在N型擴(kuò)散區(qū)105之間形成溝道區(qū)， NMOS晶體管21成為開(kāi)態(tài)，漏電位V2成為GND,進(jìn)行HVIC100的短路保護(hù)動(dòng)作。A-4.變例1另外，在至此的說(shuō)明中，示出了使用NMOS晶體管作為電壓檢測(cè)元 件的例子，但對(duì)電壓檢測(cè)元件也可以使用PMOS晶體管。這時(shí)，借助于 使圖1所示的電阻32與GND端子連接，PMOS晶體管的漏與電阻32連 接，源與VCC端子連接，取漏電位V2與HIN信號(hào)的反轉(zhuǎn)邏輯積(進(jìn)行 NAND運(yùn)算)，可以與節(jié)點(diǎn)Nl的接地故障時(shí)刻相一致地4吏控制信號(hào)Sl 為關(guān)斷信號(hào)。在至此的說(shuō)明中，示出了使用增強(qiáng)型MOS晶體管作為電壓檢測(cè)元 件的例子，但對(duì)電壓檢測(cè)元件也可以使用耗盡型MOS晶體管。雖然當(dāng)電位VS為負(fù)電位時(shí)不能用增強(qiáng)型MOS晶體管檢測(cè)，但例如 若用耗盡型MOS晶體管，由于當(dāng)電位VS為負(fù)電位時(shí)呈關(guān)態(tài)，所以可以 檢測(cè)負(fù)的電位VS。A-5.變例2在至此的說(shuō)明中，如圖1所示，示出了利用HNMOS晶體管4的漏 電位進(jìn)行開(kāi)關(guān)控制的NMOS晶體管21，但也可以如圖8所示的HVIC 100A 那樣兼具利用H固O(píng)S晶體管5的漏電位進(jìn)行開(kāi)關(guān)控制的NMOS晶體管 22。這時(shí)，成為經(jīng)電阻33對(duì)NMOS晶體管22的漏電極施加邏輯電路電 壓VCC，對(duì)NMOS晶體管22的源電極施加接地電位的結(jié)構(gòu)。這樣，就制 成了也是借助于用接口電路1監(jiān)測(cè)醒OS晶體管22的漏電位V22,間接 地監(jiān)測(cè)電位VS的結(jié)構(gòu)。另外，在圖8中對(duì)與圖1所示的HVIC 100相
同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō)明。這樣，通過(guò)設(shè)置多個(gè)電位vs的電壓檢測(cè)元件，就具有了冗余性， 可以減小對(duì)電位vs監(jiān)測(cè)失敗的可能性。另外，在使電壓檢測(cè)元件具有冗余性的意義上，將與圖l所示的、利用H固0S晶體管4的漏電位進(jìn)行開(kāi)關(guān)控制的NM0S晶體管21相同的 NM0S晶體管并聯(lián)連接多個(gè)，使電壓檢測(cè)元件為奇數(shù)個(gè)，將各自的漏電 位施加至大多數(shù)邏輯電路的輸入端。這里，大多數(shù)邏輯電路由多個(gè)邏輯門(mén)構(gòu)成，是以輸入的信號(hào)中的 超過(guò)半數(shù)的邏輯值作為其輸出的電路。圖9示出了作為大多數(shù)邏輯電路的一例的3輸入大多數(shù)邏輯電路 的真值表。在圖9中示出了相對(duì)于A、 B、 C三個(gè)輸入的輸出Y，可以看出，超 過(guò)半數(shù)的邏輯值為輸出Y的邏輯值。借助于制成這樣的結(jié)構(gòu)，即使多個(gè)電壓檢測(cè)元件中的例如1個(gè)發(fā) 生了誤動(dòng)作，輸出了錯(cuò)誤的邏輯，也能夠從大多數(shù)邏輯電路中輸出正 常的邏輯，從而進(jìn)一步減小對(duì)電位VS監(jiān)測(cè)失敗的可能性。A-6.變例3在至此的說(shuō)明中，示出了使用NM0S晶體管或PM0S晶體管作為電 壓檢測(cè)元件的例子，但也可以4象圖IO所示的HVIC100B那辨一吏用CMOS 晶體管。另外，在圖10中對(duì)與圖1所示的HVIC IOO相同的結(jié)構(gòu)標(biāo)以 相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō)明。如圖10所示，制成將HNM0S晶體管4的漏電極與CMOS晶體管210 的共用柵電極連接，對(duì)構(gòu)成CMOS晶體管210的PM0S晶體管的源電極 施加邏輯電路電壓VCC，對(duì)構(gòu)成CMOS晶體管210的NMOS晶體管的源電 極施加接地電位的結(jié)構(gòu)。于是，成為了借助于用接口電路1監(jiān)測(cè)CMOS 晶體管210的輸出電位V2，間接地監(jiān)測(cè)電位VS的結(jié)構(gòu)。在這樣的結(jié)構(gòu)中，由于當(dāng)電位VI為GND電位時(shí)，構(gòu)成CM0S晶體 管210的PM0S晶體管處于開(kāi)態(tài)，NMOS晶體管處于關(guān)態(tài)，所以邏輯電 路電壓VCC從CMOS晶體管210的輸出端輸出，借助于例如取其與HIN 信號(hào)的反轉(zhuǎn)邏輯積(NAND運(yùn)算)，可以與節(jié)點(diǎn)Nl的接地故障時(shí)刻相一 致地使控制信號(hào)Sl成為關(guān)斷信號(hào)。另外，通過(guò)使用CMOS晶體管作為電壓檢測(cè)元件，具有可以減小電
路電流的優(yōu)點(diǎn)。下面利用圖11 ~圖13說(shuō)明CMOS晶體管210的結(jié)構(gòu)。 圖11是示出CMOS晶體管210的平面結(jié)構(gòu)的平面圖，為說(shuō)明方便， 還示出了在外延層102的表面內(nèi)形成的雜質(zhì)區(qū)。另外，圖12和圖13 分別是表示圖11所示的CMOS晶體管210的C—C線和D—D線的剖面 結(jié)構(gòu)的圖。如圖11所示，CMOS晶體管210由設(shè)置在被N型擴(kuò)散區(qū)1" (N+) 包圍的外延層102上的PMOS晶體管P210和設(shè)置在形成于外延層102 的表面內(nèi)的P型阱區(qū)114上的NMOS晶體管N210構(gòu)成。對(duì)PMOS晶體管P210，在高電位布線WR的兩側(cè)面外方的外延層102 的表面內(nèi)有選擇地配置P型擴(kuò)散區(qū)116 (P+)作為源、漏區(qū)。然后，在 P型擴(kuò)散區(qū)116的上方例如用鋁形成與P型擴(kuò)散區(qū)116電連接的源、漏 電極120。另外，源、漏電極120的一方還與NMOS晶體管N210的源、 漏區(qū)連接，構(gòu)成CMOS晶體管210的輸出端。另外，包圍中央外延層102的N型擴(kuò)散區(qū)125被外延層102包圍， 外延層102;故P型擴(kuò)散區(qū)103包圍。對(duì)NMOS晶體管N210，在高電位布線WR的兩側(cè)面外方的P型阱區(qū) 114的表面內(nèi)有選擇地配置P型擴(kuò)散區(qū)115作為源、漏區(qū)。然后，在N 型擴(kuò)散區(qū)115的上方例如用鋁形成與N型擴(kuò)散區(qū)115電連接的源、漏 電極120。另外，源、漏電極120的一方還與PMOS晶體管P210的P 型擴(kuò)散區(qū)116連接。另外，外延層102被P型擴(kuò)散區(qū)103包圍。另外，如圖12和圖13所示，用場(chǎng)氧化膜107規(guī)定P型擴(kuò)散區(qū)116 的形成區(qū)，以覆蓋場(chǎng)氧化膜107的方式配置層間絕緣膜117。高電位布 線WR以跨在2個(gè)P型擴(kuò)散區(qū)116的端部上方的方式配置在場(chǎng)氧化膜107 和層間絕緣膜117的上部，具有作為柵電極的功能。另外，包圍中央外延層102的N型擴(kuò)散區(qū)125以從外延層102的 主面表面抵達(dá)半導(dǎo)體村底101的方式配置，并且它還與掩埋擴(kuò)散區(qū)102 相接觸，使中央外延層102與P型雜質(zhì)區(qū)完全隔離。另外，NMOS晶體 管N210的剖面結(jié)構(gòu)與利用圖7說(shuō)明過(guò)的NMOS晶體管21的相同，所以 省略其說(shuō)明。A-7.變例4在至此的說(shuō)明中，示出了以1個(gè)電平的電位VS作為檢測(cè)對(duì)象的結(jié)
構(gòu)，但也可以如圖14所示的HVIC 100C那杯并聯(lián)連接多個(gè)麗0S晶體 管(這里是麗0S晶體管21和211)，通過(guò)制成閾值電壓各不相同的 NM0S晶體管，可以設(shè)定多個(gè)電位VS的檢測(cè)電平。另外，在圖14中對(duì) 與圖1所示的HVIC IOO相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō) 明。下面利用圖15和圖16對(duì)NM0S晶體管21和211的一例結(jié)構(gòu)進(jìn)行 說(shuō)明。A-7-1.柵氧化膜厚度的變更圖15是示出固0S晶體管21和211的平面結(jié)構(gòu)的平面圖，為說(shuō)明 方便，還示出了在外延層102的表面內(nèi)形成的雜質(zhì)區(qū)。另外，圖16是 表示圖15所示的NM0S晶體管21和211的E—E線的剖面結(jié)構(gòu)的圖。如圖15所示，對(duì)NM0S晶體管21，在高電位布線WR的兩側(cè)面外方 的P型阱區(qū)114的表面內(nèi)有選擇地配置了 P型擴(kuò)散區(qū)115作為源、漏 區(qū)。然后，在N型擴(kuò)散區(qū)115的上方例如用鋁形成與N型擴(kuò)散區(qū)115 電連接的源、漏電極120。另外，源、漏電極120的一方接地。另一方面，對(duì)NMOS晶體管211，以在比高電位布線WR靠下的層中 例如用多晶硅形成的高電位布線WR1為柵電極，在高電位布線WR1的 兩側(cè)面外方的P型阱區(qū)114的表面內(nèi)有選擇地配置P型擴(kuò)散區(qū)115作 為源、漏區(qū)。另外，對(duì)于其形成深度不相同的高電位布線WR和WR1雖然要分別 改變其材料，但由于這是從對(duì)各層分別使用布線材料的觀點(diǎn)出發(fā)的， 所以具有能夠抑制制造成本增加的優(yōu)點(diǎn)。然后，在N型擴(kuò)散區(qū)115的上方例如用鋁形成與N型擴(kuò)散區(qū)115 電連接的源、漏電極120。另外，源、漏電極120的一方接地。。還有，高電位布線WR與高電位布線WR1通過(guò)接觸孔等進(jìn)行電連接， 對(duì)它們施加相同的電位VI (圖14)。具體而言，如圖16所示，對(duì)NM0S晶體管21，使用配置在場(chǎng)氧化 膜107和層間絕緣膜117的上部的高電位布線WR作為柵電極，使用場(chǎng) 氧化膜107和層間絕緣膜117作為柵氧化膜。另一方面，對(duì)薩OS晶體 管211，使用配置在場(chǎng)氧化膜107的上部的高電位布線WR1作為柵電極， 使用場(chǎng)氧化膜107作為柵氧化膜。據(jù)此，可以使NMOS晶體管21和211 各自的柵氧化膜的厚度為不同的值，可以設(shè)定多個(gè)電位VS的檢測(cè)電平。
即，在P型阱區(qū)114的表面濃度相同的情形下，NM0S晶體管21和 211的閾值電壓Vth按照下面給出的式(1 )形成不同的值，使用柵氧 化膜較厚的高電位布線WR的固0S晶體管的閾值電壓Vth增高。<formula>formula see original document page 21</formula>( 1 )即，單位面積的柵氧化膜的電容Co用Co-eox/d表示。其中，e ox是氧化膜的介電常數(shù)，q是電子的電荷量，d是柵氧化膜的膜厚，柵 氧化膜的膜厚增大時(shí)電容Co減小，閾值電壓Vth升高。另外，上面式(1)中的es是半導(dǎo)體的介電常數(shù)，NA是P型阱區(qū) 114的雜質(zhì)濃度，小B是費(fèi)米勢(shì)。由于M0S晶體管在設(shè)定的閾值電壓Vth上下進(jìn)行開(kāi)/關(guān)動(dòng)作，所以 只能進(jìn)行某電位以上或以下的判定。但是，借助于如HVIC 100C那樣 使用閾值電壓Vth不同的M0S晶體管作為電壓檢測(cè)元件，可以設(shè)定多 個(gè)電位VS的檢測(cè)電平。這里，利用圖17i兌明HVIC IOOC的電壓檢測(cè)工作。在圖17中，示出了電位VS的變動(dòng)特性以及NMOS晶體管21和211 與電位VS的變動(dòng)對(duì)應(yīng)地進(jìn)行工作時(shí)的漏電位V2的輸出波形。如圖17所示，在電位VS階梯式地從高電位HV變化到接地電位GND 時(shí)，首先，在電位VS達(dá)到NM0S晶體管21的閾值電壓Vthl的時(shí)刻N(yùn)M0S 晶體管21成為關(guān)態(tài)，漏電位V2成為邏輯電路電壓VCC。另夕卜，在電位VS達(dá)到NM0S晶體管211的閾值電壓Vth2的時(shí)刻麗0S 晶體管211成為關(guān)態(tài)，漏電位V2成為邏輯電路電壓VCC。這樣，在HVIC100C中，可以將電位VS的檢測(cè)電平設(shè)定成3個(gè)電 平，即使在電位VS過(guò)渡性地變化時(shí)，借助于取NM0S晶體管21與211 的輸出值的邏輯和或邏輯積，也能夠進(jìn)行電壓檢測(cè)。另外，也可以在NM0S晶體管21和211中制成使柵氧化膜厚度改 變的結(jié)構(gòu)，采用圖18和圖19所示的結(jié)構(gòu)。即，在圖18中，利用各向異性刻蝕等方法有選擇地除掉與麗0S 晶體管211的柵電極的配置位置對(duì)應(yīng)的部分的層間絕緣膜117，使場(chǎng)氧 化膜107露出。然后，借助于將作為NM0S晶體管21和211的柵電極 的高電位布線WR形成一體化結(jié)構(gòu)而進(jìn)行配置，可以得到使用場(chǎng)氧化膜 107和層間絕緣膜117作為柵氧化膜的脂0S晶體管21、使用場(chǎng)氧化膜 107作為柵氧化膜的NM0S晶體管211。
另外，在圖19中，在層間絕緣膜117形成前用各向異性刻蝕等方 法有選擇地除掉與NM0S晶體管211的柵電極的配置位置對(duì)應(yīng)的部分的 場(chǎng)氧化膜107，使P型阱區(qū)114等有源區(qū)露出。然后，形成層間絕緣膜 117、覆蓋含露出的有源區(qū)的外延層102的整個(gè)主表面后，借助于將作 為NMOS晶體管21和211的柵電極的高電位布線WR形成一體化結(jié)構(gòu)而 進(jìn)行配置，可以得到使用場(chǎng)氧化膜107和層間絕緣膜117作為柵氧化 膜的NMOS晶體管21、使用層間絕緣膜117作為柵氧化膜的NMOS晶體 管211。另外，圖16和圖18所示的NMOS晶體管211的結(jié)構(gòu)相當(dāng)于在實(shí)施 例l中說(shuō)明過(guò)的、僅用場(chǎng)氧化膜107作為柵氧化膜的結(jié)構(gòu)，圖19所示 的NMOS晶體管211的結(jié)構(gòu)相當(dāng)于僅用層間絕緣膜117作為柵氧化膜的 結(jié)構(gòu)。這樣，借助于對(duì)畫(huà)OS晶體管21和211將高電位布線WR制成一體 化結(jié)構(gòu)，不需要進(jìn)行布線間的連接，因而可以簡(jiǎn)化制造工序。另夕卜，在以上的說(shuō)明中示出了使用NMOS晶體管21和211兩個(gè)MOS 晶體管的例子，但MOS晶體管不限于兩個(gè)，借助于使多個(gè)MOS晶體管 各自的柵氧化膜的厚度改變，可以進(jìn)一步增加電位VS的檢測(cè)電平的數(shù) 目。A-7-2.阱區(qū)雜質(zhì)濃度的變更另外，為了使NMOS晶體管21和211各自的閾值電壓不同，除使 柵氧化膜的厚度不同外，還可以制成使各自的P型阱區(qū)114的雜質(zhì)濃 度不同的結(jié)構(gòu)。即，由于如上面的式(1 )表示的那樣，閾值電壓Vth可以用P型 阱區(qū)114的雜質(zhì)濃度NA控制，所以借助于在NMOS晶體管21和211各 自的P型阱區(qū)114的制造工藝(溝道摻雜工序)中將NMOS晶體管21 的P型阱區(qū)114的表面附近的雜質(zhì)濃度調(diào)整為比NMOS晶體管211的高， 可以使NMOS晶體管21和211中所謂溝道區(qū)的雜質(zhì)濃度不同，從而使 兩者的閾值電壓不同。例如，借助于在對(duì)NMOS晶體管21和211各自的P型阱區(qū)114注 入相同濃度的硼離子(P型雜質(zhì))后，只對(duì)醒OS晶體管211的P型阱 區(qū)114注入磷離子(N型雜質(zhì))，可以降低表面的P型雜質(zhì)濃度，從而 可以降低NMOS晶體管211的閾值電壓Vth。
這樣，由于通過(guò)調(diào)整雜質(zhì)濃度來(lái)控制闊值電壓，可以在寬范圍內(nèi)且高精度地改變閾值電壓，所以具有在電壓vs變動(dòng)的場(chǎng)合可以容易地設(shè)定多個(gè)檢測(cè)電平的優(yōu)點(diǎn)。A-8.變例5在利用圖7說(shuō)明過(guò)的NM0S晶體管21的剖面結(jié)構(gòu)中，由于掩埋擴(kuò) 散區(qū)104的面積比P型阱區(qū)114的小，包圍P型阱區(qū)114的P型擴(kuò)散 區(qū)103以抵達(dá)半導(dǎo)體村底101的表面的方式配置，所以P型阱區(qū)114 不與半導(dǎo)體襯底101電隔離。這是為了將P型阱區(qū)114的電位固定為 半導(dǎo)體襯底101的電位的結(jié)構(gòu)。但是，通過(guò)制成使P型阱區(qū)114與半導(dǎo)體襯底101電隔離的結(jié)構(gòu)， 可以用電學(xué)方法改變NMOS晶體管21的閾值電壓。下面利用圖20和圖21說(shuō)明用電學(xué)方法改變NMOS晶體管21的閾 值電壓的一例結(jié)構(gòu)。圖20是示出NMOS晶體管21的平面結(jié)構(gòu)的平面圖，為說(shuō)明方便， 還示出了在外延層102的表面內(nèi)形成的雜質(zhì)區(qū)。另外，圖21是表示圖 20所示的NMOS晶體管21凈皮的F—F線的剖面結(jié)構(gòu)的圖。另外，在圖 20和圖21中對(duì)與圖7所示的NMOS晶體管21相同的結(jié)構(gòu)標(biāo)以相同的符 號(hào)，不再進(jìn)行重復(fù)說(shuō)明。如圖20所示，NMOS晶體管21設(shè)置在形成于外延層102的表面內(nèi) 的P型阱區(qū)114上，在高電位布線WR的兩側(cè)面外方的P型阱區(qū)114的 表面內(nèi)有選擇地配置N型擴(kuò)散區(qū)115作為源、漏區(qū)。然后，P型阱區(qū) 114被P型擴(kuò)散區(qū)103包圍，P型擴(kuò)散區(qū)103被N型擴(kuò)散區(qū)125包圍， N型擴(kuò)散區(qū)125被外延層102包圍，外延層102被P型擴(kuò)散區(qū)103包 圍。然后，在N型擴(kuò)散區(qū)115的上方例如用鋁形成與N型擴(kuò)散區(qū)115 電連接的源、漏電極120。另外，源、漏電極120的一方接地(GND)。另外，在P型阱區(qū)114的上方例如用鋁形成與P型阱區(qū)114電連 接的電位控制電極130。另夕卜，如圖21所示，掩埋擴(kuò)散區(qū)104的面積比P型阱區(qū)114的大， P型擴(kuò)散區(qū)103以抵達(dá)掩埋擴(kuò)散區(qū)104的表面的方式配置。然后，N型 擴(kuò)散區(qū)125、外延層102和最外周的P型擴(kuò)散區(qū)103均以抵達(dá)半導(dǎo)體襯 底IOI的表面的方式配置，P型阱區(qū)114與半導(dǎo)體襯底101完全電隔離。 通過(guò)采用這樣的結(jié)構(gòu)，借助于經(jīng)電位控制電極130對(duì)P型阱區(qū)114 施加偏置電壓，可以任意控制P型阱區(qū)114的電位，可以用電學(xué)方法 改變閾值電壓。下面的式(2)示出了對(duì)P型阱區(qū)114施加的偏置電壓VBS與閣值 電壓的變化幅度AVth的關(guān)系。<formula>formula see original document page 24</formula>另外，在圖22中示出了施加于P型阱區(qū)114的偏置電壓VBS不同 時(shí)的閾值電壓Vth與漏電流Id的平方根的關(guān)系。由于按照M0S晶體管的理論式，飽和電流區(qū)的漏電流與柵電壓的2 次方成正比地增加，所以在將偏置電壓VBS固定在規(guī)定值、施加飽和 電壓區(qū)的漏電壓的狀態(tài)下改變柵電壓，對(duì)此時(shí)的漏電流Id的平方根作 圖，可以得到圖22所示的特性之一。另外，由于％/- (1(1)=0時(shí)的柵 電壓的值被定義為閣值電壓Vth，所以在圖22中用橫軸表示閾值電壓 Vth。圖22示出了將偏置電壓VBS設(shè)定在0V、 -IV、 -4V和-16V時(shí)的特 性，表明通過(guò)調(diào)整偏置電壓VBS可以控制闊值電壓Vth。因此，通過(guò)采用圖20和圖21所示的結(jié)構(gòu)作為NM0S晶體管21的 結(jié)構(gòu)，改變對(duì)P型阱區(qū)114施加的偏置電壓VBS，監(jiān)測(cè)NM0S晶體管21 關(guān)斷動(dòng)作時(shí)的偏置電壓VBS，可以設(shè)定適合于電位VS的檢測(cè)電平。另外，實(shí)際上，取得NM0S晶體管21關(guān)斷動(dòng)作時(shí)的偏置電壓VBS 的操作是在完成HVIC 100的在晶片階段的制造工序、測(cè)試該晶片的電 學(xué)特性時(shí)進(jìn)行的，從外部對(duì)節(jié)點(diǎn)N1(圖l)施加相當(dāng)于電位VS的電壓， 測(cè)量這時(shí)的NM0S晶體管21進(jìn)行關(guān)斷動(dòng)作的偏置電壓VBS。然后，例如制成如圖23所示的HVIC IOOD那樣內(nèi)置偏置電壓輸出 電路90的結(jié)構(gòu)，使得在HVIC的工作中該偏置電壓VBS總是施加于P 型阱區(qū)114，這里，在圖24中示出了一例偏置電壓輸出電路90的結(jié)構(gòu)。 如圖24所示，偏置電壓輸出電路90具有以邏輯電路電壓VCC 為電源產(chǎn)生基準(zhǔn)電壓Vref的基準(zhǔn)電壓發(fā)生部30;借助于用電阻對(duì)基準(zhǔn) 電壓Vref進(jìn)行分割、生成偏置電壓VBS的可變電阻Rl和R2;對(duì)可變 電阻Rl和R2的阻值進(jìn)行調(diào)整的電阻調(diào)整電路50;以及存儲(chǔ)電阻調(diào)整
電路50的控制程序的EPR0M等存儲(chǔ)器件部40。為了調(diào)整偏置電壓VBS，在存儲(chǔ)器件部40中存儲(chǔ)了根據(jù)可變電阻 Rl和R2的阻值與偏置電壓VBS的關(guān)系對(duì)電阻調(diào)整電路50進(jìn)行控制的 程序，例如當(dāng)存儲(chǔ)器件部40接受到HVIC 100D開(kāi)始工作的信息時(shí)，控 制程序自動(dòng)施加至電阻調(diào)整電路50。這樣，由于借助于設(shè)置用于調(diào)整偏置電壓VBS的偏置電壓輸出電 路90，可以調(diào)整由電壓檢測(cè)元件在制造上的分散性引起的閾值電壓特 性的變動(dòng)，使之具有冗余性，所以不需要準(zhǔn)備多個(gè)電壓檢測(cè)元件，具 有可以縮小器件面積的優(yōu)點(diǎn)。另外，可以不改變制造條件而容易地對(duì)電壓檢測(cè)元件的閾值電壓 進(jìn)行設(shè)定。另外，由于可以對(duì)同樣結(jié)構(gòu)的多個(gè)MOS晶體管設(shè)定各不相同的閾 值電壓，所以可以用同樣結(jié)構(gòu)的MOS晶體管構(gòu)成能夠設(shè)定如用圖15說(shuō) 明過(guò)那樣的多個(gè)電位VS的檢測(cè)電平的結(jié)構(gòu)。B.實(shí)施例2B-l.器件的結(jié)構(gòu)和工作圖25示出了作為本發(fā)明的實(shí)施例2的HVIC 200的結(jié)構(gòu)。另外， 在圖25中對(duì)與圖1所示的HVIC 100相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不 再進(jìn)行重復(fù)說(shuō)明。在利用圖l說(shuō)明過(guò)的HVIC 100中示出了電壓檢測(cè)元件被配置在低 電位側(cè)的結(jié)構(gòu)，圖25所示的HVIC 200是借助于將電壓檢測(cè)元件配置 在高電位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)，將檢測(cè)結(jié)果提供給邏輯濾波器8， 使得在因接地故障而電位VS成為接地電位時(shí)停止高電位側(cè)的柵驅(qū)動(dòng)器 的輸出HO的結(jié)構(gòu)。在圖25中，作為電壓檢測(cè)元件的PMOS晶體管23的柵電極與設(shè)置 在高電位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)的、對(duì)來(lái)自高電位側(cè)功率器件驅(qū)動(dòng) 電路HD的信號(hào)進(jìn)行逆電平移位使其移至低電位側(cè)的HPMOS晶體管51 的漏電極連接，PMOS晶體管23的漏電極經(jīng)電阻34與節(jié)點(diǎn)Nl連接。另 外，PMOS晶體管23的源電極與PMOS晶體管24的源電極側(cè)，即電容器 10的一個(gè)電極連接。HPMOS晶體管51的源電極與PMOS晶體管24的源電極側(cè)，即電容 器10的一個(gè)電極連接，HPMOS晶體管51的漏電極經(jīng)設(shè)置在低電位側(cè)的
電阻35接地。因此，當(dāng)HPM0S晶體管51為開(kāi)態(tài)時(shí)通過(guò)低電位布線WR2 (輸出線)向低電位側(cè)供給漏電流。電阻35與該低電位布線WR2連接 以產(chǎn)生電位V3，借助于將該電位V3提供給接口電路l，來(lái)自高電位側(cè) 功率器件驅(qū)動(dòng)電路HD的信號(hào)被逆電平移位而移至低電位側(cè)。另外，對(duì) HPM0S晶體管51的柵電極從脈沖發(fā)生電路PG供給脈沖信號(hào)，根據(jù)該脈 沖信號(hào)向低電位側(cè)發(fā)送信號(hào)。另外，迄今一直是在高電位側(cè)設(shè)置HPM0S晶體管51等高耐壓晶體 管，將其用作逆電平移位晶體管，發(fā)明人注意到可以將HPM0S晶體51 的漏電位V3視為與電位VS大致相等，著眼于此，產(chǎn)生了通過(guò)監(jiān)測(cè)電 位V3來(lái)檢測(cè)電位VS的技術(shù)思想。即，由于如上所述，^氐電位布線WR2與^f氐電位側(cè)電路連接，所以 其電位是基本上接近GND的電位。因此，當(dāng)高電位側(cè)功率器件驅(qū)動(dòng)電 路HD中的節(jié)點(diǎn)N1的電位VS例如由于接地故障而成為接地電位時(shí)，PMOS 晶體管23成為關(guān)態(tài)，漏電位V3與這時(shí)的電位VS,即GND相等，PM0S 晶體管23的輸出成為M氐電平"。另一方面，當(dāng)節(jié)點(diǎn)Nl的電位VS為高電位HV時(shí)，PM0S晶體管2 3 成為開(kāi)態(tài)，漏電位V3與這時(shí)的電位VS，即HV相等，PM0S晶體管2 3 的輸出成為"高電平"。這樣，借助于設(shè)置PMOS晶體管23，可以在高電位側(cè)功率器件驅(qū)動(dòng) 電路HD內(nèi)檢測(cè)電位VS。B-2.具體結(jié)構(gòu)例下面利用圖26和圖27說(shuō)明HVIC 200的一例具體結(jié)構(gòu)。 圖26是示出HVIC 200中高電位側(cè)功率器件驅(qū)動(dòng)電路HD;配置了 PM0S晶體管23等電壓檢測(cè)元件的電壓讀出部SPH; HPM0S晶體管51 等高耐壓電平移位晶體管LSTH;邏輯濾波器8等高電位側(cè)邏輯電路HL; 以及低電位側(cè)邏輯電路LL這些器件在半導(dǎo)體襯底主表面上的平面配置 的平面圖。另外，圖26是示意圖，各構(gòu)件的大小、配置間隔與實(shí)際器 件有差異。還有，對(duì)與圖4所示的HVIC 100相同的結(jié)構(gòu)標(biāo)以相同的符 號(hào)，不再進(jìn)行重復(fù)說(shuō)明。如圖26所示，以從高電位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)的電平移位 晶體管LSTH延伸至低電位側(cè)邏輯電路LL的低電位布線WR2跨在電壓 讀出部SPH的上部的方式配置電壓讀出部SPH，以低電位布線WR2作為
柵電極，在其兩側(cè)設(shè)置源、漏層，以此形成作為電壓檢測(cè)元件的M0S 晶體管。圖27示出了圖26所示的G—G線的剖面結(jié)構(gòu)的一個(gè)例子。另外， 在圖27中對(duì)與圖5所示的HVIC 100相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō)明。圖27示出了電平移位晶體管LSTH、電壓讀出部SPH、包圍高電位 側(cè)功率器件驅(qū)動(dòng)電路HD的隔離結(jié)構(gòu)RS的一部分和低電位側(cè)邏輯電路 LL的剖面結(jié)構(gòu)，首先說(shuō)明電平移位晶體管LSTH的結(jié)構(gòu)。電平移位晶體管LSTH與隔離結(jié)構(gòu)RS —樣采用了利用多場(chǎng)電極結(jié) 構(gòu)來(lái)減緩電場(chǎng)的結(jié)構(gòu)。即，以在外延層102的表面內(nèi)配置成圓環(huán)狀的P 型擴(kuò)散區(qū)126 (P+)作為漏區(qū)，以與P型擴(kuò)散區(qū)126隔開(kāi)間隔、以同心 圓狀包圍P型擴(kuò)散區(qū)126的方式配置場(chǎng)氧化膜107。然后，構(gòu)成源區(qū)的 P型擴(kuò)散區(qū)106在同心圓狀的場(chǎng)氧化膜107的外周的外延層102的表面 內(nèi)配置成同心圓狀，N型擴(kuò)散區(qū)118 (N+)以與P型擴(kuò)散區(qū)106的外邊 緣相接的方式配置成同心圓狀。另外，以從P型擴(kuò)散區(qū)126的外周端 部起、覆蓋場(chǎng)氧化膜107的整個(gè)底面的方式設(shè)置P型雜質(zhì)區(qū)135。然后，以從同心圓狀的場(chǎng)氧化膜107的內(nèi)側(cè)的端部跨至P型擴(kuò)散 區(qū)126的端部的方式配置低電位多晶硅場(chǎng)電極111,在場(chǎng)氧化膜107 上以同心圓狀方式設(shè)置多個(gè)浮置電位多晶硅場(chǎng)電極112，以從場(chǎng)氧化膜 107的外側(cè)的端部跨至P型擴(kuò)散區(qū)106的端部的方式配置同心圓狀的柵 電極109。另外，低電位多晶硅場(chǎng)電極111和柵電極109分別設(shè)置在柵氧化 膜GX1和GX2上。另外，N型擴(kuò)散區(qū)118以與N型擴(kuò)散區(qū)105部分地重疊的方式配置， 而N型擴(kuò)散區(qū)105以從外延層102的主面表面抵達(dá)掩埋擴(kuò)散區(qū)104的 方式配置。電壓讀出部SPH具有在外延層102的表面有選擇地配置的場(chǎng)氧 化膜107;以及以從外延層102的表面抵達(dá)掩埋擴(kuò)散區(qū)104 ( N+)的方 式設(shè)置的、規(guī)定MOS晶體管的有源區(qū)的P型擴(kuò)散區(qū)103 (P+)。另外，與電壓讀出部SPH的配置區(qū)對(duì)應(yīng)地配置了掩埋擴(kuò)散區(qū)104。 隔離結(jié)構(gòu)RS具有在外延層102的表面上以包圍高電位側(cè)功率器 件驅(qū)動(dòng)電路HD的方式而配置的場(chǎng)氧化膜107;在外延層102的表面內(nèi)
與場(chǎng)氧化膜107隔開(kāi)間隔而配置的P型擴(kuò)散區(qū)106 (P+);將場(chǎng)氧化膜 107夾在它與P型擴(kuò)散區(qū)106之間，在與P型擴(kuò)散區(qū)106相反一側(cè)的外 延層102的表面內(nèi)配置的N型擴(kuò)散區(qū)118;以從場(chǎng)氧化膜107的端部跨 至P型擴(kuò)散區(qū)106的端部的方式配置的低電位多晶硅場(chǎng)電極111;在場(chǎng) 氧化膜107上有選擇地配置了多個(gè)的浮置電位多晶硅場(chǎng)電極112;以及 以從場(chǎng)氧化膜107的端部跨至N型擴(kuò)散區(qū)118的端部的方式配置的高 電位多晶硅場(chǎng)電極113。在電平移位晶體管LSTH與低電位側(cè)邏輯電路LL之間的外延層102 的表面上配置場(chǎng)氧化膜107,以從被該場(chǎng)氧化膜107覆蓋的外延層102 的主面表面抵達(dá)半導(dǎo)體襯底101的表面的方式配置P型擴(kuò)散區(qū)103。然后，以覆蓋外延層102的整個(gè)主表面的方式配置層間絕緣膜117。在電平移位晶體管LSTH中，以抵達(dá)P型擴(kuò)散區(qū)126 (漏區(qū))的方Jf j/v史e 厶在n法 1ii zA 、、e h 1 q rn i aL ，、, d ^Rl Jit rr-\4}又且貝^/t !。j -^*外狀丄丄/ hv網(wǎng)上au"， 刀,i ， y,^^ic^ r :±: </ ta106 (源區(qū))的方式設(shè)置貫通層間絕緣膜117的源電極106S。然后，在層間絕緣膜117上設(shè)置低電位布線WR2，該低電位布線WR2以一端與漏電極126D連接，跨過(guò)電壓讀出部SPH和隔離結(jié)構(gòu)RS的上部，另一端延伸至低電位側(cè)邏輯電路LL內(nèi)的方式設(shè)置。另外，低電位布線WR2用鋁等導(dǎo)體形成。另外，以覆蓋低電位布線WR2和層間絕緣膜117的方式配置表面保護(hù)膜(玻璃涂覆膜)121。 B-3.特征的效果如以上所述，由于在HVIC 200中能夠在高電位側(cè)功率器件驅(qū)動(dòng)電 路HD內(nèi)監(jiān)測(cè)電位VS,所以在檢測(cè)出電位VS異常時(shí)，可以借助于對(duì)邏 輯濾波器8等高電位側(cè)邏輯電路HL提供該信息，即時(shí)輸出關(guān)斷信號(hào)， 可以縮短從電位VS的檢測(cè)到高電位側(cè)功率器件停止工作的時(shí)間。C.實(shí)施例3C-l.器件的結(jié)構(gòu)和工作圖28示出了作為本發(fā)明的實(shí)施例3的HVIC 300的結(jié)構(gòu)。另外， 在圖28中對(duì)與圖1所示的HVIC 100相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不 再進(jìn)行重復(fù)說(shuō)明。在利用圖l說(shuō)明過(guò)的HVIC 100中示出了使用電平移位晶體管的漏
布線作為電壓檢測(cè)元件的柵電極的例子，但在圖28所示的HVIC 300 中使用專(zhuān)用的高電位布線WR3 (輸出線)作為電壓檢測(cè)元件的柵電極。 即，如圖28所示，將與電容器10的一個(gè)電極連接、對(duì)其施加電 位VB的高電位布線WR3從高電位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)引出至低 電位側(cè)，用作在低電位側(cè)設(shè)置的電壓檢測(cè)元件NM0S晶體管21的柵電 極。這里，與HVIC 100相同，經(jīng)電阻32對(duì)NM0S晶體管21的漏電極 施加邏輯電路電壓VCC， NM0S晶體管21的源電極接地(GND)，對(duì)接 口電路1施加NM0S晶體管21的漏電位V2。C-2.具體結(jié)構(gòu)例下面利用圖29和圖30說(shuō)明HVIC 300的一例具體結(jié)構(gòu)。 圖29是示出HVIC 300中高電位側(cè)功率器件驅(qū)動(dòng)電路HD;配置了 固O(píng)S晶體管21等電壓檢測(cè)元件的電壓讀出部SP;以及低電位側(cè)邏輯 電路LL這些器件在半導(dǎo)體襯底的主表面上的平面配置的平面圖。另外， 圖29是示意圖，各構(gòu)件的大小、配置間隔與實(shí)際器件有差異。在圖29中，高電位布線WR3以一端與施加了電位VB的、規(guī)定的 焊區(qū)PDH連接，跨過(guò)隔離結(jié)構(gòu)RS和電壓讀出部SP的上部的方式引出。 這里，電壓讀出部SP配置在未配置低電位側(cè)的半導(dǎo)體元件的非配置區(qū) NR內(nèi)。即，雖然當(dāng)?shù)碗娢粋?cè)的半導(dǎo)體元件與施加高電壓的高電位布線WR3 相接而配置時(shí)，在晶片表面引起放電現(xiàn)象從而使低電位側(cè)的半導(dǎo)體元 件發(fā)生不良情況，但借助于在非配置區(qū)NR配置電壓讀出部SP，可以防 止這種不良情況的發(fā)生。圖30示出了圖29所示的H—H線的剖面結(jié)構(gòu)的一個(gè)例子。另外， 在圖30中對(duì)與圖5所示的HVIC 100相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō)明。圖30示出了包圍高電位側(cè)功率器件驅(qū)動(dòng)電路HD的隔離結(jié)構(gòu)RS的 一部分、電壓讀出部SP和低電位側(cè)邏輯電路LL的剖面結(jié)構(gòu)，但由于 隔離結(jié)構(gòu)RS、電壓讀出部SP和低電位側(cè)邏輯電路LL的結(jié)構(gòu)與HVIC 100 的基本上相同，所以省略相同的結(jié)構(gòu)說(shuō)明。如圖30所示，高電位布線WR3以一端與施加了高電位側(cè)功率器件 驅(qū)動(dòng)電路HD內(nèi)的電位VB的、規(guī)定的焊區(qū)PDH連接，并延伸至電壓讀
出部SP的上部，具有作為柵電極的功能的方式配置。另外，覆蓋在電壓讀出部SP的外延層102上的場(chǎng)氧化膜107同時(shí)也覆蓋在與非配置區(qū)NR對(duì)應(yīng)的外延層102上。 C-3.特征的效果如以上所述，由于在HVIC 200中可以與HVIC 100 —樣，在低電 位側(cè)監(jiān)測(cè)電位VS，所以可以停止處于短路狀態(tài)的功率器件12的控制信 號(hào)H0，使功率器件12為關(guān)態(tài)，可以進(jìn)行短路保護(hù)。另外，由于使用專(zhuān)用的高電位布線WR3作為電壓檢測(cè)元件的柵電 極，所以增加了電壓檢測(cè)元件配置的自由度。D.實(shí)施例4D-1.器件的結(jié)構(gòu)和工作圖31示出了作為本發(fā)明的實(shí)施例4的HVIC 400的結(jié)構(gòu)。另外， 在圖31中對(duì)與圖25所示的HVIC 200相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō)明。在實(shí)施例3中說(shuō)明的HVIC 300示出了將電壓檢測(cè)元件設(shè)置在低電 位側(cè)，從高電位側(cè)引出專(zhuān)用的高電位布線WR3用作電壓檢測(cè)元件的柵 電極的結(jié)構(gòu)，在圖31所示的HVIC 400中，將電壓檢測(cè)元件設(shè)置在高電位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)，從低電位側(cè)引入專(zhuān)用的低電位布線WR4 (輸出線)用作電壓檢測(cè)元件的柵電極。即，如圖31所示，將與接地電位連接的低電位布線WR4引入高電 位側(cè)功率器件驅(qū)動(dòng)電路HD內(nèi)用作PMOS晶體管23的柵電極。另夕卜，PMOS 晶體管23的漏電極經(jīng)電阻34與節(jié)點(diǎn)Nl連接，并且漏電位V4被施加 至邏輯濾波器8。 PMOS晶體管23的源電極與PMOS晶體管24的源電極 側(cè)，即電容器10的一個(gè)電極連接，對(duì)該電極施加電位VB。在這樣的結(jié)構(gòu)中，由于如上所述，低電位布線WR4與低電位側(cè)電 路連接，所以其電位是基本上接近GND的電位。因此，當(dāng)高電位側(cè)功 率器件驅(qū)動(dòng)電路HD內(nèi)的節(jié)點(diǎn)N1的電位VS例如由于接地故障成為接地 電位時(shí)，PMOS晶體管23成為關(guān)態(tài)，漏電位V4與這時(shí)的電位VS，即GND 相等，PMOS晶體管23的輸出成為"低電平"。另一方面，當(dāng)節(jié)點(diǎn)Nl的電位VS為高電位HV時(shí)，PMOS晶體管23 成為開(kāi)態(tài)，漏電位V4與這時(shí)的電位VS,即HV相等，PMOS晶體管23 的輸出成為"高電平"。這時(shí)，將電阻34的阻值設(shè)定為使電位VS與 電位VB保持電位差。這樣，借助于設(shè)置PM0S晶體管23，可以在高電位側(cè)功率器件驅(qū)動(dòng) 電路HD內(nèi)監(jiān)測(cè)電位VS。D-2.具體結(jié)構(gòu)例下面利用圖32和圖33說(shuō)明HVIC 400的一例具體結(jié)構(gòu)。 圖32是示出HVIC 400中高電位側(cè)功率器件驅(qū)動(dòng)電路HD;配置了 PMOS晶體管23等電壓檢測(cè)元件的電壓讀出部SPH;以及高電位側(cè)邏輯 電路HL這些器件在半導(dǎo)體襯底的主表面上的平面配置的平面圖。另外， 圖32是示意圖，各構(gòu)件的大小、配置間隔與實(shí)際器件有差異。在圖32中，低電位布線WR4以一端與施加了接地電位GND的、規(guī) 定的焊區(qū)PDL連接，跨過(guò)隔離結(jié)構(gòu)RS和電壓讀出部SPH的上部的方式 被引入高電位側(cè)功率器件驅(qū)動(dòng)電路冊(cè)內(nèi)。這里，電壓讀出部SPH配置 在未配置高電位側(cè)的半導(dǎo)體元件的非配置區(qū)NR內(nèi)。rf — vrt '-K —" L ■、 jl-l -' ,1,t7.,，_ 一 /1 L-,j L 、 ,一 ,_L> "rn j1— 1JV ir— rOT即，蟲(chóng)然當(dāng)向H3LWJ的干于,;^iff與1&B儀,玖Wltq可日梭向目G直 時(shí)，在晶片表面引起放電現(xiàn)象從而使高電位側(cè)的半導(dǎo)體元件發(fā)生不良情況，但借助于在非配置區(qū)NR配置電壓讀出部SPH，可以防止這種不 良情況的發(fā)生。Aft T —T戰(zhàn)A^血lr^娃她A^一爪在,IA JK々hW J J 、 》<H 一 W */L〃|W、HV 1 丄 H J P J ,口 H J ， qJ OZV Z I 7在圖33中對(duì)與圖27所示的HVIC 200相同的結(jié)構(gòu)標(biāo)以相同的符號(hào)，不再進(jìn)行重復(fù)說(shuō)明。圖33示出了包圍高電位側(cè)功率器件驅(qū)動(dòng)電路HD的隔離結(jié)構(gòu)RS的 一部分和電壓讀出部SPH的剖面結(jié)構(gòu)，但由于隔離結(jié)構(gòu)RS和電壓讀出 部SPH的結(jié)構(gòu)與HVIC 200的基本上相同，所以省略相同的結(jié)構(gòu)i兌明。如圖33所示，低電位布線WR4以一端與施加了接地電位GND的、 規(guī)定的焊區(qū)PDL連接，并延伸至電壓讀出部SPH的上部，具有作為柵 電極的功能的方式配置。另外，覆蓋在電壓讀出部SPH的外延層102上的場(chǎng)氧化膜107同 時(shí)也覆蓋在與非配置區(qū)NR對(duì)應(yīng)的外延層102上。D-3.特征的效果如以上所述，由于在HVIC 400中可以與HVIC 200 —樣，在高電 位側(cè)監(jiān)測(cè)電位VS，所以在檢測(cè)出電位VS異常時(shí)，可以借助于對(duì)邏輯濾 波器8等高電位側(cè)邏輯電路HL提供該信息，即時(shí)輸出關(guān)斷信號(hào)，可以
縮短從電位vs的檢測(cè)到高電位側(cè)功率器件停止工作的時(shí)間。另外，由于使用專(zhuān)用的低電位布線WR4作為電壓檢測(cè)元件的柵電極，所以增加了電壓檢測(cè)元件配置的自由度。還有，不言而喻，在以上說(shuō)明的實(shí)施例2~4中使用的電壓檢測(cè)元件也可以采用在實(shí)施例1的變例3~ 5中說(shuō)明過(guò)的結(jié)構(gòu)。 發(fā)明的效果按照本發(fā)明的第1方面所述的半導(dǎo)體器件，由于可以利用配置在 低電位部的電壓檢測(cè)元件檢測(cè)第1和第2電平移位部中至少一方的輸 出線的電位，即高電位的主電源電位，所以在第1與第2開(kāi)關(guān)器件的 連接節(jié)點(diǎn)發(fā)生接地故障時(shí)，可以進(jìn)行與該時(shí)刻相一致地產(chǎn)生第2脈沖 信號(hào)等工作，使高電位側(cè)開(kāi)關(guān)器件處于非導(dǎo)通狀態(tài)，可以低成本地實(shí) 現(xiàn)對(duì)高電位側(cè)開(kāi)關(guān)器件的短路保護(hù)功能。按照本發(fā)明的第2方面所述的半導(dǎo)體器件，由于可以利用配置在 高電位部的電壓檢測(cè)元件檢測(cè)逆電平移位部的輸出線的電位，即高電 位的主電源電位，所以在第1與第2開(kāi)關(guān)器件的連接節(jié)點(diǎn)發(fā)生接地故 障時(shí)，借助于與該時(shí)刻相一致地由控制部進(jìn)行控制，使高電位側(cè)開(kāi)關(guān) 器件處于非導(dǎo)通狀態(tài)，可以使高電位側(cè)開(kāi)關(guān)器件即時(shí)成為非導(dǎo)通狀態(tài)， 可以對(duì)高電位側(cè)開(kāi)關(guān)器件進(jìn)行有效的短路保護(hù)。按照本發(fā)明的第3方面所述的半導(dǎo)體器件，由于可以檢測(cè)從高電 位部延伸、輸出高電位的主電源電位的輸出線的電位，即高電位的主 電源電位，所以在第1與第2開(kāi)關(guān)器件的連接節(jié)點(diǎn)發(fā)生接地故障時(shí)， 可以進(jìn)行與該時(shí)刻相一致地產(chǎn)生第2脈沖信號(hào)等工作，使高電位側(cè)開(kāi) 關(guān)器件處于非導(dǎo)通狀態(tài)，可以對(duì)高電位側(cè)開(kāi)關(guān)器件進(jìn)行短路保護(hù)。另 外，由于對(duì)從高電位部延伸的輸出線的電位進(jìn)行檢測(cè)，所以增加了電 壓檢測(cè)元件配置的自由度。按照本發(fā)明的第5方面所述的半導(dǎo)體器件，由于在高電位部設(shè)置 了檢測(cè)第1與第2開(kāi)關(guān)器件的連接節(jié)點(diǎn)的電位、控制高電位側(cè)開(kāi)關(guān)器 件導(dǎo)通/非導(dǎo)通的電壓檢測(cè)元件，所以在第1與第2開(kāi)關(guān)器件的連接節(jié) 點(diǎn)發(fā)生接地故障時(shí)，借助于與該時(shí)刻相一致地由控制部進(jìn)行控制，使 高電位側(cè)開(kāi)關(guān)器件處于非導(dǎo)通狀態(tài)，可以使高電位側(cè)開(kāi)關(guān)器件即時(shí)成 為非導(dǎo)通狀態(tài)，可以對(duì)高電位側(cè)開(kāi)關(guān)器件進(jìn)行有效的短路保護(hù)。
權(quán)利要求
1. 一種半導(dǎo)體器件，對(duì)串聯(lián)連接的、插在高電位的主電源電位與低電位的主電源電位之間的第一和第二開(kāi)關(guān)器件進(jìn)行驅(qū)動(dòng)控制，其特征在于，具備高電位部，包含對(duì)在上述第一和第二開(kāi)關(guān)器件中成為高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制的控制部；低電位側(cè)邏輯電路，設(shè)置在以上述低電位的主電源電位為基準(zhǔn)進(jìn)行工作的低電位部上，并根據(jù)從外部施加的信號(hào)，生成具有表示上述高電位側(cè)開(kāi)關(guān)器件導(dǎo)通的第一狀態(tài)和表示上述高電位側(cè)開(kāi)關(guān)器件非導(dǎo)通的第二狀態(tài)的控制信號(hào)，同時(shí)根據(jù)上述控制信號(hào)，對(duì)應(yīng)于上述第一和第二狀態(tài)，產(chǎn)生第一和第二脈沖信號(hào)；第一和第二電平移位部，將上述第一和第二脈沖信號(hào)向上述高電位部進(jìn)行電平移位，并分別得到第一和第二電平移位結(jié)束脈沖信號(hào)；以及電壓檢測(cè)元件，配置在上述低電位部上，并用于在上述第一及第二電平移位部?jī)?nèi)，檢測(cè)至少一方的輸出線的電位，將根據(jù)該電位的邏輯值提供給上述低電位側(cè)邏輯電路，來(lái)控制上述低電位側(cè)邏輯電路的工作，上述電壓檢測(cè)元件由把在元件工作時(shí)形成溝道區(qū)的半導(dǎo)體區(qū)的上部設(shè)置的場(chǎng)氧化膜或?qū)娱g絕緣膜中至少一方作為柵絕緣膜，并且把在上述柵絕緣膜上設(shè)置的上述輸出線作為柵電極的至少一個(gè)MOS晶體管構(gòu)成，上述至少一個(gè)M0S晶體管包含并聯(lián)連接的多個(gè)M0S晶體管，上述多個(gè)MOS晶體管的各自的閾值電壓不同。
2. —種半導(dǎo)體器件，對(duì)串聯(lián)連接的、插在高電位的主電源電位與 低電位的主電源電位之間的第 一和第二開(kāi)關(guān)器件進(jìn)行驅(qū)動(dòng)控制，其特 征在于，具備高電位部，包含對(duì)在上述笫一和第二開(kāi)關(guān)器件中成為高電位側(cè)開(kāi) 關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制的控制部；逆電平移位部，將上述高電位部的信號(hào)進(jìn)行電平移位，并提供給 以上述低電位的主電源電位為基準(zhǔn)進(jìn)行工作的低電位側(cè)邏輯電路；以及電壓檢測(cè)元件，配置在上述高電位部上，并檢測(cè)上述逆電平移位 部的輸出線的電位，將根據(jù)該電位的邏輯值提供給上述控制部，來(lái)控 制上述高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通，上述電壓檢測(cè)元件由把在元件工作時(shí)形成溝道區(qū)的半導(dǎo)體區(qū)的上部設(shè)置的場(chǎng)氧化膜或 層間絕緣膜中至少一方作為柵絕緣膜，并且把在上述柵絕緣膜上設(shè)置的上述輸出線作為柵電極的至少一個(gè)M0S晶體管構(gòu)成，上述至少一個(gè)MOS晶體管包含并聯(lián)連接的多個(gè)MOS晶體管， 上述多個(gè)M0S晶體管的各自的闊值電壓不同。
3.—種半導(dǎo)體器件，對(duì)串聯(lián)連接的、插在高電位的主電源電位與 低電位的主電源電位之間的第一和第二開(kāi)關(guān)器件進(jìn)行驅(qū)動(dòng)控制，其特 征在于，具備高電位部，包含對(duì)在上述第一和第二開(kāi)關(guān)器件中成為高電位側(cè)開(kāi) 關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制的控制部；低電位側(cè)邏輯電路，設(shè)置在以上述低電位的主電源電位為基準(zhǔn)進(jìn) 行工作的低電位部上，并根據(jù)從外部施加的信號(hào)，生成具有表示上述 高電位側(cè)開(kāi)關(guān)器件導(dǎo)通的第一狀態(tài)和表示上述高電位側(cè)開(kāi)關(guān)器件非導(dǎo) 通的第二狀態(tài)的控制信號(hào)，同時(shí)根據(jù)上述控制信號(hào)，對(duì)應(yīng)于上述第一 和第二狀態(tài)，產(chǎn)生第一和第二脈沖信號(hào)；以及電壓檢測(cè)元件，設(shè)置在上述低電位部上，并用來(lái)檢測(cè)從上述高電 位部延伸的、輸出上述高電位的主電源電位的輸出線的電位，將根據(jù) 該電位的邏輯值提供給上述低電位側(cè)邏輯電路，來(lái)控制上述低電位側(cè) 邏輯電路的工作，上述電壓檢測(cè)元件由把在元件工作時(shí)形成溝道區(qū)的半導(dǎo)體區(qū)的上部設(shè)置的場(chǎng)氧化膜或 層間絕緣膜中至少一方作為柵絕緣膜，并且把在上述柵絕緣膜上設(shè)置的上述輸出線作為柵電極的至少一個(gè) M0S晶體管構(gòu)成，上述至少一個(gè)MOS晶體管包含并聯(lián)連接的多個(gè)MOS晶體管，上述多個(gè)M0S晶體管的各自的閾值電壓不同。
4. 一種半導(dǎo)體器件，對(duì)串聯(lián)連接的、插在高電位的主電源電位與 低電位的主電源電位之間的第一和第二開(kāi)關(guān)器件進(jìn)行驅(qū)動(dòng)控制，其特 征在于，具備高電位部，包含對(duì)在上述第一和第二開(kāi)關(guān)器件中成為高電位側(cè)開(kāi) 關(guān)器件的導(dǎo)通/非導(dǎo)通進(jìn)行控制的控制部；以及電壓檢測(cè)元件，設(shè)置在上述高電位部上，插在上述高電位的主電 源電位與上述第一和第二開(kāi)關(guān)器件的連接節(jié)點(diǎn)之間，檢測(cè)上述第一和 第二開(kāi)關(guān)器件的連接節(jié)點(diǎn)的電位，將根據(jù)該電位的邏輯值提供給上述 控制部，來(lái)控制上述高電位側(cè)開(kāi)關(guān)器件的導(dǎo)通/非導(dǎo)通，上述電壓檢測(cè)元件包含利用從輸出上述低電位的主電源電位的上 述低電位部延伸的輸出線的電位，控制其導(dǎo)通/非導(dǎo)通的至少一個(gè)M0S 晶體管，上述至少一個(gè)M0S晶體管把在元件工作時(shí)形成溝道區(qū)的半導(dǎo)體區(qū)的上部設(shè)置的場(chǎng)氧化膜或 層間絕緣膜中至少一方作為柵絕緣膜，并且把在上述柵絕緣膜上設(shè)置 的上述輸出線作為柵電極，上述至少一個(gè)MOS晶體管包含并聯(lián)連接的多個(gè)MOS晶體管，上述多個(gè)M0S晶體管的各自的閾值電壓不同。
5. 根據(jù)權(quán)利要求1~4中任一項(xiàng)所述的半導(dǎo)體器件，其特征在于， 上述多個(gè)M0S晶體管的各自的上述柵絕緣膜的厚度不同。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，上述多個(gè)M0S晶體管的各自的上述柵絕緣膜上設(shè)置的各上述柵電 極的材質(zhì)不同。
7. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，上述多個(gè)M0S晶體管的各自的上述柵絕緣膜上設(shè)置的各上述柵電極的材質(zhì)相同，并具有一體化結(jié)構(gòu)。
8. 根據(jù)權(quán)利要求1~4中任一項(xiàng)所述的半導(dǎo)體器件，其特征在于， 上述多個(gè)M0S晶體管的各自的上述溝道區(qū)的雜質(zhì)濃度不同。
全文摘要
本發(fā)明的課題是，提供防止了用于進(jìn)行電源線的橋式整流的半導(dǎo)體元件遭到破壞的功率集成電路器件。本發(fā)明制成了將HNMOS晶體管(4)的漏電極與NMOS晶體管(21)的柵電極連接，經(jīng)電阻(32)對(duì)NMOS晶體管(21)的漏電極施加邏輯電路電壓VCC，對(duì)NMOS晶體管(21)的源電極施加接地電位的結(jié)構(gòu)。于是，借助于用接口電路(1)監(jiān)測(cè)NMOS晶體管(21)的漏電位V2，間接地監(jiān)測(cè)了電位VS。
文檔編號(hào)H01L27/092GK101399532SQ20081017614
公開(kāi)日2009年4月1日 申請(qǐng)日期2004年4月23日 優(yōu)先權(quán)日2003年4月24日
發(fā)明者清水和宏 申請(qǐng)人:三菱電機(jī)株式會(huì)社