專利名稱：具有抬高的源/漏區(qū)的mos器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明 一般地涉及半導(dǎo)體器件，特別涉及具有抬高的源和漏區(qū)的金屬 氧化物半導(dǎo)體(MOS)器件。
背景技術(shù)：
半導(dǎo)體器件(如金屬氧化物半導(dǎo)體器件)的尺寸的減小和固有特性使 得集成電路在速度、性能、密度和每單位功能成本在過(guò)去的幾十年中持續(xù) 改進(jìn)。
為了提高M(jìn)OS器件的性能，可以在MOS管的溝道區(qū)引入應(yīng)力來(lái)改進(jìn) 載流子遷移率。 一般地，期望在n型金屬氧化物半導(dǎo)體(NMOS)器件的 溝道區(qū)引入從源到漏方向的張應(yīng)力，在p型金屬氧化物半導(dǎo)體(PMOS)器 件的溝道區(qū)引入/人源到漏方向的壓應(yīng)力。
對(duì)NMOS器件的溝道區(qū)加入張應(yīng)力通常采用兩種方法。 一個(gè)方法是通 過(guò)在源和漏區(qū)注入碳以形成SiC應(yīng)力結(jié)構(gòu)。另一個(gè)方法是在源和漏區(qū)上外 延生長(zhǎng)SiC應(yīng)力結(jié)構(gòu)。這樣的方法通常包括以下步驟在半導(dǎo)體襯底上形 成柵疊層，在柵疊層的側(cè)壁形成柵襯墊，在硅襯底內(nèi)對(duì)準(zhǔn)柵襯墊形成凹槽， 以及在凹槽中外延生長(zhǎng)SiC應(yīng)力結(jié)構(gòu)。SiC的晶格常數(shù)小于硅，因此對(duì)溝 道區(qū)施加張應(yīng)力，該溝道區(qū)位于源SiC應(yīng)力結(jié)構(gòu)和漏SiC應(yīng)力結(jié)構(gòu)之間。
已經(jīng)發(fā)現(xiàn)這兩種方法都無(wú)益于改進(jìn)源/漏電阻RSD。由外延生長(zhǎng)SiC形 成的源/漏區(qū)與由向硅襯底注入n型雜質(zhì)形成的源/漏區(qū)具有相當(dāng)?shù)碾娮?RSD。由注入碳形成的源/漏區(qū)的電阻RsD可能甚至比沒有注入碳形成的源/ 漏區(qū)的電阻RsD還要大。
眾所周知，源/漏電阻RsD對(duì)于驅(qū)動(dòng)電流發(fā)揮重要作用。隨著集成電路 的規(guī)模擴(kuò)大，源/漏電阻RsD相對(duì)于溝道電阻RcH逐漸增大。由于器件驅(qū)動(dòng)
電流與總電阻(RSD + RCH )成反比，所以驅(qū)動(dòng)電流的增大至少部分地由源/漏電阻RSD的減小造成。當(dāng)工藝發(fā)展到65nm及以后，對(duì)溝道施加應(yīng)力以增 大器件驅(qū)動(dòng)電流的有益作用很小以至于該有益作用將不再值得引入產(chǎn)生應(yīng) 力的工藝的復(fù)雜度，且可以預(yù)計(jì)對(duì)于45nm及以下的工藝，源/漏電阻Rso 將遠(yuǎn)遠(yuǎn)超過(guò)溝道電阻RCH。對(duì)于45nm以后的工藝，源/漏電阻RSD成為進(jìn) 一步改進(jìn)器件性能的瓶頸。因而需要可以克服前面討論的缺陷的半導(dǎo)體器 件。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面， 一種形成半導(dǎo)體器件的方法，包括提供半 導(dǎo)體襯底；在半導(dǎo)體襯底之上形成柵電介質(zhì)；在柵電介質(zhì)之上形成柵電極； 在柵電介質(zhì)和柵電極的側(cè)壁上形成薄襯墊；鄰近薄襯墊形成碳化硅(SiC) 區(qū)；形成包括至少一部分碳化硅區(qū)的深源/漏區(qū)；覆蓋形成金屬層，其中位 于金屬層和深源/漏之間的第一界面高于位于柵電介質(zhì)和半導(dǎo)體襯底之間 的第二界面；以及對(duì)半導(dǎo)體器件退火以形成硅化物區(qū)。
根據(jù)本發(fā)明的另一個(gè)方面， 一種形成半導(dǎo)體器件的方法，包括提供 半導(dǎo)體襯底；在半導(dǎo)體襯底之上形成柵電介質(zhì)；在柵電介質(zhì)之上形成柵電 極；在柵電介質(zhì)和柵電極的側(cè)壁上形成偽薄襯墊；在半導(dǎo)體襯底內(nèi)沿偽薄 襯墊的側(cè)壁形成凹槽；在凹槽內(nèi)外延生長(zhǎng)碳化硅(SiC)區(qū)，其中SiC區(qū)具 有不高于柵電介質(zhì)和半導(dǎo)體襯底之間的界面的頂面；在SiC區(qū)上選擇性的 形成硅層，其中硅層具有高于上述界面的頂面；去除偽薄襯墊；通過(guò)注入 硅層形成輕摻雜源/漏(LDD)區(qū)；在柵電介質(zhì)和柵電極的側(cè)壁上形成薄襯 墊；在薄襯墊的側(cè)壁上形成偽襯墊；形成包括至少一部分碳化硅區(qū)的深源/ 漏區(qū)；去除偽襯墊；以及在SiC區(qū)之上形成硅化物區(qū)。
根據(jù)本發(fā)明的又一個(gè)方面， 一種形成半導(dǎo)體器件的方法，包括提供 半導(dǎo)體襯底；在半導(dǎo)體襯底之上形成柵電介質(zhì)；在4冊(cè)電介質(zhì)之上形成柵電 極；在柵電介質(zhì)和柵電極的側(cè)壁上形成偽薄襯墊；在半導(dǎo)體襯底內(nèi)沿偽薄 襯墊的側(cè)壁形成凹槽；在凹槽中外延生長(zhǎng)碳化硅(SiC)區(qū)，其中SiC區(qū)具 有高于柵電介質(zhì)和半導(dǎo)體襯底之間的界面的頂面；去除偽薄襯墊；通過(guò)注 入SiC區(qū)形成輕4參雜源/漏(LDD)區(qū)；在^^電介質(zhì)和4冊(cè)電^L的側(cè)壁上形成
5薄襯墊；在薄襯墊的側(cè)壁上形成偽襯墊；形成包括至少一部分SiC區(qū)的深 源/漏區(qū)；去除偽襯墊；以及在SiC區(qū)上形成硅化物區(qū)。
根據(jù)本發(fā)明的又一個(gè)方面， 一種半導(dǎo)體器件，包括半導(dǎo)體襯底；位 于半導(dǎo)體襯底之上的柵電介質(zhì)；位于柵電介質(zhì)之上的柵電極；鄰近柵電介
質(zhì)并且具有至少一部分在半導(dǎo)體襯底內(nèi)的SiC區(qū)；包括至少一部分SiC區(qū) 的深源/漏區(qū)；以及位于深源/漏區(qū)之上的硅化物區(qū)，其中硅化物區(qū)的內(nèi)邊緣 比深源/漏區(qū)更接近柵電極。硅化物區(qū)的內(nèi)邊緣和柵電極的對(duì)應(yīng)邊緣之間的 水平間距優(yōu)選為小于大約150A。
根據(jù)本發(fā)明的又一個(gè)方面， 一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體村底；位 于半導(dǎo)體襯底之上的柵電介質(zhì)；位于柵電介質(zhì)之上的柵電極；位于柵電極
的側(cè)壁上的薄襯墊；在半導(dǎo)體村底內(nèi)并鄰近柵電極的SiC應(yīng)力結(jié)構(gòu)；以及 硅化物區(qū)，其內(nèi)邊緣基本對(duì)準(zhǔn)薄襯墊的外邊緣，其中硅化物具有基本高于 半導(dǎo)體襯底的頂面的底面。硅化物區(qū)的內(nèi)邊緣和柵電極的對(duì)應(yīng)邊緣之間的 水平間距優(yōu)選為小于大約150A。
根據(jù)本發(fā)明的又一個(gè)方面， 一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底；位 于半導(dǎo)體襯底之上的柵電介質(zhì)；位于柵電介質(zhì)之上的4冊(cè)電極；鄰近柵電介 質(zhì)并且具有至少一部分在半導(dǎo)體襯底內(nèi)的碳化硅(SiC)區(qū)；深源/漏區(qū)； 以及位于半導(dǎo)體襯底之上的硅化物區(qū)。其中硅化物區(qū)內(nèi)邊緣與柵電極的對(duì) 應(yīng)邊緣之間的水平間距小于大約150A。
根據(jù)本發(fā)明的又一個(gè)方面， 一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包 括埋層氧化層；位于半導(dǎo)體襯底之上的柵電介質(zhì)；位于柵電介質(zhì)之上的柵 電極；鄰近柵電介質(zhì)并且具有至少一部分在半導(dǎo)體襯底內(nèi)的碳化硅(SiC) 區(qū)；包括至少一部分SiC區(qū)的深源/漏區(qū)，其中深源/漏區(qū)和SiC區(qū)位于埋層 氧化層之上；以及位于深源/漏區(qū)之上的硅化物區(qū)。其中硅化物區(qū)的內(nèi)邊緣 和柵電極的對(duì)應(yīng)邊緣之間的水平間距小于大約150A。
本發(fā)明的有益效果包括增加了驅(qū)動(dòng)電流和減少了 MOS器件的泄漏電
流o


下面結(jié)合附圖進(jìn)行描述，以便更完整地理解本發(fā)明及其附加優(yōu)點(diǎn)，其
中
圖1到9A為制造n型金屬氧化物半導(dǎo)體(MOS)的中間過(guò)程的剖面 圖；以及
圖9B到9D示出了本發(fā)明的可選的實(shí)施方式。
具體實(shí)施例方式
以下詳述目前優(yōu)選實(shí)施方式的制造和利用。然而，可以理解的是，本 發(fā)明提供了許多可應(yīng)用的發(fā)明概念，這些概念可廣泛地實(shí)施于各種特定情
并非用以限制本發(fā)明的范圍。
本發(fā)明提供了一種改進(jìn)金屬氧化物半導(dǎo)體器件的驅(qū)動(dòng)電流并且不增加 泄漏電流的新方法。這里示出了本發(fā)明的實(shí)施例的制造的中間過(guò)程。在本 發(fā)明的所有附圖和說(shuō)明性的實(shí)施例中，相同的序號(hào)用于標(biāo)識(shí)相同的元件。
參考圖1，具有襯底20。在一個(gè)實(shí)施例中，襯底20由體硅形成。在可 選的實(shí)施例中，襯底20具有絕緣體上硅(SOI)結(jié)構(gòu)(請(qǐng)參考圖9D)。在 又一個(gè)實(shí)施例中，襯底20包括應(yīng)變>5圭，其可以非應(yīng)變或應(yīng)變地形成在石圭鍺 層上(請(qǐng)參考圖9C)。在又一個(gè)實(shí)施例中，襯底20具有應(yīng)變絕緣體上硅 (SSOI)結(jié)構(gòu)。
淺溝槽隔離(STI)區(qū)22形成在襯底20內(nèi)以隔離器件區(qū)域。本領(lǐng)域所 知，STI區(qū)22可以由刻蝕襯底20以形成凹槽，然后用介質(zhì)材一牛填充凹槽 而形成。
圖2示出了一種柵疊層，包括襯底20上的柵電介質(zhì)24和柵電極26。 柵電介質(zhì)24優(yōu)選包括常用的電介質(zhì)材料如氧化物、氮化物、氧氮化物、高 k值材料及其組合物，及其多層。柵電極26可以由多晶硅形成，可以在沉 積的時(shí)候?qū)㈦s質(zhì)摻雜進(jìn)去，以改進(jìn)傳導(dǎo)性?？蛇x擇的，柵電極26由其他常 用的導(dǎo)電材料如金屬、金屬硅化物、金屬氮化物及其組合物形成。柵電極 26的寬度W優(yōu)選為小于大約100nm，更優(yōu)選為小于大約50 nm。作為本領(lǐng)域公知技術(shù)，柵電介質(zhì)24和柵電極26可以由在柵電介質(zhì)層上堆疊柵電極
層，然后對(duì)堆疊層進(jìn)行構(gòu)圖而形成。
圖3示出了偽薄(柵)襯墊28的形成。全文中，術(shù)語(yǔ)"薄襯墊"指厚 度小于大約150A的襯墊。更加優(yōu)選的，薄襯墊的厚度介于大約20A到大 約100A之間。偽薄襯墊28可以由單層形成，包括常用的襯墊材料如氮化 硅、氮氧化硅、氧化硅、正硅酸乙酯(TEOS)氧化物及其組合物?？蛇x擇 的，每個(gè)偽薄襯墊28為包括多于一層的復(fù)合層，例如在大約20A的TEOS 氧化物之上有大約50A的氮化硅。作為本領(lǐng)域公知技術(shù)，偽薄襯墊28的形 成可以包括形成襯墊層，然后對(duì)襯墊層進(jìn)行構(gòu)圖以去除其水平部分。淀積 可以由常用的技術(shù)如等離子體增強(qiáng)化學(xué)氣相淀積(PECVD)、低壓化學(xué)氣 相淀積(LPCVD)、次常壓化學(xué)氣相淀積(SACVD)等等來(lái)完成。
接下來(lái)，也如圖3所示，凹槽32形成在村底20內(nèi)。優(yōu)選的，凹槽32 通過(guò)各向同性或者各向異性的刻蝕基本沿薄襯墊28的邊緣形成。凹槽32 的深度D1可以介于大約200A到大約IOOOA之間，然而深度D1可以更大 或者更小。在襯底20具有SOI結(jié)構(gòu)的情況下，如圖9D所示，薄硅晶種層 需要留在凹槽32的底部埋層氧化層206上。
然后凹槽32被填充上以形成碳化硅(SiC)區(qū)34，如圖4A所示，優(yōu) 選為通過(guò)SiC在凹槽32內(nèi)選擇性的外延生長(zhǎng)(SEG)。可以在進(jìn)行SEG 過(guò)程的同時(shí)摻雜n型雜質(zhì)，如砷?？蛇x擇的，在SEG過(guò)程中不摻雜n型雜 質(zhì)。在優(yōu)選的實(shí)施例中，SiC區(qū)34中碳原子的百分比大于大約1%，更優(yōu) 選的，介于大約1%和大約3%之間。在一個(gè)實(shí)施例中，SiC區(qū)34具有基本 與界面36水平的頂面，該界面36位于柵電介質(zhì)24和其下的襯底20之間。 在另一個(gè)實(shí)施例中，如圖4B所示，SiC區(qū)34的頂面高于界面36，例如， 以介于大約50A到大約200A之間的距離D2,這樣SiC區(qū)34成為抬高的 區(qū)域。在又一個(gè)實(shí)施例中，SiC區(qū)34的頂面低于界面36。
圖5示出了硅層38的可選擇的形成，例如，通過(guò)SEG。優(yōu)選的，如果 SiC區(qū)34的頂面與界面36水平或低于界面36，可以選擇形成硅層38，且 所形成的硅層38的頂面高于界面36。在一個(gè)示范性的實(shí)施例中，硅層38 的頂面高于界面36—個(gè)垂直距離，該垂直距離與距離D2處于同樣的范圍內(nèi)，如圖4B所示，介于大約50A到大約200A之間。硅層38優(yōu)選為包括 基本純的硅。有利地，硅層38在SiC區(qū)34上的工藝，比外延生長(zhǎng)具有硅 層38和SiC區(qū)34的組合厚度的SiC區(qū)34的工藝，壽毛費(fèi)4支少的工序和復(fù)雜 度。這是由于外延生長(zhǎng)SiC層比硅層更加困難，尤其是如果SiC層具有高 碳濃度。另外，在隨后進(jìn)行的硅化工藝中，在硅層h形成硅化物是一項(xiàng)成 熟的纟支術(shù)。
圖6中，偽薄襯墊28被去除了，可選擇的進(jìn)行預(yù)非晶注入(PAI)來(lái) 減小摻雜溝道效應(yīng)，提高摻雜活化作用。在優(yōu)選的實(shí)施例中，注入硅、鍺 和/或碳。在另一個(gè)實(shí)施例中，使用惰性氣體，如氖、氬、氪、氙和氡。PAI 阻止了隨后摻雜的雜質(zhì)流經(jīng)晶體的晶格結(jié)構(gòu)之間的空間并到達(dá)大于需要的 深度。作為PAI的結(jié)果，暴露出的硅層38和/或SiC區(qū)34的至少頂部轉(zhuǎn)變 為非晶態(tài)。
圖6還示出了 pocked/halo(袋或環(huán))區(qū)42的形成，優(yōu)選為通過(guò)注入(如 箭頭所示)p型雜質(zhì)，如硼和/或銦。注入可以是傾^^的。pocked/halo區(qū)42 優(yōu)選為圍繞輕摻雜源/漏(LDD)和深源/漏的側(cè)邊緣和結(jié)形成，用于限制n 型雜質(zhì)的徑向擴(kuò)散。
輕摻雜源/漏(LDD)區(qū)44也形成，優(yōu)選為通過(guò)注入n型雜質(zhì)，如磷 和/或砷。優(yōu)選的，LDD注入的深度大于硅層38的深度以保證所有的硅層 38都被注入。這將防止如果硅層38的底部在之后的硅化過(guò)程中沒有被硅 化，反向電阻會(huì)增大。形成pocked/halo區(qū)42和LDD區(qū)44的細(xì)節(jié)是本領(lǐng) 域公知的，在此不再贅述。
圖7示出了薄襯墊46和偽襯墊48的形成。薄村墊46可以與偽薄襯墊 28 (參考圖2)具有基本相同的厚度，當(dāng)然村墊46的厚度也可以大于或小 于偽薄襯墊28的厚度。因此，薄襯墊46具有小于大約150A的厚度，更優(yōu) 選為介于大約20A和大約100A之間。偽襯墊48可以使用與形成薄襯墊46 相類似的方法淀積形成。偽村墊48的材料優(yōu)選為不同于薄村墊46的材料， 這樣在之后的去除偽襯墊48的步驟中，薄襯墊46可以基本保持完整。優(yōu) 選的，偽襯墊48具有介于大約100A到大約300A之間的厚度。在一個(gè)示 范性的實(shí)施例中，偽襯墊48的厚度大于薄襯墊46。偽襯墊48將具有至少一部分，或者全部，在硅層38上或凸起的SiC區(qū)34上。
圖8示出了深源/漏區(qū)50的形成，例如，通過(guò)注入n型雜質(zhì)來(lái)完成。 然后偽襯墊48被去除。偽襯墊48被去除之后，石圭化物區(qū)52#1形成，如圖 9所示。本領(lǐng)域所公知的，硅化物區(qū)52優(yōu)選為通過(guò)覆蓋沉積金屬薄層，如 鎳、鈷等等來(lái)形成。然后加熱襯底，使硅與金屬在接觸面發(fā)生反應(yīng)。反應(yīng) 之后，在硅和金屬之間形成一層金屬硅化物。沒有發(fā)生反應(yīng)的金屬使用腐 蝕金屬但不腐蝕硅化物區(qū)52的刻蝕劑選擇性的去除。
每個(gè)硅化物區(qū)52包4舌兩個(gè)部分，部分52,直4妻在各自的LDD區(qū)44上， 部分522在各自的深源/漏區(qū)50上。由于深源/漏區(qū)50的高濃度，部分522 和其下的深源/漏區(qū)50之間的接觸為歐姆接觸。部分52,和其下的LDD區(qū) 44 (或硅層38的保留部分)之間由于LDD區(qū)44的低雜質(zhì)濃度可能是肖特 基接觸，或者是歐姆接觸。在說(shuō)明書全文中，硅化物區(qū)52的各自的部分 52,指金屬化源/漏區(qū)。
在優(yōu)選的實(shí)施例中，硅層38或SiC區(qū)34高于界面36的部分#1硅化過(guò) 程完全消耗了。因此，每個(gè)硅化物區(qū)52都具有一個(gè)高于界面36的頂面， 以及一個(gè)低于界面36的底面。在另一個(gè)實(shí)施例中，硅化過(guò)程只消耗硅層 38的頂部，從而硅化過(guò)程之后保留了硅層38的較低部分，如圖9B所示。 因此，硅化物區(qū)52的底面高于界面36。在上述實(shí)施例中，硅化物區(qū)52仍 然是抬高的因?yàn)樗鼈儽戎苯有纬捎诖宓?0上要高。
圖9C和9D示出了本發(fā)明的另外的實(shí)施例，其中NMOS器件形成于不 同類型的襯底上。圖9C中，襯底20包括硅襯底20i，部分松弛的鍺硅(SiGe) 層202,完全+>弛的4者石圭層203，以及二軸應(yīng)變石圭層204。由于》圭層204和其 下的層之間晶格失配，應(yīng)變硅層204具有張應(yīng)力。該張應(yīng)力通過(guò)SiC區(qū)34 的形成進(jìn)一步加強(qiáng)。圖9D示出了形成于已知的SSOI結(jié)構(gòu)上的NMOS器件， 包括半導(dǎo)體村底205、埋層氧化層206以及應(yīng)變硅層207。優(yōu)選的，硅層207 內(nèi)的應(yīng)力大于大約200MPa，然而更大的應(yīng)力更佳。
本發(fā)明的實(shí)施例具有幾項(xiàng)有益效果。首先，由于薄襯墊46和偽襯墊的 形成，硅化物區(qū)52形成于靠近溝道區(qū)。這顯著減小了源/漏電阻RsD。因此， 改進(jìn)了形成的NMOS器件的驅(qū)動(dòng)電流。本發(fā)明的實(shí)施例對(duì)于65nm及以下工藝是特別有益的，在所述工藝中源/漏電阻RSD成為限制改善驅(qū)動(dòng)電流的
主要部分。其次，通過(guò)形成SiC區(qū)，改善了 NMOS器件溝道區(qū)的載流子遷 移率，從而改善了驅(qū)動(dòng)電流。再次，通過(guò)形成外延硅層或者在高于界面36 的頂面上形成SiC區(qū)來(lái)抬高^(guò) 圭化物區(qū)52，減小了泄露電流。
雖然本發(fā)明以及優(yōu)點(diǎn)已經(jīng)詳細(xì)地被描述，但是，應(yīng)該明白在這里， 能夠進(jìn)行各種各樣的變化、置換和變更，而不會(huì)偏離由權(quán)利要求確定的本 發(fā)明的精神和范圍。另外，本申請(qǐng)的范圍不是為了限定在說(shuō)明書中所描述 的工藝、器件、制造以及物質(zhì)的構(gòu)成、設(shè)備、方法和步驟的特定實(shí)施例。 正如本領(lǐng)域技術(shù)人員能夠容易從本發(fā)明的公開內(nèi)容中理解的，根據(jù)本發(fā)明
可以利用與這里所描述的相應(yīng)實(shí)施方式發(fā)揮基本相同的功能或達(dá)到基本相 同的結(jié)果的現(xiàn)有或以后開發(fā)的工藝、器件、制造以及物質(zhì)的構(gòu)成、設(shè)備、 方法和步驟。因此，所附的權(quán)利要求在它們的范圍內(nèi)包括這些工藝、器件、 制造以及物質(zhì)的構(gòu)成、設(shè)備、方法和步驟。
權(quán)利要求
1、一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底之上的柵電介質(zhì)；位于所述柵電介質(zhì)之上的柵電極；鄰近所述柵電介質(zhì)并且具有至少一部分在所述半導(dǎo)體襯底內(nèi)的碳化硅(SiC)區(qū)；深源/漏區(qū)；以及位于所述半導(dǎo)體襯底之上的硅化物區(qū)，其中所述硅化物區(qū)內(nèi)邊緣與所述柵電極的對(duì)應(yīng)邊緣之間的水平間距小于大約。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括輕摻雜源/漏(LDD) 區(qū)，其內(nèi)邊緣比所述硅化物區(qū)的內(nèi)邊緣距離所述柵電極更近，其中所述硅 化物區(qū)包括直接位于LDD區(qū)上的第一部分，以及直接位于所述深源/漏區(qū) 上的第二部分。
3、 根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中所述硅化物區(qū)與LDD區(qū) 具有肖特基接觸。
4、 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括位于硅化物區(qū)和 SiC區(qū)之間的硅層，其中所述硅層具有基本比SiC區(qū)小的碳濃度。
5、 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述硅化物區(qū)被薄村墊從 所述柵電介質(zhì)和所述柵電極間隔開，所述薄襯墊具有在20A到大約100A 之間的厚度。
6、 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述SiC區(qū)具有介于大約 百分之一到大約百分之四之間的碳原子百分比。
7、 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述硅化物區(qū)具有比所述 才冊(cè)電介質(zhì)的底面高的底面。
8、 一種半導(dǎo)體結(jié)構(gòu)，包括 半導(dǎo)體襯底；位于所述半導(dǎo)體襯底之上的柵電介質(zhì)層；位于所述柵電介質(zhì)層之上的4冊(cè)電極；位于所述柵電極側(cè)壁上的薄襯墊；位于所述半導(dǎo)體襯底內(nèi)并鄰近所述柵電極的SiC應(yīng)力結(jié)構(gòu)；以及 硅化物區(qū)，其內(nèi)邊緣基本對(duì)準(zhǔn)所述薄襯墊的外邊緣，其中所述硅化物 區(qū)的底面基本高于所述柵電介質(zhì)層的底面，并且其中所述硅化物區(qū)的內(nèi)邊 緣和所述柵電極的對(duì)應(yīng)邊緣之間的水平間距小于大約150A。
9、 根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括深源/漏區(qū)，其中 所述深源/漏區(qū)比所述硅化物區(qū)的內(nèi)邊緣被隔開得離所述柵電極更遠(yuǎn)。
10、 根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中所述薄襯墊具有小于大 約150A的厚度。
11、 根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括輕摻雜源/漏(LDD) 區(qū)，其中所述LDD區(qū)的內(nèi)邊緣基本對(duì)準(zhǔn)所述柵電極的邊緣。
12、 一種半導(dǎo)體結(jié)構(gòu)，包括 半導(dǎo)體襯底，包括埋層氧化層； 位于所述半導(dǎo)體襯底之上的柵電介質(zhì)； 位于所述柵電介質(zhì)之上的柵電極；鄰近所述柵電介質(zhì)并且具有至少一部分在所述半導(dǎo)體襯底內(nèi)的碳化硅 (SiC)區(qū)；包括至少一部分上述SiC區(qū)的深源/漏區(qū)，其中所述深源/漏區(qū)和所述 SiC區(qū)位于所述埋層氧化層之上；以及位于所述深源/漏區(qū)之上的硅化物區(qū)，其中所述硅化物區(qū)的內(nèi)邊緣和所 述柵電極的對(duì)應(yīng)邊緣之間的水平間距小于大約150A。
13、 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中直接位于所述柵電介質(zhì) 之下以及所述埋層氧化層之上的半導(dǎo)體區(qū)具有大于大約200 MPa的應(yīng)力。
14、 根據(jù)權(quán)利要求8或12所述的半導(dǎo)體結(jié)構(gòu)，其中所述硅化物區(qū)包括 硅和碳，或者所述硅化物區(qū)包括硅，并且基本不含碳。
15、 根據(jù)權(quán)利要求8或12所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括位于所述 SiC應(yīng)力結(jié)構(gòu)和所述硅化物區(qū)之間的外延硅層。
全文摘要
一種形成半導(dǎo)體器件的方法，包括提供半導(dǎo)體襯底；在半導(dǎo)體襯底之上形成柵電介質(zhì)；在柵電介質(zhì)上形成柵電極；在柵電介質(zhì)和柵電極的側(cè)壁上形成薄襯墊；形成鄰近薄襯墊的碳化硅(SiC)區(qū)；形成包括至少一部分碳化硅區(qū)的深源/漏區(qū)；覆蓋形成金屬層，其中介于金屬層和深源/漏之間的第一界面高于介于柵電介質(zhì)和半導(dǎo)體襯底之間的第二界面；對(duì)半導(dǎo)體器件進(jìn)行退火以形成硅化物區(qū)。優(yōu)選地，硅化物區(qū)內(nèi)邊緣和柵電極對(duì)應(yīng)邊緣之間的水平間距優(yōu)選為小于大約150。
文檔編號(hào)H01L29/78GK101447512SQ200810179248
公開日2009年6月3日 申請(qǐng)日期2008年12月1日 優(yōu)先權(quán)日2007年11月30日
發(fā)明者李文欽, 林宏年, 柯志欣, 陳宏瑋 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司