專利名稱：：阻擋層的形成方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體制造
技術(shù)領(lǐng)域：
，特別涉及一種阻擋層的形成方法。
背景技術(shù)：
：隨著對超大規(guī)模集成電路高集成度和高性能的需求逐漸增加，半導(dǎo)體技術(shù)向著65nm甚至更小特征尺寸的技術(shù)節(jié)點發(fā)展，而芯片的運算速度明顯受到金屬導(dǎo)線所造成的電阻電容延遲(ResistanceCapacitanceDelayTime,RCDelayTime)的影響。因此在目前的半導(dǎo)體制造技術(shù)中，采用具有更低電阻率的銅金屬互連，來代替?zhèn)鹘y(tǒng)的鋁金屬互連，以改善RC延遲的現(xiàn)象。但是，相對于鋁金屬互連而言，銅的擴散率更高，容易通過介質(zhì)層擴散，危害半導(dǎo)體器件的可靠性，因此，在銅金屬和介質(zhì)層之間通常采用阻擋層來防止銅金屬向介質(zhì)層中的擴散，一般阻擋層采用具有高熱穩(wěn)定性、低電阻率而且擴散率較低的材料，例如，包括Ta，TaN，Ti，TiN中的一種或其中至少兩種的組合。所述阻擋層采用物理氣相沉積法或化學(xué)氣相沉積法淀積于介質(zhì)層中的開口內(nèi)，然后在阻擋層上填充銅金屬，平坦化之后形成金屬互連層。例如，專利號為6958291的美國專利提供了一種具有阻擋層的金屬互連結(jié)構(gòu)及其制造方法，其中所述方法包括提供一半導(dǎo)體基底，其上具有第一金屬互連層；在該半導(dǎo)體基底上形成一介質(zhì)層；在該介質(zhì)層上形成一開口以露出該第一金屬互連層；以原子層沉積法形成一復(fù)合式阻擋層，內(nèi)襯于該開口中；以及在該開口中填入導(dǎo)電材料形成第二金屬互連層，與該第一金屬互連層接觸。其中，所述復(fù)合式阻擋層為雙層的TiN或雙層的TaN。還有另一種采用濺射技術(shù)的阻擋層的形成方法，首先，在包括通孔內(nèi)的介質(zhì)層的表面上淀積TaN膜層，接著，在所述TaN膜層上淀積Ta膜層，然后，進行反濺射(Re-sputter)的等離子體刻蝕，以減薄通孔底部TaN/Ta復(fù)合膜層的厚度，降低接觸電阻。上述方法在進行反濺射的等離子體刻蝕工藝時，采用磁控濺射裝置。然而問題在于，采用上述阻擋層的形成方法制備出的芯片，經(jīng)常會發(fā)生在整個半導(dǎo)體基片上，兩側(cè)(沿直徑方向)的芯片漏電流不均勻的情況，圖1為采用上述阻擋層的形成方法在整個半導(dǎo)體基片上制備出芯片的漏電流的分布圖，圖中的方塊表示半導(dǎo)體基片上的芯片，陰影方塊表示的芯片其漏電流較大，如圖所示，沿直徑方向來看，半導(dǎo)體基片左邊的芯片的漏電流明顯低于右邊的芯片的漏電流。
發(fā)明內(nèi)容本發(fā)明解決的問題是提供一種阻擋層的形成方法，能夠改善等離子體刻蝕的均勻性，提高整個半導(dǎo)體基片上芯片的漏電流的均勻性。為解決上述問題，本發(fā)明提供一種阻擋層的形成方法，包括提供半導(dǎo)體基片，所述半導(dǎo)體基片上具有介質(zhì)層和所述介質(zhì)層內(nèi)的開口；在包括所述開口內(nèi)的介質(zhì)層上形成阻擋層；采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層；所述等離子體刻蝕包括交替進行的第一刻蝕和第二刻蝕，所述第一刻蝕與第二刻蝕的區(qū)別在于所述等離子體相對于所述半導(dǎo)體基片，在半導(dǎo)體基片直徑方向的分布相反。所述等離子體刻蝕的設(shè)備具有電磁線圈，所述第一刻蝕和第二刻蝕的交替進行通過交替改變所述電磁線圈中的電流方向而實現(xiàn)。所述等離子體刻蝕過程中，所述交替進行的第一刻蝕和第二刻蝕各進行一次。所述第一刻蝕的時間占總的刻蝕時間的20%至50%。所述采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層之后，還包括修復(fù)經(jīng)過等離子體刻蝕的阻擋層表面。所述在包括開口內(nèi)的介質(zhì)層上形成阻擋層采用磁控濺射法。所述等離子體刻蝕與所述形成阻擋層采用同一磁控濺射設(shè)備。所述第一刻蝕和第二刻蝕的交替進行通過沿直徑方向交替反轉(zhuǎn)所述半導(dǎo)體基片而實現(xiàn)。所述阻擋層為至少兩個膜層組成的疊層結(jié)構(gòu)。所述至少兩個膜層包括TaN膜和所述TaN膜上的Ta膜。所述開口包括雙鑲嵌開口、溝槽或通孔。與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點所述的阻擋層的形成方法中，對介質(zhì)層中開口底部的阻擋層的等離子體刻蝕分為第一刻蝕和第二刻蝕，而所述第一刻蝕和第二刻蝕相對于半導(dǎo)體基片而言，沿直徑方向的等離子體分布相反，這樣通過兩個等離子體刻蝕之間的平衡，能夠避免單一等離子體刻蝕過程中由于等離子體分布不均勻引起的刻蝕速率不均勻，提高工藝的一致性，從而能夠改善整個半導(dǎo)體基片上的芯片漏電流的分布均勻性。通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1為現(xiàn)有技術(shù)中一種阻擋層的形成方法所制備芯片的漏電流分布圖；圖2為圖1對應(yīng)的阻擋層刻蝕速率的分布圖；圖3為實施例一中阻擋層的形成方法的流程圖；圖4至圖6為實施例一中阻擋層的形成方法的示意圖；圖7為實施例一中等離子體磁控濺射裝置的示意圖；圖8至圖11為實施例一中第一刻蝕所占不同的時間比例所對應(yīng)的刻蝕速率分布圖。具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。其次，本發(fā)明結(jié)合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表示器件結(jié)構(gòu)的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明保護的范圍。此外，在實際制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。在目前的半導(dǎo)體制造過程中，采用磁控濺射技術(shù)的形成金屬互連層與介質(zhì)層間的阻擋層。例如，首先，在包括通孔內(nèi)的介質(zhì)層的表面上淀積TaN膜層，接著，在所述TaN膜層上淀積Ta膜層，然后，進行反濺射(Re-sputter)的等離子體刻蝕，以減薄或去除通孔底部TaN/Ta復(fù)合膜層的厚度，降低接觸電阻。上述方法在進行反濺射的等離子體刻蝕工藝時，采用等離子體磁控濺射裝置。然而問題在于，采用上述阻擋層的形成方法進行等離子體刻蝕時，在實際生產(chǎn)過程中經(jīng)常會發(fā)生對整個半導(dǎo)體基片上的芯片刻蝕不均勻的情況，例如，在整個半導(dǎo)體基片中，一側(cè)的刻蝕速率明顯低于另一側(cè)的刻蝕速率，即沿直徑方向上的刻蝕速率逐漸增加，這樣造成半導(dǎo)體基片一側(cè)的芯片中通孔底部的阻擋層較厚，導(dǎo)致接觸電阻增大，容易引起電荷積累，使該側(cè)的漏電流較半導(dǎo)體基片的另一側(cè)更大。基于此，本發(fā)明的技術(shù)方案提供一種阻擋層的形成方法，包括提供半導(dǎo)體基片，所述半導(dǎo)體基片上具有介質(zhì)層和所述介質(zhì)層內(nèi)的開口；在包括所述開口內(nèi)的介質(zhì)層上形成阻擋層；采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層；所述等離子體刻蝕包括交替進行的第一刻蝕和第二刻蝕，所述第一刻蝕與第二刻蝕的區(qū)別在于所述等離子體相對于所述半導(dǎo)體基片，在半導(dǎo)體基片直徑方向的分布相反?？蛇x的，所述等離子體刻蝕的設(shè)備具有電磁線圈，所述第一刻蝕和第二刻蝕的交替進行通過交替改變所述電磁線圈中的電流方向而實現(xiàn)。可選的，所述等離子體刻蝕過程中，所述交替進行的第一刻蝕和第二刻蝕各進行一次。優(yōu)選的，所述第一刻蝕的時間占總的刻蝕時間的20%至50%。優(yōu)選的，所述采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層之后，還包括修復(fù)經(jīng)過等離子體刻蝕的阻擋層表面。所述在包括開口內(nèi)的介質(zhì)層上形成阻擋層可以采用磁控濺射法。優(yōu)選的，所述等離子體刻蝕與所述形成阻擋層采用同一磁控濺射設(shè)備。所述第一刻蝕和第二刻蝕的交替進行通過沿直徑方向交替反轉(zhuǎn)所述半導(dǎo)體基片而實現(xiàn)。所述阻擋層可以為至少兩個膜層組成的疊層結(jié)構(gòu)。所述至少兩個膜層可以包括TaN膜和所述TaN膜上的Ta膜。所述開口可以包括雙鑲嵌開口、溝槽或通孔。具體的，下面結(jié)合附圖詳細說明所述阻擋層形成方法的一個實施例。本實施例以金屬互連層的雙鑲嵌工藝為背景，介紹所述的阻擋層的形成方法。圖3為本實施例中所述阻擋層的形成方法的流程圖，圖4至圖6為本實施例中所述阻擋層的形成方法的示意圖，圖7為所述方法采用的等離子體磁控濺射裝置的示意圖。所述阻擋層的形成方法，如圖3所示，包括步驟SI，提供半導(dǎo)體基片，所述半導(dǎo)體基片上具有介質(zhì)層和所述介質(zhì)層內(nèi)的雙鑲嵌開口。具體的，如圖4所示，提供半導(dǎo)體基片100，該半導(dǎo)體基片100例如為硅晶片或其他半導(dǎo)體晶片，在集成電路制造領(lǐng)域中所述晶片通常為圓形。該半導(dǎo)體基片100上具有第一介質(zhì)層115和鑲嵌于第一介質(zhì)層115中的第一金屬互連層105。所述第一金屬互連層105包括但不限于銅或鋁，所述第一介質(zhì)層115將金屬連線相互隔離絕緣。所述第一金屬互連層105上具有刻蝕停止層110，用以確定刻蝕工藝的終點并避免刻蝕其上層物質(zhì)時過度刻蝕至下層的第一金屬互連層105，同時也用以阻止金屬互連層105中的金屬向上擴散，所述刻蝕停止層110包括但不限于氮化硅、氮氧化硅、碳化硅、摻氮碳化硅中的一種或至少兩種的組合，優(yōu)選的刻蝕停止層材料為氮摻雜碳化硅。所述刻蝕停止層110采用化學(xué)氣相沉積法制造，優(yōu)選的是等離子輔助化學(xué)氣相沉積法(PECVD)或高密度等離子輔助化學(xué)氣相沉積法(HDP-CVD)，依照器件特性及尺寸設(shè)計沉積厚度為100埃至500埃。所述刻蝕停止層110上具有第二介質(zhì)層120和第二介質(zhì)層120中的雙鑲嵌開口138，所述雙鑲嵌開口138截止于所述第一金屬互連層105表面。所述第二介質(zhì)層120也就是所謂的金屬間介質(zhì)層(Interlayerdielectric,ILD)，用以將不同的金屬層隔離絕緣，通常采用較低介電常數(shù)的材料，包括但不限于碳摻雜氧化硅、有機硅酸鹽玻璃(Organosilicateglass,OSG)、氟硅玻璃(Fluorosilicateglass,FSG)、磷硅玻璃(Phosphosilicateglass,PSG)中的一種或至少兩種組合。所述介質(zhì)層120采用化學(xué)氣相沉積法制造，優(yōu)選的是等離子輔助化學(xué)氣相沉積法(PECVD)或高密度等離子輔助化學(xué)氣相沉積法(HDP-CVD)，依照器件特性及尺寸設(shè)計沉積厚度為500埃至3000埃。所述雙鑲嵌開口138包括用于填充金屬連線的溝槽132(Trench)和用于填充金屬插塞的通孔123(Via)，下文所述在雙鑲嵌開口中進行的工藝均同時在溝槽132和通孔123中進行。步驟S2，在包括所述雙鑲嵌開口內(nèi)的介質(zhì)層上形成阻擋層。所述形成阻擋層可以采用物理氣相沉積法。具體的，如圖5所示，采用等離子體磁控濺射法在包括所述雙鑲嵌開口138內(nèi)的第二介質(zhì)層120的表面上淀積阻擋層137。所述阻擋層可以為至少兩個膜層的疊層結(jié)構(gòu)。例如，本實施例中，所述阻擋層137包括TaN膜133和TaN膜133上的Ta膜134，其中TaN膜133可以實現(xiàn)與第二介質(zhì)層120的良好附著力，而Ta膜134不僅與TaN膜133附著良好，而且能夠與之后填充的金屬良好接觸，降低接觸電阻。并不限于以上所述的情況，所述阻擋層也可以為其他的多層(兩層或兩層以上)結(jié)構(gòu)，如TiN/Ti的疊層，實際上，阻擋層首先要提供填充金屬與介質(zhì)層之間的牢固接觸，其次要能夠阻止金屬向介質(zhì)中擴散，再次要具有較低的接觸電阻，凡是滿足上述要求的膜層和材料均可作為阻擋層。所述阻擋層137優(yōu)選的采用物理氣相沉積法，例如等離子體磁控濺射法。圖7為等離子體磁控濺射裝置的示意圖，等離子體在電場作用下射向腔室上部的靶材3，將靶材中的材料例如鉭濺射出來，鉭沉積在腔室下方半導(dǎo)體基片上2沉積形成鉭膜層，或者與等離子體中的氮反應(yīng)后沉積在半導(dǎo)體基片上形成氮化鉭。該裝置中放置半導(dǎo)體基片的底座不能夠旋轉(zhuǎn)。步驟S3，采用等離子體刻蝕所述雙鑲嵌開口內(nèi)的阻擋層以減薄或去除雙鑲嵌開口底部的阻擋層。所述等離子體刻蝕包括交替進行的第一刻蝕和第二刻蝕，所述第一刻蝕與第二刻蝕的區(qū)別僅在于，所述等離子體相對于所述半導(dǎo)體基片，在半導(dǎo)體基片直徑方向的分布相反。所述第一刻蝕和第二刻蝕，等離子體的激勵功率、激勵頻率、工藝氣體等其他工藝參數(shù)均相同。具體地，如圖6所示，對雙鑲嵌開口138底部的阻擋層進行減薄或去除，這一過程也會同時增厚雙鑲嵌開孔138側(cè)壁的阻擋層，這樣進行該步驟S3是由于隨著半導(dǎo)體技術(shù)的發(fā)展，雙鑲嵌開口138的深寬比越來越大，所述阻擋層137在雙鑲嵌開口138內(nèi)部的覆蓋性不好，底部膜層較厚，這樣的結(jié)構(gòu)在形成金屬互連層后，將導(dǎo)致雙鑲嵌開口138的底部電荷積累，漏電流增大，因此，將底部的阻擋層減薄或去除，隨后在雙鑲嵌開口138內(nèi)形成的第二金屬互連層可與所述第一金屬互連層105良好接觸；而側(cè)壁的阻擋層增厚，則能夠提高阻擋層的阻擋效果。優(yōu)選的，所述等離子體刻蝕所采用的設(shè)備具有電磁線圈，該電磁線圈對等離子體具有電磁力作用，從而影響其分布或偏轉(zhuǎn)，步驟S3中所述第一刻蝕和第二刻蝕的交替進行通過交替改變所述電磁線圈中的電流方向而實現(xiàn)。由于電磁線圈通過電磁力對等離子體的分布和偏轉(zhuǎn)有影響，而電磁線圈中通電才產(chǎn)生電磁力，則改變電磁線圈中電流的方向，即可反向電磁力的方向，進而將等離子體的分布反轉(zhuǎn)，也就是實現(xiàn)第一刻蝕和第二刻蝕的交替進行。發(fā)明人研究發(fā)現(xiàn)，經(jīng)常會發(fā)生對整個半導(dǎo)體基片上的芯片的兩側(cè)(沿直徑方向)刻蝕不均勻的情況，這是由于在采用等離子體刻蝕所述雙鑲嵌開口內(nèi)的阻擋層針對的傳統(tǒng)技術(shù)中，對雙鑲嵌開口底部的阻擋層進行等離子體刻蝕時，在實際生產(chǎn)過程中經(jīng)常對整個半導(dǎo)體基片上的芯片沿直徑方向刻蝕不均勻的情況，圖2為傳統(tǒng)的阻擋層形成方法采用等離子體刻蝕阻擋層，在整個半導(dǎo)體基片上的刻蝕速率分布圖，即圖1對應(yīng)的阻擋層刻蝕速率的分布圖，各個測試點代表芯片的刻蝕速率，如圖所示，在整個半導(dǎo)體基片上，沿直徑方向上，左邊的刻蝕速率明顯低于右邊的刻蝕速率，這樣造成半導(dǎo)體基片右邊的芯片中雙鑲嵌開口底部的阻擋層較厚，導(dǎo)致接觸電阻增大，容易引起電荷積累，使右邊芯片的漏電流較半導(dǎo)體基片的左邊更大。比較圖l和圖2并結(jié)合以上分析，可見，正是由于等離子體對阻擋層的刻蝕不均勻，才導(dǎo)致了整個半導(dǎo)體基片上沿直徑方向芯片漏電流不均勻，而上述刻蝕不均勻可能的誘因之一是等離子體的分布不均勻，換言之，例如對圖2的情況來說，等離子體在半導(dǎo)體基片的左邊分布較弱，在半導(dǎo)體基片的右邊分布較強。本實施例所述的阻擋層的形成方法中，對雙鑲嵌開口底部的阻擋層等離子體刻蝕分為第一刻蝕和第二刻蝕，而所述第一刻蝕和第二刻蝕相對于半導(dǎo)體基片而言，沿直徑方向的等離子體分布相反，這樣通過兩個等離子體刻蝕之間的平衡，能夠避免單一等離子體7刻蝕過程中由于等離子體分布不均勻引起的刻蝕速率不均勻，從而能夠提高工藝的一致性，使整個半導(dǎo)體基片上的芯片漏電流均勻分布?？蛇x的，所述等離子體刻蝕過程中，所述交替進行的第一刻蝕和第二刻蝕各進行一次。例如，傳統(tǒng)技術(shù)中等離子體刻蝕的時間為16秒，則本實施例中，第一刻蝕進行8秒，第二刻蝕進行8秒。當(dāng)然，所述第一刻蝕和第二刻蝕也可以根據(jù)實際工藝的需要交替進行至少兩次，例如，第一刻蝕進行3秒，第二刻蝕進行5秒，然后，進行第一刻蝕進行5秒，再進行第二刻蝕5秒。發(fā)明人研究方向，所述第一刻蝕和第二刻蝕的時間比例對刻蝕的均勻性有重要影響，優(yōu)選的，所述第一刻蝕的時間占總的刻蝕時間的20%至50%。表1為第一刻蝕占所述等離子體刻蝕不同時間比例對應(yīng)的刻蝕速率均勻度，刻蝕均勻度越小表示均勻性也越好，圖8至圖11為第一刻蝕所占不同的時間比例所對應(yīng)的刻蝕速率分布圖，圖8、圖9、圖10、圖11、表示的時間比例分別為20%、30%、40%、50%。結(jié)合表1和圖8至圖11，可見，第一刻蝕占總的刻蝕時間的20%至50%的范圍內(nèi)，刻蝕速率的均勻性相對更好。表1<table>tableseeoriginaldocumentpage8</column></row><table>所述第一刻蝕和第二刻蝕例如采用圖7所示的等離子體濺射裝置，與阻擋層的形成采用同一設(shè)備，這樣可以在阻擋層形成之后，直接利用等離子體濺射裝置的反濺射(re-sputter)工藝進行等離子體刻蝕，減薄或去除雙鑲嵌開口138底部的阻擋層，有利于提高生產(chǎn)效率。圖中電磁線圈l通過電磁力對等離子體的分布和偏轉(zhuǎn)有影響。在本發(fā)明的另一實施例中，所述阻擋層的形成方法，采用等離子體刻蝕所述雙鑲嵌開口內(nèi)的阻擋層以減薄或去除雙鑲嵌開口底部的阻擋層之后，還包括修復(fù)經(jīng)過等離子體刻蝕的阻擋層表面。具體的，例如，由TaN膜和TaN膜上的Ta膜組成的疊加的阻擋層，在經(jīng)過所述等離子體刻蝕之后，再采用磁控濺射法沉積一薄層Ta膜，因為所述等離子體刻蝕雖然減薄或去除了雙鑲嵌開口底部的阻擋層，而同時也會損傷側(cè)壁已有的阻擋層，通過再次沉積一薄層Ta膜(工藝參數(shù)均與最初沉積的Ta膜相同，厚度僅為其5%-20%)，可將等離子體引入的損傷修復(fù)，能夠進一步提高阻擋層的可靠性。在本發(fā)明的又一實施例中，所述第一刻蝕和第二刻蝕的交替進行通過沿直徑方向交替反轉(zhuǎn)所述半導(dǎo)體基片而實現(xiàn)，前述實施例是反轉(zhuǎn)影響等離子體的電磁力，而本實施例是通過反轉(zhuǎn)半導(dǎo)體基片的位置，這樣也能夠反轉(zhuǎn)等離子體相對于半導(dǎo)體基片的分布，也可以實現(xiàn)與前述實施例同樣的效果。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。需要說明的是，以上實施例中均已雙鑲嵌開口中阻擋層的形成過程為例，除此以外，半導(dǎo)體制造過程中的各種通孔或溝槽，凡是具有起到隔離作用的阻擋層，也可以采用所述的阻擋層的形成方法，均在本發(fā)明的保護范圍之內(nèi)。雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。9權(quán)利要求一種阻擋層的形成方法，包括提供半導(dǎo)體基片，所述半導(dǎo)體基片上具有介質(zhì)層和所述介質(zhì)層內(nèi)的開口；在包括所述開口內(nèi)的介質(zhì)層上形成阻擋層；采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層；其特征在于，所述等離子體刻蝕包括交替進行的第一刻蝕和第二刻蝕，所述第一刻蝕與第二刻蝕的區(qū)別在于所述等離子體相對于所述半導(dǎo)體基片，在半導(dǎo)體基片直徑方向的分布相反。2.根據(jù)權(quán)利要求1所述的阻擋層的形成方法，其特征在于，所述等離子體刻蝕的設(shè)備具有電磁線圈，所述第一刻蝕和第二刻蝕的交替進行通過交替改變所述電磁線圈中的電流方向而實現(xiàn)。3.根據(jù)權(quán)利要求1或2所述的阻擋層的形成方法，其特征在于，所述等離子體刻蝕過程中，所述交替進行的第一刻蝕和第二刻蝕各進行一次。4.根據(jù)權(quán)利要求3所述的阻擋層的形成方法，其特征在于，所述第一刻蝕的時間占總的刻蝕時間的20%至50%。5.根據(jù)權(quán)利要求1所述的阻擋層的形成方法，其特征在于，所述采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層之后，還包括修復(fù)經(jīng)過等離子體刻蝕的阻擋層表面。6.根據(jù)權(quán)利要求1所述的阻擋層的形成方法，其特征在于，所述在包括開口內(nèi)的介質(zhì)層上形成阻擋層采用磁控濺射法。7.根據(jù)權(quán)利要求6所述的阻擋層的形成方法，其特征在于，所述等離子體刻蝕與所述形成阻擋層采用同一磁控濺射設(shè)備。8.根據(jù)權(quán)利要求1所述的阻擋層的形成方法，其特征在于，所述第一刻蝕和第二刻蝕的交替進行通過沿直徑方向交替反轉(zhuǎn)所述半導(dǎo)體基片而實現(xiàn)。9.根據(jù)權(quán)利要求1所述的阻擋層的形成方法，其特征在于，所述阻擋層為至少兩個膜層組成的疊層結(jié)構(gòu)。10.根據(jù)權(quán)利要求9所述的阻擋層的形成方法，其特征在于，所述至少兩個膜層包括TaN膜和所述TaN膜上的Ta膜。11.根據(jù)權(quán)利要求l所述的阻擋層的形成方法，其特征在于，所述開口包括雙鑲嵌開口、溝槽或通孔。全文摘要本發(fā)明提供一種阻擋層的形成方法，包括提供半導(dǎo)體基片，所述半導(dǎo)體基片上具有介質(zhì)層和所述介質(zhì)層內(nèi)的開口；在包括所述開口內(nèi)的介質(zhì)層上形成阻擋層；采用等離子體刻蝕所述開口內(nèi)的阻擋層以減薄或去除開口底部的阻擋層；所述等離子體刻蝕包括交替進行的第一刻蝕和第二刻蝕，所述第一刻蝕與第二刻蝕的區(qū)別在于所述等離子體相對于所述半導(dǎo)體基片，在半導(dǎo)體基片直徑方向的分布相反。采用所述方法能夠改善等離子體刻蝕的均勻性，提高整個半導(dǎo)體基片上芯片的漏電流的均勻性。文檔編號H01L21/3213GK101764083SQ20081020806公開日2010年6月30日申請日期2008年12月25日優(yōu)先權(quán)日2008年12月25日發(fā)明者聶佳相申請人:中芯國際集成電路制造(上海)有限公司