專利名稱：用于提高可靠性的半導(dǎo)體器件封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路。更具體而言，本發(fā)明涉及高可靠性的集成電路封裝， 包括例如屏蔽集成電路免受輻射如電離輻射，但并不限于此。
背景技術(shù)：
使用集成電路器件的各種應(yīng)用對通常不出現(xiàn)在消費應(yīng)用中的集成電路器件提出要 求。例如在空間衛(wèi)星應(yīng)用中，空間環(huán)境中存在不同水平的電離輻射，這通常導(dǎo)致集成 電路芯片(die)暴露于超出集成電路芯片總耐受劑量的輻射量下。結(jié)果，集成電路芯 片會受損，或者運行不正常，例如性能參數(shù)漂移或功能喪失。因而，集成電路器件會 變得不可靠。
此外，在集成電路器件內(nèi)過量的熱積累會導(dǎo)致集成電路芯片在超出其工作溫度范 圍的溫度下運行，反過來潛在地導(dǎo)致對集成電路芯片的損害，或者如通過出錯而導(dǎo)致 集成電路芯片的性能不可靠。
同時，送入空間的集成電路必須足夠堅固以經(jīng)受住航天器從地球發(fā)射、在空間中 展開和一旦展開而可能發(fā)生的一定量的與沖擊相關(guān)的損傷。因此，空間中使用的集成 電路芯片不僅必須提供一種機械裝置(mechanism)或者與該機械裝置結(jié)合使用以防 止集成電路芯片暴露于超出其總耐受劑量的電離輻射下，而且必須提供一種機械裝置 或者與該機械裝置結(jié)合使用以維持集成電路芯片的溫度在其工作溫度范圍內(nèi)，同時維 持或提高集成電路封裝的機械強度。
送入空間的集成電路器件的另一重要方面是這種集成電路器件必須重量足夠輕以 符合從地球發(fā)射到空間如地球軌道的集成電路器件所固有的重量限制。因此，為了解 決對用于防止集成電路暴露于超出其總耐受劑量的電離輻射下的裝置的需求和對用
于維持集成電路芯片的溫度在其工作范圍內(nèi)的裝置的需求，以及對機械強度的要求， 用于空間環(huán)境的集成電路器件必須是輕質(zhì)的。
因此，在許多輻射環(huán)境中，集成電路芯片必須屏蔽輻射以便可靠地運行。例如， 如上所述，在空間環(huán)境中，集成電路芯片必須是被屏蔽免受電離輻射的，否則電路會 不能可靠地運行。另外，集成電路芯片可能需要被屏蔽免受例如X射線，X射線可能 損害電路芯片而使其失效或者不可靠運行。在空間環(huán)境中，維修例如更換已經(jīng)失效或 者變得不可靠的部件是非常昂貴的或者完全不可能。因此，用于空間環(huán)境中的集成電 路芯片應(yīng)該被屏蔽免受電離輻射和X射線輻射中之一或二者以便可靠地運行。
一直以來，當(dāng)封裝用于高輻射環(huán)境例如空間中的集成電路芯片時，由于空間發(fā)射 所固有的重量限制以及重量和電子電路器件將承受的慣性機械力之間的關(guān)系，使得封 裝的尺寸和重量成為主要關(guān)心的問題。因此，體積非常大或非常重的集成電路器件不 僅增加了使用集成電路器件的系統(tǒng)的發(fā)射成本，而且可能更重要的是降低了集成電路 器件的可靠性。例如，集成電路器件會由于部件的重量對集成電路器件內(nèi)部焊點產(chǎn)生 更大的應(yīng)力而變得不可靠，所述焊點例如將集成電路器件連接到電路板的焊點，或者 固定集成電路器件封裝蓋的焊點。因此，集成電路器件重量的減小不僅有益于使得集 成電路器件更輕并因此降低系統(tǒng)的重量，而且對焊點產(chǎn)生更小的應(yīng)力并因此提高集成 電路器件和使用該集成電路器件的系統(tǒng)的可靠性。
迄今為止，多芯片模塊提供包含封裝的集成電路器件和在單層集成電路器件封裝 內(nèi)的多集成電路芯片(multiple integrated circuit die)。多芯片模塊在其封裝內(nèi)部、外 部或者同時在封裝內(nèi)部和外部需要足夠的屏蔽材料以保護(hù)多芯片模塊內(nèi)最敏感的多 集成電路芯片，從而保證多芯片模塊內(nèi)最敏感的集成電路芯片的可靠性。影響該屏蔽 量所需要的屏蔽材料的量不僅導(dǎo)致不可接受的高重量，并且導(dǎo)致不可接受的高成本， 如下文所詳細(xì)闡述的那樣。
此外，多芯片模塊(或單片集成電路器件)中外部屏蔽材料的量大大降低了集成 電路封裝蓋和集成電路封裝的側(cè)壁或基底之間密封的一致性，特別是將集成電路器件 設(shè)計用于敏感集成電路芯片和/或苛刻的空間環(huán)境時。隨著所需屏蔽材料的量如厚度 變得更大時，制造工藝實現(xiàn)蓋和側(cè)壁或基底之間密封的能力變得更低。這是由于屏蔽
材料除了為多芯片模塊(或單片集成電路器件)內(nèi)的集成電路芯片提供保護(hù)外，還作 為散熱器并因此影響用于實現(xiàn)蓋和側(cè)壁或基底之間密封的焊接過程。但是，蓋和側(cè)壁 或基底之間的密封是重要的，這是由于這種密封使水分和其它化學(xué)污染物不能滲透集 成電路器件和引起集成電路器件芯片劣化從而引起集成電路器件失效或降低集成電 路器件的可靠性。
獲得密封的能力還隨著集成電路器件封裝尺寸的增加而降低。可用于例如蓋中的 屏蔽材料和用于集成電路器件封裝的側(cè)壁和/或基底的材料都響應(yīng)熱變化而以一定的 速率膨脹和收縮，所述速率取決于所使用的材料。當(dāng)蓋和側(cè)壁或基底之間的密封長度 增加時，蓋相對于側(cè)壁或基底響應(yīng)熱變化的膨脹或收縮的量之間的差值增加。這在蓋 和側(cè)壁或基底之間的界面處產(chǎn)生彎曲，反過來由于該界面處的應(yīng)力和應(yīng)變增加而降低 制造工藝實現(xiàn)密封的能力。如上所述，缺乏實現(xiàn)密封的能力是所不希望的。
本領(lǐng)域普通技術(shù)人員將容易理解，設(shè)計用于空間環(huán)境中的集成電路器件所存在的 上述問題在其它環(huán)境中也存在。因此，下面描述的實施方案將理解為具有空間應(yīng)用之 外的許多應(yīng)用。例如，在高容量、高密度器件中散熱是重要的課題。,本文描述的實施 方案為迄今已知的器件提供散熱方面的重大改進(jìn)。
具體地，由于對大量存儲器和其它高容量集成電路器件的需求已經(jīng)隨著復(fù)雜性、 處理能力和處理器位數(shù)的增加而增加，因此對壓縮記憶存儲器件和其它高容量和高密 度集成電路器件的需求已經(jīng)增加。大量電路例如高容量存儲模塊產(chǎn)生大量的熱，這會 最終引起高容量存儲模塊失效或者變得不可靠。封裝高容量、高密度存儲模塊的現(xiàn)有 方法包括在塑料封裝中相互依次堆疊多個存儲芯片。存儲芯片的傳統(tǒng)塑料封裝沒有為 高可靠性高容量、高密度的存儲模塊提供足夠的散熱。缺乏足夠的散熱能力導(dǎo)致更大 的集成電路器件和更小的電路密度。而且，缺乏散熱能力使得集成電路器件的失效或 不可靠性增加。
因此，需要改進(jìn)的集成電路器件和方法以解決上文所述的各種問題以及其它問題。

發(fā)明內(nèi)容
在多種實施方案中，通過提供高度可靠的多層集成電路器件，本發(fā)明有利地解決
了上述需求和其它需求。
在一個實施方案中，本發(fā)明包括輻射屏蔽集成電路器件，該集成電路器件包含有 電路封裝的多個封裝層；與電路封裝結(jié)合的輻射屏蔽基底；和與輻射屏蔽基底結(jié)合的 電路芯片；與多個封裝層結(jié)合的輻射屏蔽蓋；和多個引腳連接器(pin connector);其 中電路芯片被屏蔽免于接收大于該電路芯片總耐受劑量的輻射量；其中多個封裝層相 互依次堆疊，使得第一封裝層的底部用作第二封裝層的頂部。
在另一個實施方案中，本發(fā)明可以描述為具有以下特征包含含有電路封裝的多 個封裝層的輻射屏蔽集成電路器件；與電路封裝結(jié)合的輻射屏蔽蓋；與電路封裝結(jié)合 的電路芯片；與多個封裝層結(jié)合的輻射屏蔽基底；和多個引腳連接器；其中電路芯片 被屏蔽免于接收大于該電路芯片總耐受劑量的輻射量；其中多個封裝層相互依次堆 疊。
在又一個實施方案中，本發(fā)明有利地包括屏蔽集成電路器件的方法，所述方法包 括形成含有第一輻射屏蔽基底、第一電路封裝和第一電路芯片的第一封裝層；形成包 含第二輻射屏蔽基底、第二電路封裝和第二電路芯片的第二封裝層；使第一封裝層的 底部與第二封裝層的頂部結(jié)合；以及使蓋與第一封裝層結(jié)合。
本發(fā)明的其它實施方案還涉及
1. 輻射屏蔽集成電路器件，包括 多個封裝層，所述多個封裝層包括
電路封裝；
與所述電路封裝結(jié)合的輻射屏蔽基底；和 與所述輻射屏蔽基底結(jié)合的電路芯片；和 與所述多個封裝層結(jié)合的輻射屏蔽蓋；
其中所述電路芯片被屏蔽免于接收超出所述電路芯片總耐受劑量的輻射量； 其中所述多個封裝層相互依次堆疊，使得第一封裝層的底部用作第二封裝層的頂部。
2. 項目1的輻射屏蔽集成電路器件，還包括 與所述輻射屏蔽基底結(jié)合的襯底；和
與所述襯底結(jié)合的多個電路芯片。
3. 項目2的輻射屏蔽集成電路器件，還包括在所述襯底中、將所述多個電路芯 片結(jié)合到所述輻射屏蔽基底的多個熱通道。
4. 項目2的輻射屏蔽集成電路器件，還包括在所述多個封裝層之間、將所述多 個輻射屏蔽基底的第一個結(jié)合到所述多個輻射屏蔽基底的第二個的熱連接。
5. 項目2的輻射屏蔽集成電路器件，其中所述多個輻射屏蔽基底的第一個用作 所述輻射屏蔽集成電路器件的散熱器。
6. 項目1的輻射屏蔽集成電路器件，其中所述多個封裝層利用焊球和絲網(wǎng)印刷 焯齊U (screened on solder paste)中的一禾中連接。
7. 項目1的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋是高Z材料。
8. 項目1的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底是高Z材料。
9. 項目1的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底用作散熱器。
10. 項目1的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋包含高Z材料和低Z 材料。
11. 項目1的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底包含高Z材料和低 Z材料。
12. 輻射屏蔽集成電路器件，包括 多個封裝層，所述多個封裝層包括
電路封裝；
與所述電路封裝結(jié)合的輻射屏蔽蓋；和 與所述電路封裝結(jié)合的電路芯片；和 與所述多個封裝層結(jié)合的輻射屏蔽基底；和
其中所述電路芯片被屏蔽免于接收超出所述電路芯片的總耐受劑量的輻射量； 其中所述多個封裝層相互依次堆疊。
13. 項目12的輻射屏蔽集成電路器件，還包括
與所述電路封裝結(jié)合的襯底；和
與所述襯底結(jié)合的多個電路芯片。
14. 項目13的輻射屏蔽集成電路器件，還包括將所述襯底連接到所述電路封裝 的多個焊球。
15. 項目12的輻射屏蔽集成電路器件，其中用焊球連接所述多個封裝層。
16. 項目12的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋是高Z材料。
17. 項目12的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底是高Z材料。
18. 項目12的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底用作散熱器。
19. 項目12的輻射屏蔽集成電路器件，其中所述多個封裝層是密封的。
20. 項目12的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋包含高Z材料和低Z 材料。
21. 項目12的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底包含高Z材料和 低Z材料。
22. 屏蔽集成電路器件的方法，包括
形成包括第一輻射屏蔽基底、第一封裝和第一電路芯片的第一封裝層； 形成包括第二輻射屏蔽基底、第二封裝和第二電路芯片的第二封裝層； 使所述第一封裝層的底部與所述第二封裝層的頂部結(jié)合；和 使蓋與所述第一封裝層結(jié)合。
23. 項目22的屏蔽集成電路器件的方法，還包括由高Z材料形成蓋。
24. 項目22的屏蔽集成電路器件的方法，還包括由高Z材料形成第一輻射屏蔽 基底和第二輻射屏蔽基底。
25. 項目22的屏蔽集成電路器件的方法，其中所述第一電路芯片接收小于所述 第一電路芯片總耐受劑量的輻射量。
26. 項目22的屏蔽集成電路器件的方法，其中所述第二電路芯片接收小于所述 第二電路芯片總耐受劑量的輻射量。
27. 高密度電路封裝，包括 多個封裝層，所述多個封裝層包括-
電路封裝；
與所述電路封裝結(jié)合的導(dǎo)熱性基底；和 與所述導(dǎo)熱性基底結(jié)合的電路芯片； 其中所述電路芯片通過熱通道與所述導(dǎo)熱性基底結(jié)合。
28. 項目27的電路封裝，還包括與所述導(dǎo)熱性基底結(jié)合的熱層連接器。
29. 項目28的電路封裝，其中所述電路芯片包括存儲器。
30. 項目27的電路封裝，其中所述導(dǎo)熱性基底包含輻射屏蔽材料。
31. 項目30的電路封裝，其中所述電路芯片被屏蔽免于接收超出所述電路芯片 總耐受劑量的輻射量。
32. 項目27的電路封裝，還包括與所述多層的頂部結(jié)合的導(dǎo)熱性蓋。
33. 項目27的電路封裝，其中所述電路封裝包含陶瓷。
34. 屏蔽集成電路器件的方法，包括
形成包括第一輻射屏蔽蓋、第一封裝和第一電路芯片的第一封裝層； 形成包括第二輻射屏蔽蓋、第二封裝和第二電路芯片的第二封裝層； 使所述第一封裝層的頂部與所述第二封裝層的底部結(jié)合；和 使基底與所述第一封裝層結(jié)合。
35. 項目34的屏蔽集成電路器件的方法，還包括由高Z材料形成基底。
36. 項目34的屏蔽集成電路器件的方法，還包括由高Z材料形成第一輻射屏蔽 蓋和第二輻射屏蔽蓋。
37. 項目34的屏蔽集成電路器件的方法，其中所述第一電路芯片接收小于所述 第一電路芯片總耐受劑量的輻射量。
38. 項目34的屏蔽集成電路器件的方法，其中所述第二電路芯片接收小于所述 第二電路芯片總耐受劑量的輻射量。
39. 制造高度可靠的封裝的方法，所述封裝保護(hù)所述封裝的不同層內(nèi)的多個集成 電路芯片免受輻射，所述方法包括下列步驟
將第一電路芯片置于所述封裝的第一層內(nèi)；
為所述封裝的第一層提供蓋以充分屏蔽所述第一電路芯片免于通過所述蓋接收 超出所述第一電路芯片總耐受劑量的輻射量；
將第二電路芯片置于所述封裝的內(nèi)層中；和
為所述內(nèi)封裝提供內(nèi)屏蔽層，使得所述蓋和所述內(nèi)屏蔽層的屏蔽足以屏蔽所述第 二電路芯片免于通過所述蓋和所述內(nèi)屏蔽層接收超出所述第二電路芯片總耐受劑量 的輻射量。
40. 項目39的方法，其中所述第一電路芯片具有的總耐受劑量大于所述第二電 路芯片的總耐受劑量。
41. 項目39的方法，還包括將基底置于所述封裝上。
42. 制造高密度電路封裝的方法，包括 形成多個封裝層，所述多個封裝層包括
電路封裝；
與所述電路封裝結(jié)合的導(dǎo)熱性基底；和 與所述導(dǎo)熱性基底結(jié)合的電路芯片； 使所述電路芯片通過熱通道與所述導(dǎo)熱性基底結(jié)合。
43. 項目42的方法，還包括使導(dǎo)熱性蓋與所述多個封裝層中的一層結(jié)合。
44. 項目42的方法，其中所述電路芯片是存儲器。
45. 項目42的方法，還包括由銅一鎢形成所述導(dǎo)熱性基底。
46. 制造高密度電路封裝的方法，包括 使導(dǎo)熱性基底與第一封裝層結(jié)合； 使第一電路芯片與所述導(dǎo)熱性基底結(jié)合； 使第二封裝層與所述第一封裝層結(jié)合；和使第二電路芯片與所述導(dǎo)熱性基底結(jié)合。
47. 項目46的方法，還包括在所述第一封裝層和所述第二封裝層之間結(jié)合導(dǎo)熱層。
48. 項目47的方法，還包括利用熱通道使所述導(dǎo)熱層與所述導(dǎo)熱性基底結(jié)合。
49. 項目47的方法，還包括使導(dǎo)熱性蓋與所述第二封裝層結(jié)合。
50. 項目49的方法，還包括利用熱通道使所述導(dǎo)熱性蓋與所述導(dǎo)熱層結(jié)合。


通過附圖中的實施例來闡述本發(fā)明，但并不限于此，附圖中相同的附注表示類似 的元件，其中
圖1說明分離成層的屏蔽封裝，該封裝設(shè)計來屏蔽多個電子電路芯片免受輻射；
圖2說明圖1中所述層組裝之后的屏蔽封裝；
圖3是表示測定根據(jù)本發(fā)明的多層屏蔽封裝所需屏蔽量的方法的流程圖4說明設(shè)計來屏蔽直接安裝在陶瓷封裝上的多個電子電路芯片免受輻射的多層 屏蔽封裝；
圖5說明設(shè)計來屏蔽直接安裝在屏蔽層上的多個電子電路芯片免受輻射的多層屏 蔽封裝；
圖6說明設(shè)計來屏蔽直接安裝在襯底上的多個電子電路芯片免受輻射的多層屏蔽 封裝。
圖7說明設(shè)計來屏蔽直接安裝在襯底上的多個電子電路芯片免受輻射的多層屏蔽 封裝。
圖8說明設(shè)計來屏蔽直接安裝在襯底上的多個電子電路芯片免受輻射的多層屏蔽 封裝。
圖9說明用于從多個電路芯片散熱的封裝；和
圖10是表示制造根據(jù)本發(fā)明的高可靠性多層電子電路器件的方法的流程圖。
本領(lǐng)域技術(shù)人員將理解，附圖中的元件是為簡單和清楚起見而圖示的，不一定是
按比例畫出的。例如，附圖中一些元件的尺寸可以相對于其它元件被放大以有助于增 加對本發(fā)明的實施方案的理解。
具體實施例方式
有利地，在多種實施方案中，本發(fā)明提供高可靠性集成電路器件和由此形成的集 成電路器件封裝。本發(fā)明實施方案提供集成電路器件封裝，該封裝保護(hù)集成電路器件 封裝內(nèi)的集成電路芯片免受電離輻射、X射線輻射、機械力、熱失效和化學(xué)污染物中 至少一種的干擾。另外，所述多種實施方案可以提供具有高制造生產(chǎn)率的高可靠性集 成電路器件封裝。
在一些實施方案中，本發(fā)明提供保護(hù)多個集成電路芯片免受存在于在空間環(huán)境中 的輻射的輻射屏蔽器件和方法。接觸集成電路芯片的輻射會導(dǎo)致集成電路芯片失效或 變得不可靠。輻射屏蔽保護(hù)多個集成電路芯片免于接收大于集成電路器件封裝內(nèi)多個 集成電路芯片中每一個的總耐受劑量的輻射量。在一些實施方案中，與相同集成電路 器件封裝內(nèi)的其它集成電路芯片相比較，多個集成電路芯片中的一些將需要更高的屏 蔽量。有利的是本發(fā)明實施方案提供具有多屏蔽層的集成電路器件封裝，其中當(dāng)與封 裝內(nèi)的其它集成電路芯片相比需要相對更大的屏蔽量的集成電路芯片置于更接近集 成電路封裝中心的位置處時，其具有保護(hù)這種集成電路芯片免受輻射的多屏蔽層。這 提供了高度可靠的集成電路器件封裝，保護(hù)多個集成電路芯片免受超出多個集成電路 芯片中每一個的總耐受劑量的輻射量，同時沒有付出迄今己知方法的重量或尺寸(占 用空間footprint)"代價"。由于每個集成電路芯片受到保護(hù)免受大于每一個總耐受劑 量的輻射量，因此該集成電路器件在輻射環(huán)境如空間環(huán)境中是十分可靠的。
在其它實施方案中，本發(fā)明提供引入產(chǎn)生大量熱的集成電路芯片的集成電路器件 封裝和方法。有利的是，這些實施方案的集成電路器件封裝用作散熱器，因此防止集 成電路芯片由于高工作溫度而失效或變得不可靠。通常，高溫是由集成電路芯片本身 引起，但是外部溫度也可導(dǎo)致高溫。
有利的是，本發(fā)明實施方案提供可以散逸由集成電路芯片如大量存儲器產(chǎn)生的熱 的高容量、高密度存儲模塊。本發(fā)明實施方案通過使用集成電路器件封裝的蓋和基底
的至少一個作為熱導(dǎo)體而能夠散熱。與其它多層器件相比，本發(fā)明實施方案能夠散逸 大量的熱同時在電路板上占用相對小的空間。
多層器件通常是封裝在塑料封裝中的相互依次堆疊并且作為例如存儲模塊出售的 集成電路群。由于塑料殼體不是有效的散熱器，為了使這些封裝有效地散熱，與本發(fā) 明實施方案相比而言需要相對更大量的熱導(dǎo)體。在本發(fā)明實施方案中，蓋和/或基底 由導(dǎo)熱性材料制成。因此，導(dǎo)熱性基底和/或蓋不僅存在于集成電路器件封裝的頂部 和/或底部，而且還存在于每層集成電路器件之間(或至少兩層之間)。結(jié)果，不僅從 集成器件封裝的上面和下面而且還從集成電路器件的層之間通過熱導(dǎo)體散熱。因此， 與包封在塑料封裝中的存儲模塊相比，導(dǎo)熱性基底和/或蓋允許大量的熱散逸，并因 此需要更少的熱導(dǎo)體來散熱從而容許更輕、更緊湊的多層器件。
更緊湊的多層器件的另一個優(yōu)點在于它提供增加的電路密度。由于與印刷電路板 上具有更長走線(trace)或具有與走線連接的更離散的組件的器件相比，具有很短走 線的電路器件通常運行得更快和更可靠，因此希望增加電路密度。走線越短，電磁耦 合就越,少并且存在電路走線問題的可能性也越小。因此，電于本發(fā)明實施方案的更緊
湊的多層器件使得能夠使用更短的走線，因此本發(fā)明實施方案的多層器件比現(xiàn)有的器 件更可靠。
有利的是，與含有相同量的存儲器的單層封裝相比，本發(fā)明實施方案提供高散熱 的同時減小封裝的尺寸和重量。通過堆疊層，蓋和基底的尺寸均大大減少。這是由于 集成電路芯片是相互疊置而不是相互鄰接或并排，因此占據(jù)更小的面積并容許更小的 蓋和基底。當(dāng)在一些實施方案中蓋和基底是非常致密的材料時，尺寸的減少還提供大 的重量節(jié)省，因此，所使用的材料面積的減少對應(yīng)于大量的重量減少。這在提供更小 器件的同時還具有用于蓋和/或基底的足夠的導(dǎo)熱材料從而有效地散熱。在一些實施 方案中，器件的每一層通過熱通道(導(dǎo)熱性連接)連接至蓋和/或基底，這使得集成 電路器件封裝的所有層能夠正常散熱。在另外的實施方案中，集成電路器件還熱連接 至板級(board-level)散熱器或系統(tǒng)散熱器以允許進(jìn)一步散熱。因此，與含有相同量 的存儲器的單層封裝相比，本發(fā)明實施方案有利地提供能夠散熱的存儲模塊，同時大 大減小封裝的體積和/或封裝的面積(占用空間)。在一個優(yōu)選實施方案中，蓋和/或基底由銅一鎢制成。通常輻射屏蔽所需的銅鎢量滿足散熱的要求。
有利的是，本發(fā)明實施方案的集成電路器件封裝還具有比設(shè)計來容納類似量的存 儲器的單層現(xiàn)有技術(shù)封裝設(shè)計具有更好的制造生產(chǎn)率。有助于制造生產(chǎn)率的一個主要 原因是在蓋和側(cè)壁或基底或集成電路封裝之間實現(xiàn)密封的能力。這種實現(xiàn)密封的能力 與密封長度成指數(shù)相關(guān)。這是由于用于蓋和側(cè)壁或基底的材料之間的界面以一定的速 度彎曲，所述速度取決于所用的材料。在某一點上，存在過多的彎曲，并且界面處的 焊接完整性在引起這種彎曲的力的作用下失效。結(jié)果，界面的密封性受損。(這也是 由于在焊接工藝過程中材料不能夠相互緊靠齊平所致。)具有與本文所述實施方案相 同量存儲器的單層器件具有比本發(fā)明實施方案更大的蓋，即更長邊的蓋。因此，單層 器件的蓋更可能具有將會由于喪失密封性而導(dǎo)致失效的彎曲量。因此，本實施方案的 器件更加一致地在集成電路封裝的蓋和側(cè)壁或基底之間形成密封。這提高了本文所述 實施方案的制造生產(chǎn)率。
在另一個實施方案中，提供了高度可靠的封裝設(shè)計以保護(hù)封裝的不同層內(nèi)多個集 成電路芯片免受超出每一個多集成電路芯片的總耐受劑量的輻射量。根據(jù)本發(fā)明實施 方案，在封裝設(shè)計的不同層上的集成電路芯片可以具有不同的總耐受劑量，并被保護(hù) 以免受超出它們的總耐受劑量的輻射量。具有最小總耐受劑量的集成電路芯片被設(shè)置 在集成電路器件封裝的內(nèi)層(距離封裝的蓋和基底最遠(yuǎn))。這為更敏感的集成電路芯 片提供了足以防護(hù)所述更敏感的集成電路芯片的多層屏蔽，所述屏蔽足以防止所述更 敏感的集成電路芯片暴露于超出所述更敏感的集成電路芯片總耐受劑量的電離輻射 中，同時不將所有的集成電路芯片屏蔽到相同的程度，其中許多芯片不需要相同的屏 蔽量。這提供了用于容納多個集成電路芯片的高可靠性集成電路器件，所述多個集成 電路芯片具有不同的總耐受劑量并且所選擇的不同屏蔽量為這種總耐受劑量的函數(shù)。 因此，提供了更輕、面積更小、更密封、更可靠的集成電路器件。
根據(jù)本發(fā)明，提供用于制作高度可靠的封裝設(shè)計的示例性方法，所述封裝設(shè)計保 護(hù)封裝不同層內(nèi)的多個集成電路芯片免受超出多個集成電路芯片中每一個的總耐受 劑量的輻射量。首先，測定多個集成電路芯片的總耐受劑量。其次，測定高度可靠封 裝設(shè)計內(nèi)多個電路芯片的位置。通常，具有最大總耐受劑量的電路芯片將置于封裝的
頂層或底層。然后選擇由適當(dāng)數(shù)量和種類的材料制成的蓋和基底，使得具有最大總耐 受劑量的電路芯片被屏蔽免受超出其總耐受劑量的輻射量。接下來，將具有較小總耐 受劑量的電路芯片置于封裝的內(nèi)層之一上。然后將根據(jù)用于蓋和基底的材料的類型和 數(shù)量來選擇內(nèi)屏蔽層。選擇內(nèi)屏蔽層的量和類型，使得具有較小總耐受劑量的電路芯 片被屏蔽以免受超出其總耐受劑量的輻射量，同時考慮到其它屏蔽層。對所有剩余的 電路芯片重復(fù)該過程。通常，將更敏感的電路芯片置于封裝的內(nèi)層上，使得所有屏蔽 層的集合體提供防止集成電路芯片失效或變得不可靠所需要的屏蔽量。因此，根據(jù)本 發(fā)明實施方案，提供設(shè)計具有不同總耐受劑量的多個電路芯片的方法，其中一些電路 芯片可以具有不同的總耐受劑量。
根據(jù)實施方案，應(yīng)該理解，封裝設(shè)計被設(shè)計為高可靠性部件，用于在例如空間、 軍事和其它高可靠性消費應(yīng)用中工作。
參考圖1，示出了設(shè)計來屏蔽多個電子電路芯片免受輻射而分為多層的屏蔽封裝。 圖中示出了輻射屏蔽蓋102、第一層104、第二層106、第一屏蔽基底108、第二屏蔽 基底IIO、第一襯底112、第二襯底114、第一多個電路芯片116、第二多個電路芯片 118、第一電路封裝120、第二電路封裝122、第一多個導(dǎo)體124、第二多個導(dǎo)體126 和多個封裝引線(lead) 128。
圖1中示出了輻射屏蔽蓋102、第一層104、第二層106、第一屏蔽基底108、第 二屏蔽基底110、第一襯底112、第二襯底114、第一多個集成電路芯片116、第二多 個集成電路芯片118、第一電路封裝120、第二電路封裝122、第一多個導(dǎo)體124、第 二多個導(dǎo)體126和多個封裝引線。
輻射屏蔽蓋102結(jié)合到第一電路封裝120并且第一屏蔽基底108也結(jié)合到第一電 路封裝120，形成第一襯底112和第一多個電路芯片116的腔。第一多個電路芯片116 結(jié)合到第一襯底112，第一襯底112結(jié)合到第一屏蔽基底108。第一屏蔽基底結(jié)合到 第二電路封裝122。第二屏蔽基底110結(jié)合到第二電路封裝122，形成第二襯底114 和第二多個電路芯片118的腔。第二多個電路芯片118結(jié)合到第二襯底，然后將第二 襯底結(jié)合到屏蔽基底110。多個封裝引線128也結(jié)合到第二屏蔽基底110。第一多個 導(dǎo)體124和第二多個導(dǎo)體126分別電連接到第一多個電路芯片116和第二多個電路芯片118。第一多個導(dǎo)體124和第二多個導(dǎo)體126電連接到多個封裝引線128。 接下來參考圖2，示出了圖1中所示層組裝之后的集成電路器件封裝。 圖中示出了輻射屏蔽蓋102、第一層104、第二層106、第一屏蔽基底108、第二 屏蔽基底110、第一襯底112、第二襯底114、第一多個電路芯片116、第二多個電路 芯片118、第一電路封裝120、第二電路封裝122、第一多個導(dǎo)體124、第二多個導(dǎo)體 126、多個封裝引線28和多個焊球130。
輻射屏蔽蓋102結(jié)合到第一電路封裝120。第一屏蔽基底108也結(jié)合到第一電路 封裝120，形成第一襯底112和第一多個電路芯片116的腔。第一多個電路芯片116 結(jié)合到第一襯底112，第一襯底112結(jié)合到第一屏蔽基底108。然后第一屏蔽基底108 結(jié)合到第二電路封裝122。多個焊球130用于將第一電路封裝120結(jié)合到第二電路封 裝122。第二屏蔽基底110結(jié)合到第二電路封裝122，形成第二襯底114和第二多個 電路芯片118的腔。第二多個電路芯片118結(jié)合到第二襯底114，第二襯底114結(jié)合 到第二屏蔽基底110。多個封裝引線128也結(jié)合到第二屏蔽基底110。第一多個導(dǎo)體 124和第二多個導(dǎo)體126分別電連接到第一多個電路芯片116和第二多個電路芯片 118。第一多個導(dǎo)體124和第二多個導(dǎo)體126電連接到多個封裝引線128。
通過將多個層例如第一層104和第二層106堆疊在一起以形成集成電路器件封裝， 集成電路器件封裝在電路板上所占據(jù)的面積與具有僅一層的封裝相比大大減少。由于 輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底IIO所用材料的量減少，因此封 裝的重量也大大減少，例如減少30%。通過減少用于相同數(shù)目集成電路的屏蔽材料 的量來減少封裝重量。有利的是，可以在減少材料的量同時仍提供集成電路器件所必 需的相同或類似的屏蔽量。下面給出屏蔽材料減少的實施例。用于輻射屏蔽蓋102、 第一屏蔽基底108和第二屏蔽基底110的材料可以非常致密，因此30%的重量減少對 于封裝總重量的減少來說非常重要。在各種設(shè)計中，重量減少的百分比可以不同，本 發(fā)明不應(yīng)該受限于特定的重量減少百分比。
如上所述，多層集成電路封裝的重量可以通過減少用于集成電路器件封裝的屏蔽 材料的量來減少。例如，4英寸乘4英寸的單層器件可以封裝在尺寸為1 V2英寸乘1 V2 英寸的4層器件中。這大大減少所需的屏蔽材料的量，即使是在使用相同厚度的輻射
屏蔽蓋102和第二輻射屏蔽基底110時。例如，單層器件將具有兩個需要屏蔽材料的 表面，頂部和底部。每一個表面將具有16平方英寸的面積(4英寸X4英寸)。因此， 屏蔽材料的總量將是32平方英寸(16平方英寸+ 16平方英寸)。對于4層器件，有 5個表面需要屏蔽材料(基底、蓋和三個用作相鄰層的基底和蓋的表面)。每一個表 面將是2.25平方英寸(1.5英寸X 1.5英寸)。因此4層器件屏蔽材料的總量將是11.25 平方英寸(2.25平方英寸X5)。因此，屏蔽材料節(jié)省的總量是20.75平方英寸(32平 方英寸-11.25平方英寸)。
通過將更敏感的電路部件置于封裝的內(nèi)層中可以進(jìn)一步減少封裝的重量。由于輻 射在到達(dá)電路芯片之前必須經(jīng)過多層屏蔽材料，因此這為更敏感的電路部件提供了增 加的屏蔽。這允許整個封裝中的屏蔽層更薄并因此減少封裝的重量。由于屏蔽材料對 輻射的累積效應(yīng)，因此可以減少多層器件內(nèi)層的厚度。屏蔽材料以累積的方式來阻止 輻射穿過它。由于位于內(nèi)層的集成電路芯片已經(jīng)具有由蓋和基底提供的大量屏蔽，因 此內(nèi)層可以更薄。因而，內(nèi)層只是提供更多的屏蔽。由于大量的輻射巳經(jīng)被蓋或基底 阻止，所以可以僅需要薄層來屏蔽位于內(nèi)層的集成電路芯片免受超出集成電路芯片總 耐受劑量的輻射量。這不減少屏蔽層的面積，同時卻進(jìn)一步減少多層封裝的重量。
除了減少封裝的重量以外，與單層多芯片模塊相比，本發(fā)明的屏蔽封裝更加可靠。 在單層器件中，器件的頂部和底部必須為封裝中最敏感的電路芯片提供足夠的屏蔽。
因此，整個封裝必須具有足夠厚的蓋102和基底110以保護(hù)最敏感的電路芯片免受輻 射。這防止最敏感的電路芯片接收超出所述最敏感的電路芯片總耐受劑量的輻射量。 因此，與可以將更敏感的電路芯片置于內(nèi)層并因此為其提供多層屏蔽的多層器件相 比，單層封裝的蓋和基底中會具有更多的屏蔽材料。例如，當(dāng)蓋102中屏蔽材料的量 增加時，在蓋102和第一電路封裝120之間實現(xiàn)密封的能力降低。這是由于蓋102用 作散熱器，干擾了將蓋102連接到第一電路封裝120所用的焊接回流過程。結(jié)果，由 于蓋不能適當(dāng)焊接到第一電路封裝上，因此封裝的密封性會受損。如上所述，如果封 裝的密封性受損，那么水分或其它化學(xué)物質(zhì)會接觸集成電路芯片并使它失效或變得不 可靠。因此，由于封裝的密封性受損的可能性更小，多層器件將會比單層器件可靠得 多。
因此，由于本發(fā)明的集成電路封裝器件可以利用多層的組合屏蔽效應(yīng)來屏蔽集成 電路封裝內(nèi)最敏感的集成電路芯片，即利用輻射屏蔽蓋102、第一屏蔽基底108和第 二屏蔽基底110，使得輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110的厚 度可以比單層器件的蓋更薄，由于所述蓋將會適當(dāng)?shù)睾附拥郊呻娐贩庋b，因此減少 了實現(xiàn)密封的問題。這實現(xiàn)了根據(jù)本發(fā)明的高度可靠的集成電路封裝器件。
增加單層器件的輻射屏蔽厚度(為了提供足夠量的屏蔽)的另一個問題在于輻射 屏蔽蓋是由連接至陶瓷封裝的非常致密的材料制成。當(dāng)輻射屏蔽蓋非常厚時，它傾向 于使陶瓷封裝破裂并且大大降低實現(xiàn)密封的能力。當(dāng)輻射屏蔽蓋非常厚時，由于屏蔽 材料隨溫度的變化而膨脹和收縮，因此它在陶瓷封裝上施加大量的力，所述力可在陶 瓷封裝中引起裂紋并因此導(dǎo)致密封失效。蓋所用的材料越多，施加到陶瓷封裝上的力 就越大。因此，通過提供多層器件，本發(fā)明不需要輻射屏蔽蓋102、第一屏蔽基底108 和第二屏蔽基底110中任意一個具有非常厚的層，這是由于通過將最敏感的電路芯片 置于封裝的內(nèi)層之一上，輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110的 累積效應(yīng)將保護(hù)最敏感的電路芯片。輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽 基底110厚度的減少降低了陶瓷封裝上的壓力并降低了陶瓷封裝破裂導(dǎo)致器件失效和 密封失效的可能性。
為了將大量的集成電路芯片安裝到單層器件中，器件在電路板上占據(jù)的面積必須 顯著大于本發(fā)明的多層器件。這是由于每一個集成電路芯片均需要一定量的空間以連 接到襯底上。如果存在相互依次堆疊的多個襯底，則每一個襯底可以小于單層器件中 的單個襯底并且仍可提供足夠的面積以連接所有的集成電路芯片。因此，減少了集成 電路器件封裝的總面積。因此該實施方案提供了在電路板上占據(jù)更小面積的集成電路 器件封裝。
除了在電路板上占據(jù)更小空間以外，與具有相同數(shù)目的集成電路芯片的單層器件 相比，尺寸的減小也減小了多層器件每一邊的長度。由于多層器件每一邊的長度減小， 因而在集成電路封裝和輻射屏蔽蓋102之間獲得密封的能力成指數(shù)增加。這源于集成 電路封裝器件和輻射屏蔽蓋102的特性。集成電路封裝器件通常由陶瓷材料制成。陶 瓷以3密耳/英寸的速度彎曲，因此隨著邊長增加，確保密封的能力成指數(shù)下降。因
此，封裝越大，制造生產(chǎn)率將越低并且失效的部分將越多。因此，通過包含多層器件， 封裝的邊的長度大大減少從而產(chǎn)生更加可靠的封裝。
在本發(fā)明的一個實施方案中，第一層104由第一輻射屏蔽基底108、第一電路封 裝120、第一襯底112和第一多個電路芯片116組成。第二層106由第二輻射屏蔽基 底110、第二電路封裝122、第二襯底114和第二多個電路芯片118組成。有利的是， 如圖2所示，第一層104的底部形成第二層106的蓋。然后第一輻射屏蔽基底108用 于屏蔽第二多個電路芯片118免受輻射。有利的是，可以容易地將附加層加入到屏蔽 封裝內(nèi)。因此，本發(fā)明可以容易地制造為兩層以上。如果需要附加層，將與第一層 104相同的另一層置于第一層104的頂部。附加層將具有作為第一層頂部的基底。然 后將輻射屏蔽蓋置于附加層上，形成整個封裝的頂部，從而具有三層。當(dāng)存在兩個或 多個層時，輻射屏蔽蓋102結(jié)合到最頂層，例如圖2中的第一層104。另外，多個封 裝引線128隨后結(jié)合到最底層例如圖2中的第二層106。作為替代方案，多個封裝引 線128可以結(jié)合到不同的層。
輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110屏蔽第一多個電路芯片 116和第二多個電路芯片118免受輻射。設(shè)計輻射屏蔽蓋102、第一屏蔽基底108和 第二屏蔽基底110，使得第一多個電路芯片116和第二多個電路芯片118不暴露于超 出第一多個電路芯片116和第二多個電路芯片118的總耐受劑量的輻射量下。根據(jù)輻 射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110所選用的材料、使用集成電路 器件封裝的空間(或其它輻射)環(huán)境以及待屏蔽的每一個集成電路芯片的總耐受劑量， 通過測定輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110的厚度來實現(xiàn)該設(shè) 計。
接下來參考圖3，示出測定輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底 110的材料和厚度的方法。首先，測定第一多個電路芯片116和第二多個電路芯片118 的總耐受劑量900?？梢酝ㄟ^鈷一60源或其它穿透放射源來完成該測試。沒有關(guān)于各 種半導(dǎo)體器件的固有輻射容限的知識，設(shè)計者就不知道需要多少或者是否需要屏蔽。
其次，測定第一多個電路芯片116和第二多個電路芯片118將要暴露的輻射環(huán)境 902。這包括測定特定任務(wù)或應(yīng)用輻射要求的輻射頻譜和劑量深度曲線(dose depth
curve)。對于繞地球軌道，這利用傳統(tǒng)的輻射傳輸碼(radiation transport code)結(jié)合傳
統(tǒng)的輻射頻譜表來計算。作為替代方案，任何已知的輻射環(huán)境均可以被模擬并隨后創(chuàng) 建模擬環(huán)境的劑量深度曲線。
下一個步驟904包括測定輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110 的厚度和材料，使得第一多個電路芯片116和第二多個電路芯片118在所測定的輻射 環(huán)境中不暴露于超出第一多個電路芯片116和第二多個電路芯片118的總耐受劑量的 輻射量下。 一旦知道第一多個電路芯片116和第二多個電路芯片118的總耐受劑量和 輻射環(huán)境的劑量深度曲線，就可以確定使得第一多個電路芯片116和第二多個電路芯 片118在容限之內(nèi)的所需屏蔽量。因此，輻射屏蔽蓋102、第一屏蔽基底108和第二 屏蔽基底UO被設(shè)計為具有足夠的厚度以屏蔽第一多個電路芯片116和第二多個電路 芯片118免受超出第一多個電路芯片116和第二多個電路芯片118的總耐受劑量的輻 射量。適用于測定根據(jù)本發(fā)明實施方案的屏蔽厚度的方法在Featherby等人的美國專 利No.6,261，508 METHOD FOR MAKING A SHIELDING COMPOSITION中有描述， 通過引用將其全部并入本文。
根據(jù)本發(fā)明的另一方法包括利用上述模擬碼(modeling code)產(chǎn)生劑量一深度曲 線，其中測定使得總劑量水平在第一多個電路芯片116和第二多個電路芯片118的總 耐受劑量水平之下的所需屏蔽量。然后通過比較來自所有方向的輻射量和由這些方向 的每一個方向所提供的屏蔽量來分析封裝屏蔽。在第一多個電路芯片116和第二多個 電路芯片118處的輻射水平是所有不同角度的輻射在封裝面積法向上分量的總和。
有利的是，輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110可以由高Z 材料制成，例如鋨、銥、鉑、鉭、金和鎢。通常，可以使用具有50和更大原子序數(shù) 的任何高Z材料。更優(yōu)選地，原子序數(shù)的范圍可以是60-100，包括端點值。原子序數(shù) 最優(yōu)選的范圍是73-79,包括端點值。
作為替代方案，輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110可以由 包含高Z層和低Z層的多層屏蔽組合物制成。有利的是，輻射屏蔽蓋102、第一屏蔽 基底108和第二屏蔽基底110可以由包含插在外部低Z層和內(nèi)部低Z層之間的高Z 層的多層屏蔽組合物制成。這種結(jié)構(gòu)是地球同步軌道的最佳屏蔽幾何形狀。高Z層有
效阻止電子和韌致輻射，而低Z材料在阻止質(zhì)子方面更有效。地球同步軌道以捕獲電 子為主，因此優(yōu)選高Z層比兩個低Z層厚。
低Z層優(yōu)選選自銅、鎳、碳、鈦、絡(luò)、鈷、硼、硅、鐵和氮。通常，可以使用具 有30和更小原子序數(shù)的任何低Z材料，但是最優(yōu)選的低Z材料選自銅、鎳、碳、鐵、 鈦、硅和氮。在Czjakowski等人的美國專利No.6,262，362 Bl RADIATION SH正LDING OF THREE DIMENSIONAL MULTI-CHIP MODULES中進(jìn)一步描述了這種封裝，通 過引用將其全部內(nèi)容并入本文。在一個優(yōu)選實施方案中，輻射屏蔽蓋102、第一屏蔽 基底108和第二屏蔽基底110由銅一鎢制成。
除了用作輻射屏蔽之外，輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110 還用作整個屏蔽封裝的散熱器。這有助于防止第一多個電路芯片116和第二多個電路 芯片118過熱并引起第一多個電路芯片116或第二多個電路芯片118的失效。在一個 替代實施方案中，封裝設(shè)計來用作高可靠性部件，例如在軍事或航空應(yīng)用中。在該實 施方案中，輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110主要用于使封裝 散熱，因而使得電路芯片能夠在電路芯片規(guī)定的溫度范圍內(nèi)工作。在該實施方案中， 輻射屏蔽蓋102、第一屏蔽基底108和第二屏蔽基底110由導(dǎo)熱性材料制成。在封裝 器件不暴露于大量輻射的實施方案中，輻射屏蔽蓋102、第一屏蔽基底108和第二屏 蔽基底110僅需要由導(dǎo)熱性材料制成。在與輻射無關(guān)的環(huán)境中不需要考慮導(dǎo)熱性材料 的輻射屏蔽特性。
例如，本發(fā)明的一個實施方案包括含有十二個在15瓦運行的電路芯片的存儲模 塊。本發(fā)明實施方案提供可以散逸由存儲模塊所產(chǎn)生的熱的高可靠性部件使得電路芯 片可以在推薦的溫度范圍內(nèi)工作。這種器件的一個實施例是SDRAM存儲模塊。利用 256兆位的SDRAM芯片，模塊可以提供每一層500兆位的存儲器，因此通過堆疊一 層、兩層、三層或四層分別允許500兆位、1吉位、1.5吉位和2吉位的容量，同時 不需要擴大電路板空間。在電可擦除可編程只讀存儲器(eeprom)芯片的實施例中， 一層、兩層、三層或四層可以分別提供8兆位、16兆位、32兆位和48兆位的存儲器。 通常，存儲器容量每兩層就翻一倍。
多個焊球130與第一層104和第二層106相互連接。這些連接隨后電連接到多個
封裝引線128。圖1和圖2中所示的第一層104和第二層106分別是非密封層。當(dāng)放 在一起封裝時，利用焊接將第一層104的基底連接到第二層106的金屬化表面上并因 此形成第二層106的密封。然后將蓋連接到第一層104從而完成第一層104的密封。 這允許第二屏蔽基底110用作這兩層的蓋和基底，使得整個封裝與沒有共用屏蔽層的 多層器件相比要薄得多。
第一襯底112和第二襯底114可以是高溫共燒襯底、低溫共燒襯底或厚膜襯底。 第一襯底112和第二襯底114由相同類型的氧化鋁制成，但是每一層的加工方法不同。 根據(jù)優(yōu)選實施方案，由于高溫共燒襯底是三種襯底中最堅固的，因此使用高溫共燒襯 底。
利用氰酸酯將第一襯底112和第二襯底114連接到第一層104和第二層106。作 為替代方案，在需要大量散熱的應(yīng)用中，可以使用銀玻璃(sliver glass)或銀環(huán)氧樹 脂(silverepoxy)以便提供更加導(dǎo)熱性的連接。
在優(yōu)選實施方案中，利用高溫焊接(Au/Sn)連接第一層104和第二層106。同樣 利用高溫焊接連接第一輻射屏蔽蓋102,以使其具有相同的熱膨脹系數(shù)。這防止該封 裝經(jīng)歷其它焊接可能經(jīng)歷的傳統(tǒng)焊接接合處疲勞和裂化失效。高溫焊接經(jīng)得住熱循 環(huán)，這防止封裝的焊接接合處失效。作為替代方案，可以利用Pb/Sn合金、焊接金屬 絲或?qū)щ姯h(huán)氧樹脂連接封裝層。但是，在可能經(jīng)歷高機械應(yīng)變的環(huán)境中，由于高溫悍 接會防止封裝失敗，因此優(yōu)選使用高溫焊接。
根據(jù)本發(fā)明的一個實施方案，用來使輻射屏蔽蓋102密封電路封裝120的密封圈 (沒有示出)的高度可以調(diào)整圈。這提供了調(diào)整每一層內(nèi)部空間的方法。有利的是， 當(dāng)屏蔽器件的每一層內(nèi)部的多個電路芯片需要更大的高度時，可以利用該部件。
接下來參考圖4，示出設(shè)計來屏蔽直接安裝在陶瓷封裝上的多個電子電路芯片免 受輻射的多層屏蔽封裝。
圖4示出第一輻射屏蔽蓋302、第二輻射屏蔽蓋304、第一層306、第二層308、 屏蔽基底310、第一電路芯片312、第二電路芯片314、第一電路封裝316、第二電路 封裝318、第一多個導(dǎo)體320、第二多個導(dǎo)體322、多個封裝引線324和多個焊球326。
第一輻射屏蔽蓋302結(jié)合到第一電路封裝316，形成第一電路芯片312的腔。第 一電路芯片312結(jié)合到第一電路封裝316。第二屏蔽蓋304結(jié)合到第二電路封裝318， 形成第二電路芯片314的腔。第二電路芯片314結(jié)合到第二電路封裝318。然后屏蔽 基底310結(jié)合到第二電路封裝318的底部。此外，多個封裝引線324也結(jié)合到屏蔽基 底310。第一多個導(dǎo)體320和第二多個導(dǎo)體322分別電連接到第一電路芯片312和第 二電路芯片314。第一多個導(dǎo)體320和第二多個導(dǎo)體322還電連接到多個封裝引線 324。多個焊球326將第一電路封裝316結(jié)合到第二電路封裝318。
在一個實施方案中，第一層306由第一輻射屏蔽蓋302、第一電路封裝316和第 一電路芯片312組成。第二層308由第二輻射屏蔽蓋304、第二電路封裝318和第二 電路芯片314組成。有利的是，第二層308的第二輻射屏蔽蓋304形成第一層306中 的第一電路芯片312的底部屏蔽層。然后輻射屏蔽基底310結(jié)合第二輻射屏蔽蓋304 用于屏蔽第二電路芯片314免受輻射。有利的是，可以容易地將附加層加入到屏蔽封 裝中。因此，本發(fā)明可以容易地制造為兩層以上。當(dāng)存在兩個或多個層時，輻射屏蔽 基底310結(jié)合到最底層，例如圖3中的第二層308。另外，多個封裝引線324隨后結(jié) 合到最底層，例如圖2中的第二層106。作為替代方案，多個封裝引線324可以結(jié)合 到不同的層。
第一輻射屏蔽蓋302、第二輻射屏蔽蓋304和屏蔽基底310都是高Z材料或作為 替代方案的高Z和低Z材料層，如上參考圖1和圖2所述。選擇第一輻射屏蔽蓋302、 第二輻射屏蔽蓋304和屏蔽基底310的厚度以屏蔽第一電路芯片312和第二電路芯片 314免受輻射。確定厚度使得第一電路芯片312和第二電路芯片314不暴露于超出第 一電路芯片312和第二電路芯片314的總耐受劑量的電離輻射量下。上文參考圖1和 圖2描述了該方法。
第一層306和第二層308是密封層。其防止水分或其它化合物和化學(xué)物質(zhì)接觸電 路芯片。這防止電路器件失效。例如水會腐蝕電路芯片或吸銀，這會導(dǎo)致電路芯片短 路。與單層器件相比，本發(fā)明縮短了密封長度。這大大增加了密封的可靠性并防止器 件的失效。
參考圖5，示出屏蔽直接安裝在屏蔽層上的多個電子電路芯片的多層屏蔽封裝。 圖5示出輻射屏蔽蓋402、第一層404、第二層406、第一屏蔽基底408、第二屏
蔽基底410、第一電路芯片412、第二電路芯片414、第一電路封裝416、第二電路封 裝418、第一多個導(dǎo)體420、第二多個導(dǎo)體422、多個封裝引線424和多個焯球426。
圖5在功能和結(jié)構(gòu)上類似于圖2。但是，圖5示出連接到第一輻射屏蔽基底408 的第一電路芯片412和連接到第二輻射屏蔽基底410的第二電路芯片414。第一層404 包含第一電路封裝416、第一屏蔽基底408、第一電路芯片412和第一多個導(dǎo)體420。 第二層406包含第二電路封裝418、第二屏蔽基底410、第二電路芯片414和第二多 個導(dǎo)體422。有利的是，第一輻射屏蔽基底408用作第二層406的蓋。另外，輻射屏 蔽蓋402結(jié)合到第一層404并且多個封裝引線424結(jié)合到第二層406。多個焊球426 將第一層404連接到第二層406。
參考圖6，示出設(shè)計來屏蔽直接安裝在襯底上的多個電子電路芯片免受輻射的多 層屏蔽封裝。
圖6示出第一輻射屏蔽蓋502、第二輻射屏蔽蓋504、第一層506、第二層508、 屏蔽基底510、第一多個電路芯片512、第二多個電路芯片514、第一電路封裝516、 第二電路封裝518、第一多個導(dǎo)體520、第二多個導(dǎo)體522、多個封裝引線524、多個 焊球526、第一襯底528和第二襯底530。
圖6在功能和結(jié)構(gòu)上類似于圖4。但是，圖6示出分別結(jié)合到第一電路封裝516 和第二電路封裝518的第一襯底528和第二襯底530。第一多個電路芯片512和第二 多個電路芯片514分別結(jié)合到第一襯底528和第二襯底530。
參考圖7，示出設(shè)計來屏蔽直接安裝在襯底上的多個電子電路芯片免受輻射的多 層屏蔽封裝。
圖7示出第一輻射屏蔽蓋602、第二輻射屏蔽蓋604、第一層606、第二層608、 屏蔽基底610、第一多個電路芯片612、第二多個電路芯片614、第一電路封裝616、 第二電路封裝618、多個封裝引線624、多個焊球626、第一襯底628、第二襯底630、 第一多個襯底焊球632和第二多個襯底焊球634。
圖7在功能和結(jié)構(gòu)上類似于圖6。但是，圖7示出利用第一多個焊球632連接至 第一電路封裝616的第一襯底628。第二襯底630利用第二多個焊球634連接至第二 電路封裝618。
參考圖8，示出設(shè)計來屏蔽直接安裝在襯底上的多個電子電路芯片免受輻射的多 層屏蔽封裝。
圖8示出第一輻射屏蔽蓋702、第二輻射屏蔽蓋704、第一層706、第二層708、 屏蔽基底710、第一多個電路芯片712、第二多個電路芯片714、第一電路封裝716、 第二電路封裝718、多個封裝引線724、多個焊球726、第一襯底728、第二襯底730、 第一多個襯底焊球732和第二多個襯底焊球734。
圖8的多層屏蔽封裝在功能和結(jié)構(gòu)上類似于圖7。但是，圖8示出用作第一層706 的散熱器的第二輻射屏蔽蓋704。第二輻射屏蔽蓋704接觸第一電路封裝716，因此 從第一層706散熱。如果器件產(chǎn)生大量的熱，則第二輻射屏蔽蓋704可以熱結(jié)合到第 一輻射屏蔽蓋702或屏蔽基底710。
在該實施方案中，如參考圖9所述的熱通道可用于熱連接第一輻射屏蔽蓋702、 第二輻射屏蔽蓋704和屏蔽基底710。然后屏蔽基底710可以連接到電路板的大散熱 器。作為替代方案，第一輻射屏蔽蓋可以連接到大散熱器。
此外，圖8中,所示的每一層均是密封的。陶瓷材料用于第一層70纟和第二層708。 因此，沒有水分能夠進(jìn)入含有第一多個電路芯片712和第二多個電路芯片714的空間。 這防止了電路芯片的失效。如果水分接觸到第一多個電路芯片712和第二多個電路芯 片714的任何一個，電路就會失效。此外，水分會誘導(dǎo)銀從導(dǎo)體或元件終端遷移，這 會導(dǎo)致電路短路或器件失效。在制造過程中，將非密封的封裝暴露于高溫烘烤程序下 以去除所有水分或殘留氣體然后密封。
參考圖9，示出用于從含有多個電路芯片的多層封裝中散熱的封裝器件。
圖9示出蓋802、第一層804、第二層806、第一基底808、第二基底810、第一 襯底812、第二襯底814、第一多個電路芯片816、第二多個電路芯片818、第一電路 封裝820、第二電路封裝822、第一多個導(dǎo)體824、第二多個導(dǎo)體826、多個封裝引線 828、多個焊球830、第一多個熱通道832、第二多個熱通道834和多個熱層連接器 836。
多個焊球830用于將第一多個電路芯片816和第二多個電路芯片818電連接。作 為替代方案，多個雉堞狀結(jié)構(gòu)(castellation)用于連接第一多個電路芯片816和第二
多個電路芯片818，但是，在需要高電路密度的應(yīng)用中，優(yōu)選多個焊球。
使第一多個熱通道832和第二多個熱通道834分別穿過第一襯底812和第二襯底 814。有利的是，第一多個熱通道832和第二多個熱通道834分別連接到第一多個電 路芯片816和第二多個電路芯片818。然后使它們穿過第一襯底812和第二襯底814 并且連接到蓋802、第一基底808和第二基底810中的一個或多個。蓋802、第一基 底808和第二基底810還可以通過熱層連接器836相互連接。在該實施方案中，第二 基底用作主散熱器(principle heat sink)并可以連接到系統(tǒng)散熱器。這使得熱能夠從 第一多個電路芯片816和第二多個電路芯片818中散逸。多個熱層連接器836將第一 多個熱通道832和第二多個熱通道834連接到用作整個封裝的散熱器的第二基底810。 當(dāng)用于具有大系統(tǒng)散熱器的系統(tǒng)中時，第二屏蔽基底810可以連接到大系統(tǒng)散熱器。 有利的是，熱通道可用于前文所公開的任意實施方案。
在一個實施方案中，封裝器件作為存儲模塊運行。因此，器件能夠在相對小的空 間中含有大量的存儲器。封裝的設(shè)計使得由多個電路芯片產(chǎn)生的大量的熱能夠散逸。
本發(fā)明的散熱器部件也可以在空間環(huán)境中使ip。在空間環(huán)境中提供具有良好散熱 器的電路芯片對于確保部件的可靠性是非常重要的。在空間環(huán)境中，存在的其它問題 是在器件上沒有氣流來幫助調(diào)節(jié)熱量。因此，在確保電路芯片在電路芯片的給定溫度 范圍內(nèi)工作方面，具有良好的散熱器是非?；蚩赡苁欠浅Ｖ匾摹?br> 根據(jù)圖1-9的實施方案，可以在多層封裝中建立電冗余(electrical redundancy)。 例如冗余電子電路芯片可置于多層封裝的不同層上。因此，如果其中的一層由于密封 失效、溫度失效、機械失效或輻射失效而失效，所述備用器件仍可以運行。這防止了 整個封裝的失效。在一個實施方案中，頂層上的電路芯片會由于意料之外的輻射量而 失效，但是，第二層上的冗余的電路芯片由于額外層的屏蔽而不會失效。
此外，圖1-9中所示的實施方案也涉及具有完全可追蹤電路芯片的器件。不同批 次的電路芯片具有不同的輻射屏蔽容限，因此通過使用可以批次追蹤的器件能夠得到 高可靠性部件。如果一個電路芯片失效，那么可以追溯至其加工過程并且可以定位具 有來自同一批次的電路芯片的所有其它部件。
接下來參考圖IO，示出制造根據(jù)本發(fā)明的高可靠性多層電子電路器件的方法。所 述方法可用于實現(xiàn)參考圖l-9示出并描述的實施方案。
首先，形成第一封裝層1000。接著形成第二封裝層1002。本文中參考圖l-9描述 了第一封裝層和第二封裝層。通常，第一封裝層和第二封裝層包含電路封裝、與所述 電路封裝結(jié)合的輻射屏蔽基底或輻射屏蔽蓋、以及電路芯片。在一些實施方案中，第 一封裝層和第二封裝層可以包括與襯底結(jié)合的多個電路芯片。此外，第一封裝層和第 二封裝層可以包括與所述電路芯片結(jié)合的多個導(dǎo)體。
接下來，將第一封裝層結(jié)合到第二封裝層1004。在一些實施方案中，第一封裝層 的基底用作第二封裝層的蓋。應(yīng)該理解，根據(jù)所述方法，可以一起結(jié)合更多的封裝層 從而容納更大量的電路芯片。例如，如果第一封裝層和第二封裝層包括電路封裝、輻 射屏蔽基底和電路芯片，則類似的第三封裝層可以結(jié)合到第二層。然后第二封裝層的 基底可以用作第三封裝層的蓋。如果需要更多的層，可以以類似的方式將它們加入。 類似地，例如，如果第一封裝層和第二封裝層包括電路封裝、輻射屏蔽蓋和電路芯片， 則類似的第三封裝層可以結(jié)合到第一封裝層。如果需要更多的層，可以將它們加在第 三封裝層的頂部。
下一步驟包括將蓋或基底分別結(jié)合到第一封裝層或第二封裝層1006。如果第一封 裝層和第二封裝層形成有輻射屏蔽基底，那么蓋將結(jié)合到第一封裝層。作為替代方案， 如果第一封裝層和第二封裝層形成有輻射屏蔽蓋，那么基底將結(jié)合到第二封裝層。
雖然已經(jīng)借助于具體實施方案及其應(yīng)用描述了本文所公開的本發(fā)明，但是，可以 在所附權(quán)利要求書限定的精神和范圍內(nèi)根據(jù)上述除實施本發(fā)明的具體描述之外的教 導(dǎo)對本發(fā)明做出其它修改、變化和排列。
權(quán)利要求
1.輻射屏蔽集成電路器件，包括多個封裝層，所述多個封裝層包括電路封裝；與所述電路封裝結(jié)合的輻射屏蔽基底；和與所述輻射屏蔽基底結(jié)合的電路芯片；和與所述多個封裝層結(jié)合的輻射屏蔽蓋；其中所述電路芯片被屏蔽免于接收超出所述電路芯片總耐受劑量的輻射量；其中所述多個封裝層相互依次堆疊，使得第一封裝層的底部用作第二封裝層的頂部。
2. 權(quán)利要求1的輻射屏蔽集成電路器件，還包括 與所述輻射屏蔽基底結(jié)合的襯底；和 與所述襯底結(jié)合的多個電路芯片。
3. 權(quán)利要求2的輻射屏蔽集成電路器件，還包括在所述襯底中、將所述多個電 路芯片結(jié)合到所述輻射屏蔽基底的多個熱通道。
4. 權(quán)利要求2的輻射屏蔽集成電路器件，還包括在所述多個封裝層之間、將所 述多個輻射屏蔽基底的第一個結(jié)合到所述多個輻射屏蔽基底的第二個的熱連接。
5. 權(quán)利要求2的輻射屏蔽集成電路器件，其中所述多個輻射屏蔽基底的第一個 用作所述輻射屏蔽集成電路器件的散熱器。
6. 權(quán)利要求1的輻射屏蔽集成電路器件，其中所述多個封裝層利用焊球和絲網(wǎng) 印刷焊劑中的一種連接。
7. 權(quán)利要求1的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋是高Z材料。
8. 權(quán)利要求l的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底是高Z材料。
9. 權(quán)利要求l的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底用作散熱器。
10. 權(quán)利要求1的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋包含高Z材料和 低Z材料。
11. 權(quán)利要求1的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底包含高Z材料 和低Z材料。
12. 輻射屏蔽集成電路器件，包括 多個封裝層，所述多個封裝層包括電路封裝；與所述電路封裝結(jié)合的輻射屏蔽蓋；和 與所述電路封裝結(jié)合的電路芯片；和 與所述多個封裝層結(jié)合的輻射屏蔽基底；和其中所述電路芯片被屏蔽免于接收超出所述電路芯片的總耐受劑量的輻射量； 其中所述多個封裝層相互依次堆疊。
13. 權(quán)利要求12的輻射屏蔽集成電路器件，還包括 與所述電路封裝結(jié)合的襯底；和 與所述襯底結(jié)合的多個電路芯片。
14. 權(quán)利要求13的輻射屏蔽集成電路器件，還包括將所述襯底連接到所述電路-封裝的多個焯球。
15. 權(quán)利要求12的輻射屏蔽集成電路器件，其中用焊球連接所述多個封裝層。
16. 權(quán)利要求12的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋是高Z材料。
17. 權(quán)利要求12的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底是高Z材料。
18. 權(quán)利要求12的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底用作散熱器。
19. 權(quán)利要求12的輻射屏蔽集成電路器件，其中所述多個封裝層是密封的。
20. 權(quán)利要求12的輻射屏蔽集成電路器件，其中所述輻射屏蔽蓋包含高Z材料 和低Z材料。
21. 權(quán)利要求12的輻射屏蔽集成電路器件，其中所述輻射屏蔽基底包含高Z材 料和低Z材料。
22. 屏蔽集成電路器件的方法，包括形成包括第一輻射屏蔽基底、第一封裝和第一電路芯片的第一封裝層； 形成包括第二輻射屏蔽基底、第二封裝和第二電路芯片的第二封裝層； 使所述第一封裝層的底部與所述第二封裝層的頂部結(jié)合；和 使蓋與所述第一封裝層結(jié)合。
23. 權(quán)利要求22的屏蔽集成電路器件的方法，還包括由高Z材料形成蓋。
24. 權(quán)利要求22的屏蔽集成電路器件的方法，還包括由高Z材料形成第一輻射 屏蔽基底和第二輻射屏蔽基底。
25. 權(quán)利要求22的屏蔽集成電路器件的方法，其中所述第一電路芯片接收小于 所述第一電路芯片總耐受劑量的輻射量。
26. 權(quán)利要求22的屏蔽集成電路器件的方法，其中所述第二電路芯片接收小于 所述第二電路芯片總耐受劑量的輻射量。
27. 屏蔽集成電路器件的方法，包括形成包括第一輻射屏蔽蓋、第一封裝和第T電路芯片的第一封裝層； 形成包括第二輻射屏蔽蓋、第二封裝和第二電路芯片的第二封裝層； 使所述第一封裝層的頂部與所述第二封裝層的底部結(jié)合；和 使基底與所述第一封裝層結(jié)合。
28. 權(quán)利要求27的屏蔽集成電路器件的方法，還包括由高Z材料形成基底。
29. 權(quán)利要求27的屏蔽集成電路器件的方法，還包括由高Z材料形成第一輻射 屏蔽蓋和第二輻射屏蔽蓋。
30. 權(quán)利要求27的屏蔽集成電路器件的方法，其中所述第一電路芯片接收小于 所述第一電路芯片總耐受劑量的輻射量。
31. 權(quán)利要求27的屏蔽集成電路器件的方法，其中所述第二電路芯片接收小于 所述第二電路芯片總耐受劑量的輻射量。
32. 制造高度可靠的封裝的方法，所述封裝保護(hù)所述封裝的不同層內(nèi)的多個集成 電路芯片免受輻射，所述方法包括下列步驟將第一電路芯片置于所述封裝的第一層內(nèi)；為所述封裝的第一層提供蓋以充分屏蔽所述第一電路芯片免于通過所述蓋接收 超出所述第一電路芯片總耐受劑量的輻射量；將第二電路芯片置于所述封裝的內(nèi)層中；和為所述內(nèi)封裝提供內(nèi)屏蔽層，使得所述蓋和所述內(nèi)屏蔽層的屏蔽足以屏蔽所述第 二電路芯片免于通過所述蓋和所述內(nèi)屏蔽層接收超出所述第二電路芯片總耐受劑量 的輻射量。
33. 權(quán)利要求32的方法，其中所述第一電路芯片具有的總耐受劑量大于所述第 二電路芯片的總耐受劑量。
34. 權(quán)利要求32的方法，還包括將基底置于所述封裝上。
全文摘要
本發(fā)明涉及用于提高可靠性的半導(dǎo)體器件封裝。更具體地，本發(fā)明涉及輻射屏蔽集成電路器件以及屏蔽集成電路器件的方法。輻射屏蔽集成電路器件包括多個封裝層(804、806)、與所述多個封裝層結(jié)合的輻射屏蔽蓋(802)或基底(808)，其中電路芯片(816、818)被屏蔽以免接收超出所述電路芯片的總耐受劑量的輻射量。
文檔編號H01L21/50GK101345238SQ200810210299
公開日2009年1月14日 申請日期2004年7月12日 優(yōu)先權(quán)日2003年7月16日
發(fā)明者珍妮特·帕特森 申請人:麥斯韋爾技術(shù)股份有限公司