專利名稱：溝槽晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶體管，如金屬-氧化物半導(dǎo)體(MOS)的場(chǎng) 效應(yīng)晶體管(FET),更具體地，涉及一種以溝槽形式具有4冊(cè)極的溝 槽晶體管及其制造方法。
背景技術(shù)：
在第6，583,010B2號(hào)(題為"具有自對(duì)準(zhǔn)源極的溝槽晶體管") 美國(guó)專利中披露了 一種傳統(tǒng)的溝槽晶體管。在所披露的溝槽晶體管 中，實(shí)施離子注入來減少如該專利的圖6A或圖6C中所示的棚-才及-源才及疊力口電容(overlap capacitance )， 乂人而開j成了 4口該專利的圖6D 中所示的L-形源才及結(jié)構(gòu)。
才艮據(jù)這種方法，由于4吏用才冊(cè)才及上部的一個(gè)末端(terminal)通過 自對(duì)準(zhǔn)來形成源極，可以減少源極和4冊(cè)極之間的疊加電容，同時(shí)也 減少了疊加電容中的變化。然而，上述方法《又在形成溝槽棚-才及l(fā)氐于 硅表面時(shí)是適用的，也就是，當(dāng)溝槽柵極高于硅表面時(shí)是不適用的。
當(dāng)才冊(cè)電極在石圭表面之上突出時(shí)，可以通過以與普通CMOS晶體 管工藝相同的方式形成側(cè)壁來得到具有自對(duì)準(zhǔn)結(jié)構(gòu)的源極接觸件。
當(dāng)通過自對(duì)準(zhǔn)形成本體(body)和源^l的4妄觸件時(shí)，可以減小器件 的表面區(qū)i或。這也有助于4呆i正工藝的余量(process margin )。 當(dāng)才冊(cè) 電才及突出高于石圭表面時(shí)，柵極-源極疊加電容增加而棚4及電阻可能減 少。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例涉及一種晶體管，如金屬-氧化物半導(dǎo)體(MOS) 的場(chǎng)效應(yīng)晶體管(FET)，更具體;也，涉及一種以溝沖曹形式具有一冊(cè)才及 的溝槽晶體管及其制造方法。本發(fā)明實(shí)施例涉及一種能夠減小柵極 -源極疊加電容的具有突出高于半導(dǎo)體襯底表面的柵電極的溝槽晶 體管及其制造方法。本發(fā)明實(shí)施例涉及一種盡管使用了相對(duì)薄的柵 極氧化層但仍具有相對(duì)高的閾值電壓的溝槽晶體管及其制造方法。
本發(fā)明實(shí)施例涉及一種溝槽晶體管，該溝槽晶體管可以包括半 導(dǎo)體襯底、形成于半導(dǎo)體襯底內(nèi)的溝槽以及形成于溝槽內(nèi)壁上方的 柵極氧化層。柵極可被嵌入到溝槽中，該柵極包括部分突出在半導(dǎo) 體襯底的表面上方的突出部分。柵極可以在突出部分的周圍摻雜有 第二電導(dǎo)率型(second conductivity type )摻雜物，并在除了突出部 分以外的其他部分上摻雜有第一電導(dǎo)率型(first conductivity type ) 摻雜物?？梢栽跍喜蹅?cè)面處的半導(dǎo)體襯底的表面上方形成第二電導(dǎo) 率型的源才及區(qū)。
本發(fā)明實(shí)施例涉及 一 種用于制造溝槽晶體管的方法包括制備 半導(dǎo)體襯底；在半導(dǎo)體襯底中形成溝槽；在溝槽的內(nèi)壁上方形成柵 極氧化層；通過在溝槽中嵌入多晶硅來形成具有第 一 電導(dǎo)率型的柵 才及，該柵極包括在半導(dǎo)體襯底表面上方突出的突出部分；通過在突
出部分中注入第二電導(dǎo)率型離子形成阻擋層(barrier layer);以及 在半導(dǎo)體襯底的表面上方形成第二電導(dǎo)率型源^L區(qū)。200810215628.8
說明書第3/8頁(yè)


實(shí)例圖1是才艮據(jù)本發(fā)明實(shí)施例的溝槽晶體管的截面圖。
實(shí)例圖2A到實(shí)例圖2G是示出了形成根據(jù)本發(fā)明實(shí)施例的溝 槽晶體管的過程的截面圖。
實(shí)例圖3是示出了本體和柵極彼此具有不同電導(dǎo)率型的狀態(tài)的能帶圖(energy band diagram )。
實(shí)例圖4是示出了本體和柵極具有不同電導(dǎo)率型的狀態(tài)的能帶圖。
具體實(shí)施例方式
實(shí)例圖1是根據(jù)本發(fā)明實(shí)施例的溝槽晶體管的截面圖。參照實(shí) 例圖1 ，溝槽晶體管可以包括形成于溝槽內(nèi)壁上方的柵極氧化層20, 該溝槽形成于半導(dǎo)體襯底中。更特別地，該結(jié)構(gòu)包括半導(dǎo)體襯底、 高密度第二電導(dǎo)率型漏才及區(qū)10、 ^f氐密度第二電導(dǎo)率型漏才及區(qū)12a以 及第一電導(dǎo)率型本體或阱14a?？梢栽诘兔芏鹊诙妼?dǎo)率型漏極區(qū) 12a和第一電導(dǎo)率型本體14a上方形成溝槽。第一電導(dǎo)率型和第二 電導(dǎo)率型可以是相反的。例如，第一電導(dǎo)率型為P型，而第二電導(dǎo) 率型為N型，反之亦然。
根據(jù)本發(fā)明實(shí)施例，溝槽晶體管的柵極22a在半導(dǎo)體襯底的表 面，也就是本體14a的表面上方突出，填充溝槽直到柵極氧化層20 的上部。于此，具有與半導(dǎo)體4十底的本體14a相同的電導(dǎo)率型的才冊(cè) 極22a可以由多晶石圭形成，該本體14a可以是第一電導(dǎo)率型。
不同于包含具有與漏極區(qū)相同的電導(dǎo)率型的柵極的晶體管，其 中漏極區(qū)可以是第二電導(dǎo)率型，4艮據(jù)實(shí)例圖1的實(shí)施例的柵極22a
具有第一電導(dǎo)率型，而漏極區(qū)具有與柵極22a相反的第二電導(dǎo)率型。 另外，柵極22a可以包括形成于其突出部分上方和周圍的阻擋層30。 更特別i也，阻擋層30可以形成在突出的棚-才及22a的上部和側(cè)部上 方。
另外，溝槽晶體管可以使用與阻擋層30相同的第二電導(dǎo)率型。 源才及區(qū)28可以在溝槽兩側(cè)處的本體14a的表面上方形成?？梢岳?用感光膜掩膜(photosensitive film mask ) 24形成源才及區(qū)28和阻擋 層30。換句話說，在根據(jù)本發(fā)明實(shí)施例的溝槽晶體管中，阻擋層 30可以在柵極22a和源極區(qū)28之間形成。溝槽晶體管可以包括在 本體14a表面上方的高密度第一電導(dǎo)率型本體26。
在下文中，將參照附圖來說明用于制造根據(jù)實(shí)例圖1中所示的 實(shí)施例的溝槽晶體管的方法。實(shí)例圖2A到實(shí)例圖2G是用于i兌明 制造溝槽晶體管過程的截面圖。參照實(shí)例圖2A，第一電導(dǎo)率型本 體14a、高密度第二電導(dǎo)率型漏極區(qū)IO及低密度第二電導(dǎo)率型漏極 區(qū)12a可以通過離子注入或外延生長(zhǎng)(epitaxy)形成。
參照實(shí)例圖2B,暴露用于形成溝槽的區(qū)域并且覆蓋其他區(qū)域 的掩月莫16可以通過光刻法圖才羊4匕(photolithography patterning)形 成在第一電導(dǎo)率型本體14的上部上方。更特別地，可以通過化學(xué) 氣相沉積(CVD)在第一電導(dǎo)率型本體14a的上部表面上方沉積氧 化硅(Si02)層并圖樣化所沉積的Si02層來形成掩膜16。
如實(shí)例圖2C中所示，可以利用掩膜16蝕刻第一電導(dǎo)率型本體 14a和寸氐密度第二電導(dǎo)率型漏才及區(qū)12a,以形成溝槽18。例如，可 以使用掩膜16通過反應(yīng)性離子蝕刻(RIE)蝕刻第一電導(dǎo)率型本體 14a來暴露低密度第二電導(dǎo)率型漏極區(qū)12a。RIE也可以蝕刻所暴露 的低密度第二電導(dǎo)率型漏極區(qū)12a,而不暴露高密度第二電導(dǎo)率型
漏才及區(qū)10。如實(shí)例圖2D中所示，可以通過熱氧化工藝在溝槽18 的側(cè)壁和下部上方形成柵極氧化層20。
如實(shí)例圖2E中所示，可以在包括掩膜16和柵極氧化層20的 半導(dǎo)體^)"底的表面上方例如通過CVD來氣相;兄積多晶石圭22。例如， 可以在半導(dǎo)體襯底的表面上方氣相沉積多晶硅22以便其被完全嵌 入溝槽18中。同時(shí)，也可以在掩膜16的上部處氣相沉積多晶硅22。 在CVD方法中，薄膜均勻地生長(zhǎng)在表面的上方。因此，例如，當(dāng) 形成多晶硅22厚于溝槽18的一半寬度時(shí)，多晶硅22完全填充溝 槽18，然后穿過襯底的整個(gè)表面均勻地向上生長(zhǎng)。
接下來，如實(shí)例圖2F中所示，可以通過蝕刻例如，通過逸式 蝕刻(blanket etching )去除多晶石圭22直到暴露掩膜16?？梢员榧?表面均勻地蝕刻多晶石圭22，并從而，逐漸暴露掩膜16。與掩膜16 相比，多晶硅22可以具有高蝕刻選擇性。即使在暴露掩膜16之后， 蝕刻仍可以繼續(xù)。在這種情況下，可以只漸、漸々蟲刻在溝沖曹18中的 多晶硅22,從而得到多晶硅22所期望的厚度。
才妻下來，如例圖2G中所示，可以只選擇性地去除掩膜16。結(jié) 果，形成柵才及22a,在該柵才及中多晶桂22在本體14a的表面上方突 出。才艮據(jù)上述的本發(fā)明實(shí)施例，可以以下述方式在柵才及22a和本體 14a中實(shí)施第一電導(dǎo)率型的摻雜物離子注入。如實(shí)例圖2E中所示， 當(dāng)多晶硅22摻雜有第一電導(dǎo)率型摻雜物離子時(shí)，可被氣相沉積。 另外，可以^:蟲刻多晶石圭22，然后對(duì)其注入與實(shí)例圖2F中所示的本 體14a相同類型的第一電導(dǎo)率型摻雜物離子。然后，如實(shí)例圖2G 中所示，可以去除掩膜16。如果本體14a具有P型電導(dǎo)率，多晶硅 22可以摻雜有P型4參雜物。
然后，參照實(shí)例圖1，第一感光膜掩膜24暴露源極區(qū)28。柵 極22a可以在本體14a的表面上方形成。利用第一感光力莫掩膜24,
將高密度第二電導(dǎo)率型離子垂直地或?qū)堑刈⑷氲?冊(cè)才及22的突出 部分中，從而形成阻擋層30。另外，可以將高密度第二電導(dǎo)率型離 子注入到本體14a的表面中，從而形成源極區(qū)28。可以理解的是， 當(dāng)形成源才及區(qū)28和阻擋層30時(shí)，可以注入相同密度和相同電導(dǎo)率 型的離子，其中相同的電導(dǎo)率型可以是第二電導(dǎo)率型。當(dāng)形成阻擋 層30時(shí)，通過利用傾斜離子注入方法，可以將第二電導(dǎo)率型離子 均勻地(even )注入到4冊(cè)才及22a的突出部分的側(cè)面中。
在這樣形成源極區(qū)28和阻擋層30之后，可以去除第一感光膜 掩膜24并可以形成第二感光膜掩膜。因此，可以利用第二感光膜 掩膜形成高密度第一電導(dǎo)率型本體26。該高密度第一電導(dǎo)率型本體 26可以先于阻擋層30和源極區(qū)28形成。
然后，可以在包括柵極22a的阻擋層30和源極區(qū)28的半導(dǎo)體 4于底的表面上方氣相沉積介電層。然后，可以在介電層中形成用于 柵極和源極的接觸孔。通過在孔中嵌入諸如鴒的金屬，可以形成柵 才及4妻觸4牛(gate contact)和源才及4妄觸4牛(source contact )?？梢悦琂用 才冊(cè)極22a的突出部分和形成于柵電極上方的側(cè)壁通過CMOS工藝獲 得可自對(duì)準(zhǔn)的源核j妄觸件。
如果根據(jù)本發(fā)明實(shí)施例的溝槽晶體管是n-溝道金屬-氧化物半 導(dǎo)體場(chǎng)效應(yīng)晶體管(NMOSFET)，可以將高密度的P型摻雜物施加 給多晶硅以形成柵極22a?？梢宰⑷敫呙芏萅型摻雜物以同時(shí)形成 源才及區(qū)28和阻擋層30。因此，當(dāng)鄰近N+源4及區(qū)28的斥冊(cè)才及22a高 度地?fù)诫s有高密度N型摻雜物時(shí)，可以在P型柵極22a和N+源極 區(qū)28之間形成阻擋層30。這增大了 P型初W及22a和N+源極區(qū)28 之間的間隔。結(jié)果，柵-極和源極之間的疊加電容減小了。由于通過 自對(duì)準(zhǔn)獲得柵才及-源極疊加電容，所以也可以降^f氐疊力。電容的變化。
實(shí)例圖3是示出了本體14a和柵極22a彼此具有不同電導(dǎo)率型 的狀態(tài)的能帶圖。實(shí)例圖4是示出了本體14a和柵極22a具有相同 電導(dǎo)率型的狀態(tài)的能帶圖。Ee指的是導(dǎo)帶能級(jí)，Ev指的是價(jià)帶能級(jí)。
參考實(shí)例圖3的能帶圖，其中，在N型溝道MOS晶體管(N-type trench MOS transistor)中4吏用P型本體和N+4冊(cè)才及，相只于于才冊(cè)才及氧 化層20的兩側(cè)上的費(fèi)米能級(jí)是一致的，這意味著不施加外部能量 (external power )。在其中未施力口能量的這種平4軒4犬態(tài)(even state ) 中，具有不同功函數(shù)的P型本體和N+柵極的費(fèi)米能級(jí)Ep需要相互 對(duì)應(yīng)。因此，當(dāng)在柵極氧化層20處產(chǎn)生》茲場(chǎng)時(shí)，在P型本體表面 上產(chǎn)生一定的勢(shì)壘區(qū)(depletion area )。 由于P型本體和N+才冊(cè)極之 間的功函數(shù)不同而引起了勢(shì)壘區(qū)形成。勢(shì)壘區(qū)使得很容易在晶體管 中產(chǎn)生溝道(channels )。換句話-說，在平纟lf狀態(tài)中沒有形成勢(shì)壘區(qū) 的情況下，盡管可能施加了低柵極電壓，但是可以很容易形成溝道。
參考實(shí)例圖4，然而，由于本體14a和柵極22a的摻雜物都是 P型，所以不施加外部能量不會(huì)形成勢(shì)壘區(qū)。當(dāng)對(duì)相對(duì)于石圭^)"底的 柵極22a施加電壓時(shí)，首先形成勢(shì)壘區(qū)。當(dāng)電壓增加時(shí)，獲得溝道 反演(channel inversion )。因此，在實(shí)例圖4的情況下，必須對(duì)才冊(cè) 才及22a施力口比實(shí)例圖3的情況下更高的電壓，用來產(chǎn)生溝道。
換句話"i兌，為了^f吏實(shí)例圖4中所示的晶體管獲得實(shí)例圖3的閾 值電壓，必須使柵極氧化層20變薄。當(dāng)柵極氧化層20足夠薄時(shí)， 電荷隨著柵4及電壓的增加而增加，并因此，增加了晶體管的5爭(zhēng)導(dǎo) (Gm=dID/dVG )。這意p未著晶體管的》文大功能的改善。因此，才艮據(jù) 本發(fā)明實(shí)施例的晶體管可以適合于模擬放大器。
按照根據(jù)本發(fā)明實(shí)施例的溝槽晶體管的制造方法，可以在單個(gè) 半導(dǎo)體襯底上方形成多個(gè)p型或N型MOSFET。同樣，在單個(gè)半
導(dǎo)體4于底上方，可以同時(shí)形成至少一個(gè)N型MOSFET和P型 MOSFET。
從以上描述中可以清楚的知道，才艮據(jù)本發(fā)明實(shí)施例的溝槽晶體 管及其制造方法具有如下幾個(gè)優(yōu)點(diǎn)。可以減小柵極-源極疊加電容， 從而節(jié)省了驅(qū)動(dòng)?xùn)艠O所消耗的能量。由于通過自對(duì)準(zhǔn)方法獲得柵極 和源極之間的疊加電容，所以可以降低柵極-源極電容的變化。因此， 提高了柵極電容的穩(wěn)定性。通過形成柵電極多晶硅以高于本體表面 (也就是，從本體中突出)，可以減小器件的表面區(qū)域，從而保證 了工藝余量。根據(jù)本發(fā)明實(shí)施例，摻雜有P型摻雜物的多晶硅可以 用于形成NMOSFET。因此，當(dāng)形成晶體管具有通常#1用在功率 MOS晶體管(power MOS transistor)中的相對(duì)高的閾值電壓，即 l-1.5V時(shí)，盡管4吏用了具有比普通的柵4及氧化層相對(duì)更薄的厚度的 柵極氧化層，但是可以防止柵極-源極電容的增加。最后，當(dāng)使用相 對(duì)薄的柵-才及氧化層時(shí)，可以獲得更高的^爭(zhēng)導(dǎo)(Gm)。因此，可以在 模擬放大器中使用該溝槽晶體管。
在不脫離本發(fā)明的精神和范圍內(nèi)，在所4皮露的本發(fā)明實(shí)施例中 可以作各種l奮改及變形，這對(duì)于本領(lǐng)域的^支術(shù)人員而言是清楚且顯 而易見的。因此，所披露的本發(fā)明實(shí)施例意在涵蓋在所附權(quán)利要求 及其等同替換的范圍內(nèi)的顯而易見的^f奮改和變形。
權(quán)利要求
1. 一種裝置，包括半導(dǎo)體襯底；溝槽，形成于所述半導(dǎo)體襯底內(nèi)；柵極氧化層，形成于所述溝槽的內(nèi)壁上方；柵極，嵌于所述溝槽中，所述柵極包括部分突出在所述半導(dǎo)體襯底的表面上方的突出部分，所述柵極在所述突出部分周圍摻雜有第二電導(dǎo)率型摻雜物，而且所述柵極在除了所述突出部分以外的其他部分上摻雜有第一電導(dǎo)率型摻雜物；以及第二電導(dǎo)率型源極區(qū)，形成于所述溝槽的側(cè)面處的所述半導(dǎo)體襯底的表面上方。
2. 根據(jù)權(quán)利要求1所述的裝置，其中，所述半導(dǎo)體襯底包括由第 一電導(dǎo)率型本體、具有第一密度的第二電導(dǎo)率型漏極區(qū)以及具 有第二密度的第二電導(dǎo)率型漏才及區(qū)組成的結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求2所述的裝置，其中，所述溝槽形成在所述第一 電導(dǎo)率型本體和具有第二密度的所述第二電導(dǎo)率型漏極區(qū)上方。
4. 根據(jù)權(quán)利要求1所述的裝置，其中，所述第一電導(dǎo)率型是P 型，而所述第二電導(dǎo)率型是N型。
5. 根據(jù)權(quán)利要求1所述的裝置，其中，在所述柵極中，所述突出 部分和所述突出部分的側(cè)面摻雜有第二電導(dǎo)率型4參雜物。
6. 根據(jù)權(quán)利要求2所述的裝置，其中，所述第一密度大于所述第 二密度。
7. —種方法，包4舌制備半導(dǎo)體襯底；在所述半導(dǎo)體襯底中形成溝槽；在所述溝槽的內(nèi)壁上方形成斥冊(cè)才及氧4b層；通過在所述溝槽中嵌入多晶硅來形成具有第 一 電導(dǎo)率型 的柵極，所述柵極包括突出在所述半導(dǎo)體襯底表面上方的突出 部分；通過在所述突出部分中注入第二電導(dǎo)率型離子形成阻擋 層；以及在所述半導(dǎo)體襯底的表面上方形成第二電導(dǎo)率型源極區(qū)。
8. 根據(jù)權(quán)利要求7所述方法，其中，所述制備半導(dǎo)體襯底包括通 過離子注入或外延生長(zhǎng)來制備所述半導(dǎo)體襯底以包括第一電 導(dǎo)率型體、具有第一密度的第二電導(dǎo)率型漏極區(qū)以及具有第二 密度的第二電導(dǎo)率型漏極區(qū)。
9. 才艮據(jù)斥又利要求8所述方法，其中，所述形成所述溝槽包括通過CVD在所述第一電導(dǎo)率型本體的上部上方氣相沉積 氧化^圭層；通過圖樣化所述氧化硅層形成掩膜，所述掩膜暴露用于 形成所述溝槽的區(qū)域而覆蓋其他區(qū)域；以及利用所述掩膜蝕刻所述第一電導(dǎo)率型本體和具有第二密 度的所述第二電導(dǎo)率型漏極區(qū)。
10. 根據(jù)權(quán)利要求9所述的方法，其中，所述第一電導(dǎo)率型本體和 所述第二密度第二電導(dǎo)率型漏極區(qū)的所述蝕刻包括利用所述掩膜通過反應(yīng)性離子蝕刻(RIE)蝕刻所述第一 電導(dǎo)率型本體來暴露所述第二密度第二電導(dǎo)率型漏極區(qū)；以及對(duì)所述暴露的第二密度第二電導(dǎo)率型漏極區(qū)實(shí)施RIE以 便所述第一密度第二電導(dǎo)率型漏極區(qū)不被暴露。
11. 根據(jù)權(quán)利要求9所述的方法，其中，所述第一電導(dǎo)率型柵極的 所述形成包4舌當(dāng)使用所述第一電導(dǎo)率型摻雜物離子摻雜多晶硅時(shí)，在 所述半導(dǎo)體襯底的表面上方氣相沉積所述多晶硅，以便所述多 晶石圭:故完全嵌入所述溝槽中并形成在所述掩膜的上部上方。毯式蝕刻所述多晶硅直到暴露所述掩膜；以及選擇性地去除所述掩膜，從而形成所述柵極，在所述柵 才及中所述多晶石圭突出在所述本體的表面上方。
12. 根據(jù)權(quán)利要求9所述的方法，其中，所述第一電導(dǎo)率型柵極的 所述形成包4舌在所述半導(dǎo)體襯底的表面上方氣相沉積多晶石圭，以<更所 述多晶硅被完全嵌入所述溝槽中并形成在所述掩膜的上部上方；毯式蝕刻所述多晶硅直到暴露所述掩膜；在所述被趙式蝕刻的多晶硅中注入第一電導(dǎo)率型摻雜物 離子；以及選擇性;也去除所述掩膜，/人而形成所述4冊(cè)#及，在所述4冊(cè) 極中所述多晶硅突出在所述本體的表面上方。
13. 才艮據(jù)斥又利要求7所述的方法，其中，在所述4冊(cè)才及氧化層的所述 形成過禾呈中，通過熱氧化在所述溝槽的側(cè)壁和下部上方形成所 述柵極氧化層。
14. 才艮據(jù)權(quán)利要求8所述的方法，其中，在通過在所述突出部分中 注入第二電導(dǎo)率型離子形成所述阻擋層的過程中，第二電導(dǎo)率 型離子被垂直注入到所述突出部分中以具有第一密度，從而在 所述突出部分和所述突出部分的側(cè)面處形成所述阻擋層。
15. 根據(jù)權(quán)利要求12所述的方法，其中，在制備所述掩膜的過程 中所述多晶硅具有高蝕刻選擇性。
16. 根據(jù)權(quán)利要求7所述的方法，其中，通過注入所述第二電導(dǎo)率 型離子同時(shí)形成所述阻擋層和所述源^l區(qū)。
17. 才艮據(jù)4又利要求14所述的方法，其中，當(dāng)通過在所述突出部分 中注入所述第二電導(dǎo)率型離子形成所述阻擋層時(shí)，同時(shí)通過在 所述第一電導(dǎo)率型本體中注入所述第二電導(dǎo)率型離子形成所 述源4及區(qū)。
18. 根據(jù)權(quán)利要求7所述的方法，其中，所述第一電導(dǎo)率型是P 型，而所述第二電導(dǎo)率型是N型。
19. 根據(jù)權(quán)利要求8所述的方法，其中，所述第一密度大于所述第 二密度。
20. 才艮據(jù)4又利要求8所述的方法，其中，在通過在所述突出部分中 注入第二電導(dǎo)率型離子形成所述阻擋層的過程中，第二電導(dǎo)率 型離子被對(duì)角地注入到所述突出部分中以具有第一密度，從而 在所述突出部分和所述突出部分的側(cè)面處形成所述阻擋層。
全文摘要
本發(fā)明披露了一種溝槽晶體管及其制造方法。該制造方法包括制備半導(dǎo)體襯底，在半導(dǎo)體襯底中形成溝槽，在溝槽的內(nèi)壁上方形成柵極氧化層，通過在溝槽中嵌入多晶硅來形成具有第一電導(dǎo)率型的柵極，該柵極包括突出在半導(dǎo)體襯底的表面上方的突出部分，通過在突出部分中注入第二電導(dǎo)率型離子形成阻擋層，以及在半導(dǎo)體襯底的表面上方形成第二電導(dǎo)率型源極區(qū)。
文檔編號(hào)H01L29/78GK101383377SQ200810215628
公開日2009年3月11日 申請(qǐng)日期2008年9月8日 優(yōu)先權(quán)日2007年9月7日
發(fā)明者尹汝祚, 張炳琸 申請(qǐng)人:東部高科股份有限公司