專利名稱：Poly-SiGe柵三維應(yīng)變CMOS集成器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種Poly-SiGe柵三維 應(yīng)變CMOS集成器件及其制作方法。
背景技術(shù)：
半導(dǎo)體集成電路遵循摩爾定律特征尺寸連續(xù)減小，芯片的集成度、性 能不斷提高。進(jìn)入深亞微米時代，芯片內(nèi)部器件的互連變得越來越復(fù)雜。 因此，互連線寄生電阻、寄生電容所引起的延遲時間對電路性能的影響變 的愈來愈突出。研究表明，在器件特征尺寸小于250nm以后，常規(guī)的金屬 連線引起的R-C延時將主宰整個電路延時，使超大規(guī)模集成電路VLSI集成 度和性能的繼續(xù)提高受到制約。采用銅互連技術(shù)在一定程度上降低了互連 延遲時間，但在器件特征尺寸小于130nm之后，銅互連線的延遲時間也將 成為影響電路性能的主要因素，使目前基于常規(guī)二維CMOS集成電路技術(shù) 制造更高性能的芯片變得更加困難。
三維集成是使VLSI持續(xù)向高性能發(fā)展的重要技術(shù)途徑。三維集成允許 芯片電路向垂直方向布局，通過優(yōu)化設(shè)計，能夠提高器件的集成度，縮短 互連線長度，降低互連線的延時，提高和改善集成電路的性能。同時，三 維集成也為集成電路設(shè)計提供了新的自由度，可以將不同性質(zhì)及電源電壓 的電路設(shè)計在同一芯片的不同有源層上，更有利于擴(kuò)展電路功能和構(gòu)建芯 片上系統(tǒng)SoC。
目前，進(jìn)一步提高VLSI集成度、功能和性能逐漸變得困難的情況下， 三維集成為突破這個壁壘提供了一種全新的技術(shù)。
近年來，國外對三維集成電路的研究比較重視。如美國的IBM公司、 斯坦福大學(xué)等在該技術(shù)領(lǐng)域均進(jìn)行了深入的研究工作，香港科技大學(xué)等也 在該方面進(jìn)行深入探索。研究工作所取得的成果表明，三維集成確能夠明 顯縮短互連線長度，減小芯片面積，降低功耗，提高芯片集成度，提高集成電路的性能。三維集成電路不僅具有挑戰(zhàn)性，而且具有明顯的發(fā)展和應(yīng) 用前景。當(dāng)前的三維集成電路均是采用有源層即器件層逐次疊加的結(jié)構(gòu)。三維 集成電路的關(guān)鍵技術(shù)主要有三個， 一是上下有源層之間要有良好的絕緣性能；二是作為有源層的材料晶體特性要好，以使載流子遷移率不會有大的 衰減，保證電路的性能；三是后續(xù)層材料及器件制造過程的溫度不能對前 序有源層材料及器件的特性產(chǎn)生影響，即三維芯片后序有源層的形成不能 有高溫過程。目前，實(shí)現(xiàn)后序有源層從理論上講可以采用選擇性外延方法，即后序 有源層為利用Si02窗口中的硅外延單晶Si。如美國IEEE出版的Electron Devices Letters雜志中S.Pae, T.Su, J.P.Denton等人2001年7月發(fā)表的文章 "Multiple Layers of Silicon-on- Insulator Islands Fabrication by Selective Epitaxial Growth"所述。該方法是在已完成器件及相關(guān)電路連線制造的前序 有源層的絕緣層上刻蝕出Si窗口，將該Si窗口作為籽晶，利用選擇性外延 及外延層的橫向擴(kuò)展在絕緣層上生長單晶Si層。這種方法生長的有源層質(zhì) 量高，但其缺陷是外延的高溫過程會對前序有源層器件產(chǎn)生影響，以及外 延窗口使芯片面積增大，影響電路的性能。還可以采用應(yīng)變SiGe層鍵合方法。該方法是下層有源層即前序有源層 為單晶Si，用于制造nMOSFET，然后通過鍵合和智能切割的方法在下層有 源層上制造SOI襯底，在SOI襯底上制造應(yīng)變SiGe pMOSFET。該方法利 用了應(yīng)變SiGe層遷移率高的特點(diǎn)，提高了CMOS集成電路的性能，但還是 受到了 nMOSFET溝道中電子遷移率低于pMOSFET溝道中空穴遷移率，制 約了 CMOS集成電路性能的進(jìn)一步提升。三維CMOS集成電路的研究主要集中在二層有源層的結(jié)構(gòu)階段。上述 這些CMOS集成電路有源層中的nMOSFET和pMOSFET都采用單晶Si材 料，或者分別采用單晶Si材料和Poly-Si材料，或者分別采用單晶Si材料 和SiGe材料，因此，目前三維CMOS集成電路的本征速度與二維CMOS 集成電路的本征速度基本相同，都取決于單晶Si nMOSFET和pMOSFET 中的電子遷移率、空穴遷移率，或Poly-Si pMOSFET的空穴遷移率。由于電子遷移率高于空穴遷移率，所以，前一種三維集成電路的本征速度由單 晶Si材料空穴遷移率所限定，而后一種三維集成電路的本征速度雖由單晶 Si材料的電子遷移率限定。
因此，雖然所報道的各種三維CMOS集成電路縮短了電路中器件間的 互連線，提高了集成度，但是三維CMOS集成電路的速度改善不是很明顯， 而進(jìn)一步提高集成電路速度的一個關(guān)鍵技術(shù)是提高集成電路器件性能，這 也是當(dāng)前集成電路發(fā)展的一個重要研究領(lǐng)域。
近年來，Poly-Si柵已經(jīng)取代金屬柵成為了主流的柵材料，但無論采取 n型Poly-Si還是p型Poly-Si，其對器件閾值電壓的調(diào)整幅度都不大。為了 能夠更大范圍地調(diào)整器件的閾值電壓，國內(nèi)外大部分廠商采取在有源區(qū)形 成之后，通過再次對有源區(qū)進(jìn)行離子注入，改變阱區(qū)摻雜濃度的方法，調(diào) 節(jié)器件的閾值電壓。但是這方法對器件閾值電壓調(diào)整幅度有限，并且還增 加了工藝制造的難度，使之變成了一個工藝瓶頸問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種Poly-SiGe柵三維應(yīng)變CMOS集成器件及 其制作方法，以解決現(xiàn)有三維集成電路速度低的問題。 本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的
本發(fā)明的理論是基于SSGOI材料制作的pMOSFET的空穴遷移率遠(yuǎn)高 于Si材料pMOSFET的空穴遷移率，SSOI材料制作的nMOSFET的電子遷 移率遠(yuǎn)高于Si材料nMOSFET的電子遷移率。故采用SSGOI材料制造CMOS 集成電路中的pMOSFET,采用SSOI材料制造CMOS集成電路中的 nMOSFET，這樣就使三維CMOS集成電路的速度得到較大的提高。
本發(fā)明還采用Poly-SiGe作為nMOSFET的柵材料，通過調(diào)節(jié)的 Poly-SiGe柵中Ge組分，實(shí)現(xiàn)nMOSFET閾值電壓可連續(xù)調(diào)整。
基于上述理論，本發(fā)明制作Poly-SiGe柵三維應(yīng)變CMOS集成器件的 方法包括如下步驟
步驟1:下層有源層應(yīng)變Si nMOSFET器件制作步驟。
la.在SSOI襯底片上通過氧化、光刻、離子注入、金屬化等工藝制作 出有源區(qū)；lb.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜質(zhì)濃度 >102()cm-3， Ge組分為0.05 0.3;lc.在Poly-SiGe層上通過氧化、光刻、離子注入等工藝制作具有 Poly-SiGe柵的應(yīng)變Si nMOSFET器件及相互連線；Id.在具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件及相互連線表面淀積 Si02介質(zhì)層，完成下層有源層結(jié)構(gòu)。步驟2: SSGOI襯底制作步驟。2a.將n型Si片表面進(jìn)行氧化，作為上層有源層的基體材料，并在該基 體材料上注入氫；2b.采用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；2c.將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超 高真空環(huán)境中在35(TC 48(TC的溫度下實(shí)現(xiàn)鍵合；2d.將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；2e.在拋光后的上層基體材料表面，外延Ge組分為0.1 0.3的應(yīng)變SiGe 材料，形成SSGOI襯底。步驟3:上層有源層應(yīng)變SiGe表面溝道pMOSFET器件制作步驟。3a.在SSGOI襯底上，通過氧化、光刻、離子注入和金屬化工藝制作 應(yīng)變SiGe pMOSFET有源區(qū)；3b.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜濃度 >102()cm-3， Ge組分為0.05 0.3;3c.在Poly-SiGe層上通過鈍化、光刻、金屬化等等工藝制作具有 Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件及相互連線，完成上層 有源層結(jié)構(gòu)；3d.將下層有源層與上層有源層通過互聯(lián)線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為 65 130nm的具有Poly-SiGe柵的高速三維CMOS集成電路。本發(fā)明的三維集成電路有源層由于分別采用SSOI有源層和SSGOI有 源層結(jié)構(gòu)，與現(xiàn)有的三維集成電路有源層均采用Si單晶有源層，或采用Si單晶與Pdy-Si有源層結(jié)構(gòu)，或采用Si單晶與SiGe有源層結(jié)構(gòu)相比，具有
如下優(yōu)點(diǎn)
1) 本發(fā)明中SSGOI pMOSFET的空穴遷移率遠(yuǎn)高于應(yīng)用單晶Si或 Poly-Si制作的pMOSFET的空穴遷移率，因此，提高了 pMOSFET器件的 性能。而且SSOI nMOSFET的電子遷移率也遠(yuǎn)高于應(yīng)用單晶Si制作的 nMOSFET的電子遷移率，因此也使得nMOSFET器件的性能獲得大幅的提 高；
2) 本發(fā)明由于二個有源層之間的鍵合采用低溫鍵合技術(shù)，且上層有源 層中的器件制作也在低溫下完成，因而避免了后序高溫過程對前序有源層 器件結(jié)構(gòu)的影響，保證了三維集成電路的交直流電學(xué)性能；
3) 由于本發(fā)明基于SSGOI襯底制作的pMOSFET器件和基于SSOI襯 底制作的nMOSFET器件性能獲得了提高，因此用本發(fā)明器件制作的三維 CMOS集成電路的速度高于目前所報道的各種三維CMOS集成電路；
4) 由于本發(fā)明所提出的工藝方法采用Poly-SiGe材料作為柵介質(zhì)，其 功函數(shù)隨Ge組分的變化而變化，通過調(diào)節(jié)nMOSFET的Poly-SiGe柵中Ge 組分，實(shí)現(xiàn)CMOS閾值電壓可連續(xù)調(diào)整，減少了工藝步驟，降低了工藝難 度。 ..


圖i是本發(fā)明Poly-SiGe柵三維應(yīng)變CMOS集成器件結(jié)構(gòu)示意圖； 圖2是本發(fā)明Poly-SiGe柵三維應(yīng)變CMOS集成器件制作工藝流程圖。
具體實(shí)施例方式
以下參照附圖對本發(fā)明作進(jìn)一步詳細(xì)描述。
如圖1所示，本發(fā)明的器件結(jié)構(gòu)包括上下兩層，其中上層1是SSGOI pMOSFET器件；下層2是SSOI nMOSFET器件。該pMOSFET器件由 Ploy-SiGe柵極3、 Ploy-Si源極4、源區(qū)5、襯底區(qū)6、絕緣層7、漏區(qū)17、 漏極18和溝道區(qū)19構(gòu)成；該nMOSFET器件由源極9、源區(qū)10、漏區(qū)12、 襯底區(qū)13、漏極14和Ploy-SiGe柵極15構(gòu)成。上層有源層和下層有源層通 過第一互連線8和第二互連線16連接，構(gòu)成三維CMOS集成器件。
參照圖2，對本發(fā)明制作Poly-SiGe柵三維應(yīng)變CMOS集成器件的工藝流程作進(jìn)一步詳細(xì)描述。
實(shí)施例1:制作導(dǎo)電溝道為65nm的Poly-SiGe柵三維應(yīng)變CMOS集成 器件的步驟如下
(1) 選取應(yīng)力MGpa的SSOI襯底片；
(2) 在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源
區(qū)；
(3) 采用超高真空化學(xué)氣相淀積UHVCVD方法，在有源區(qū)上淀積一 層p型的Poly-SiGe，作為柵極，摻雜濃度>102(^111-3， Ge組分為0.2;
(4) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻 引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為65nm的具 有Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；
(5) 在該下層有源層表面淀積Si02介質(zhì)層；
(6) 對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；
(7) 采用離子注入工藝，對上層基體材料注入氫；
(8) 利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有 源層基體材料表面進(jìn)行拋光處理；
(9) 將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于 超高真空環(huán)境中在35(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件 的影響；
(10) 將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝 離，使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋 光；
(11) 在拋光后的上層基體材料表面，采用UHVCVD方法，生長Ge 組分為0.2的應(yīng)變SiGe材料，形成SSGOI襯底；
(12) 通過氧化、光刻、離子注入等工藝在SSGOI襯底上制作出有源
區(qū)；
(13) 采用UHVCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe,作 為柵極，摻雜濃度>102、111-3， Ge組分為0.2;
(14) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道為65nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；(15)將下層有源層與上層有源層通過互連線連接，構(gòu)成導(dǎo)電溝道為 65nm的Poly-SiGe柵三維應(yīng)變CMOS集成電路。實(shí)施例2:制作導(dǎo)電溝道為90nm的Poly-SiGe柵三維應(yīng)變CMOS集成 器件的步驟如下(1) 選取應(yīng)力MGpa的SSOI襯底片；(2) 在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源區(qū)；(3) 采用減壓化學(xué)氣相淀積RPCVD方法，在有源區(qū)上淀積一層p型 的Poly-SiGe，作為柵極，摻雜濃度〉l(A:m'3， Ge組分為0.05;(4) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻 引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為90nm的具 有Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；(5) 在該下層有源層表面淀積Si02介質(zhì)層；(6) 對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；(7) 采用離子注入工藝，對上層基體材料注入氫；(8) 利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有 源層基體材料表面進(jìn)行拋光處理；(9) 將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于 超高真空環(huán)境中在48(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件 的影響；(10) 將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝 離，使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋 光；(11) 在拋光后的上層基體材料表面，采用RPCVD方法，生長Ge組 分為0.1的應(yīng)變SiGe材料，形成SSGOI襯底；(12) 通過氧化、光刻、離子注入等工藝在SSGOI襯底上制作出有源區(qū)'，(13) 采用RPCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe，作為 柵極，摻雜濃度M(Amf3， Ge組分為0.05;(14) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光 刻引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道 為卯nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；(15) 將下層有源層與上層有源層通過互連線連接，構(gòu)成導(dǎo)電溝道為 90nm的Poly-SiGe柵三維應(yīng)變CMOS集成電路。實(shí)施例3:制作導(dǎo)電溝道為130nm的Poly-SiGe柵三維應(yīng)變CMOS集成 器件的步驟如下(1) 選取應(yīng)力MGpa的SSOI襯底片；(2) 在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源區(qū)；(3) 采用紫外光化學(xué)氣相淀積UVCVD的方法，在有源區(qū)上淀積一層 p型的Poly-SiGe，作為柵極，摻雜濃度〉l(Ami—3， Ge組分為0.3;(4) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻 引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為130nm的具 有Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；(5) 在該下層有源層表面淀積Si02介質(zhì)層；(6) 對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；(7) 采用離子注入工藝，對上層基體材料注入氫；(8) 利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有 源層基體材料表面進(jìn)行拋光處理；(9) 將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于 超高真空環(huán)境中在40(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件 的影響；(10) 將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝 離，使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋 光；(11) 在拋光后的上層基體材料表面，采用UVCVD方法，生長Ge組分為0.3的應(yīng)變SiGe材料，形成SSGOI襯底；
(12) 通過氧化、光刻、離子注入等工藝在SSGOI襯底上制作出有源
區(qū)；
(13) 采用UVCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe，作為 柵極，摻雜濃度M0^cm'3， Ge組分為0.3;
(14) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光 刻引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道 為130nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；
(15) 將下層有源層與上層有源層通過互連線連接，構(gòu)成導(dǎo)電溝道為 130nm的Poly-SiGe柵三維應(yīng)變CMOS集成電路。
以上實(shí)施例不構(gòu)成對本發(fā)明的任何限制。
權(quán)利要求
1.一種Poly-SiGe柵三維應(yīng)變CMOS集成器件，包括上層有源層和下層有源層，其特征在于下層有源層(2)采用具有Poly-SiGe柵應(yīng)變SinMOSFET器件，上層有源層(1)采用具有Poly-SiGe柵應(yīng)變SiGe表面溝道pMOSFET器件，該兩層之間通過SiO2介質(zhì)層鍵合。
2. 根據(jù)權(quán)利要求1所述的Poly-SiGe柵三維應(yīng)變CMOS集成器件，其 中下層有源層的襯底采用SSOI結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求1所述的Poly-SiGe柵三維應(yīng)變CMOS集成器件，其 中上層有源層的的襯底采用SSGOI結(jié)構(gòu)。
4. 一種Poly-SiGe柵三維應(yīng)變CMOS集成器件的制作方法，按如下步 驟進(jìn)行步驟1:制作下層有源層應(yīng)變Si nMOSFET器件la.在SSOI襯底片上通過氧化、光刻、離子注入、金屬化等工藝制作 出有源區(qū)；lb.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜質(zhì)濃度 >1020cm-3， Ge組分為0.05 0.3;lc.在Poly-SiGe層上通過氧化、光刻、離子注入等工藝制作具有 Poly-SiGe柵的應(yīng)變Si nMOSFET器件及相互連線；Id.在具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件及相互連線表面淀積 Si02介質(zhì)層，完成下層有源層結(jié)構(gòu)；步驟2:制作SSGOI襯底2a.將n型Si片表面進(jìn)行氧化，作為上層有源層的基體材料，并在該基 體材料上注入氫；2b.采用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；2c.將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超 高真空環(huán)境中在350。C 480。C的溫度下實(shí)現(xiàn)鍵合；2d.將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；2e.在拋光后的上層基體材料表面，外延Ge組分為0.1 0.3的應(yīng)變SiGe 材料，形成SSGOI襯底-，步驟3:制作上層有源層應(yīng)變SiGe表面溝道pMOSFET器件3a.在SSGOI襯底上，通過氧化、光刻、離子注入和金屬化工藝制作 應(yīng)變SiGe pMOSFET有源區(qū)；3b.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜濃度 〉102W3， Ge組分為0.05 0.3;3c.在Poly-SiGe層上通過鈍化、光刻、金屬化等等工藝制作具有 Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件及相互連線，完成上層 有源層結(jié)構(gòu)；3d.將下層有源層與上層有源層通過互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為 65 130nm的具有Poly-SiGe柵的高速三維CMOS集成電路。
5. 根據(jù)權(quán)利要求4所述的三維CMOS集成器件的制作方法，其中，步 驟3d所述的導(dǎo)電溝道長度根據(jù)步驟la、步驟lc、步驟3a和步驟3c中光刻 精度確定，通常取65 130nm。
6. —種Poly-SiGe柵三維應(yīng)變CMOS集成器件的制作方法，包括如下 步驟第1步.選取應(yīng)力MGpa的SSOI襯底片；第2步.在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有 源區(qū)；第3步.采用超高真空化學(xué)氣相淀積UHVCVD方法，在有源區(qū)上淀積 一層p型的Poly-SiGe，作為柵極，摻雜濃度>102()(^1-3， Ge組分為0.2;第4步.在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一 光刻引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為65nm 的具有Pdy-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線； 第5步.在該下層有源層表面淀積Si02介質(zhì)層； 第6步.對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料； 第7步.采用離子注入工藝，對上層基體材料注入氫； 第8步.利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源層基體材料表面進(jìn)行拋光處理；第9歩.將拋光處理后的下層有源層和上層基體材料表面相對緊貼， 置于超高真空環(huán)境中在35(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層 器件的影響；第IO步.將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行 剝離，使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械 拋光；第11步.在拋光后的上層基體材料表面，采用UHVCVD方法，生長 Ge組分為0.2的應(yīng)變SiGe材料，形成SSGOI襯底；第12步.通過氧化、光亥U、離子注入等工藝在SSGOI襯底上制作出有 源區(qū)；第13步.采用UHVCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe， 作為柵極，摻雜濃度"0"cm—3， Ge組分為0.2;第14步.在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一 光刻引線孔一多晶硅布線一低溫淀積SK)2介質(zhì)層，完成上層有源層導(dǎo)電溝 道為65nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；第15步.將下層有源層與上層有源層通過互連線連接，構(gòu)成導(dǎo)電溝道 為65nm的Poly-SiGe柵三維應(yīng)變CMOS集成電路。
全文摘要
本發(fā)明公開了一種Poly-SiGe柵三維應(yīng)變CMOS集成器件及其制作方法，它涉及微電子技術(shù)領(lǐng)域，主要解決現(xiàn)有三維集成電路速度低的問題。其方案是采用SSOI和SSGOI構(gòu)建新的三維集成器件的兩個有源層。其中，下層有源層采用SSOI襯底，利用SSOI襯底中應(yīng)變Si材料電子遷移率高的特點(diǎn)，制作具有Poly-SiGe柵的應(yīng)變Si nMOSFET；上層有源層采用SSGOI襯底，利用SSGOI襯底中應(yīng)變Si材料空穴遷移率高的特點(diǎn)，制作具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET；上下有源層之間采用鍵合工藝，形成三維有源層結(jié)構(gòu)，并通過互連線連接，構(gòu)成導(dǎo)電溝道為65～130nm的具有Poly-SiGe柵的三維CMOS集成器件。本發(fā)明制造的具有Poly-SiGe柵的三維CMOS集成器件與現(xiàn)有三維集成器件相比，具有速度快和性能好的優(yōu)點(diǎn)，該器件可用于制造大規(guī)模、高速三維CMOS集成電路。
文檔編號H01L27/12GK101409293SQ20081023244
公開日2009年4月15日 申請日期2008年11月28日 優(yōu)先權(quán)日2008年11月28日
發(fā)明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 王曉燕, 胡輝勇, 斌 舒 申請人:西安電子科技大學(xué)