專利名稱：三維量子阱cmos集成器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種三維量子阱CMOS 集成器件及其制作方法。
技術(shù)背景近四十年來(lái)，集成電路遵循摩爾定律特征尺寸連續(xù)減小，芯片的集成度、 性能不斷提高。進(jìn)入深亞微米時(shí)代，芯片內(nèi)部器件的互連變得越來(lái)越復(fù)雜。因 此，互連線寄生電阻、寄生電容所引起的延遲時(shí)間對(duì)電路性能的影響變的愈來(lái) 愈突出。研究表明，在器件特征尺寸小于250nm以后，常規(guī)的金屬連線引起的 R-C延時(shí)將主宰整個(gè)電路延時(shí)，使超大規(guī)模集成電路VLSI集成度和性能的繼 續(xù)提高受到制約。采用銅互連技術(shù)在一定程度上降低了互連延遲時(shí)間，但在器 件特征尺寸小于130nm之后，銅互連線的延遲時(shí)間也將成為影響電路性能的主 要因素，使目前基于常規(guī)二維CMOS集成電路技術(shù)制造更高性能的芯片變得 更加困難。然而，三維集成是使VLSI持續(xù)向高性能發(fā)展的重要技術(shù)途徑。三維集成 允許芯片電路向垂直方向布局，通過(guò)優(yōu)化設(shè)計(jì)，能夠提高器件的集成度，縮短 互連線長(zhǎng)度，降低互連線的延時(shí)，提高和改善集成電路的性能。同時(shí)，三維集 成也為集成電路設(shè)計(jì)提供了新的自由度，可以將不同性質(zhì)及電源電壓的電路設(shè) 計(jì)在同一芯片的不同有源層上，更有利于擴(kuò)展電路功能和構(gòu)建芯片上系統(tǒng) SoC。進(jìn)一步提高VLSI集成度、功能和性能逐漸變得困難的情況下，三維集成 為突破這個(gè)壁壘提供了 一種全新的技術(shù)。近十年，國(guó)外對(duì)三維集成電路的研究比較重視。如美國(guó)的IBM公司、斯坦福大學(xué)等在該技術(shù)領(lǐng)域均進(jìn)行了深入的研究工作，香港科技大學(xué)等也在該方 面進(jìn)行深入探索。研究工作所取得的成果表明，三維集成確能夠明顯縮短互連 線長(zhǎng)度，減小芯片面積，降低功耗，提高芯片集成度，提高集成電路的性能。三維集成電路不僅具有挑戰(zhàn)性，而且具有明顯的發(fā)展和應(yīng)用前景。
現(xiàn)在，三維集成電路在國(guó)內(nèi)外處于研究、探索與發(fā)展階段，隨研究的深入， 技術(shù)的突破，必將對(duì)高性能亞微米、深亞微米集成電路，以及SOC的發(fā)展提 供新的發(fā)展空間。
目前，三維集成電路均是采用有源層即器件層逐次疊加的結(jié)構(gòu)。三維集成
電路的關(guān)鍵技術(shù)主要有三個(gè)， 一是上下有源層之間要有良好的絕緣性能；二是 作為有源層的材料晶體特性要好，以使載流子遷移率不會(huì)有大的衰減，保證電 路的性能；三是后續(xù)層材料及器件制造過(guò)程的溫度不能對(duì)前序有源層材料及器 件的特性產(chǎn)生影響，即三維芯片后序有源層的形成不能有高溫過(guò)程。
目前，實(shí)現(xiàn)后序有源層從理論上講可以采用再結(jié)晶方法，即后序有源層為 再結(jié)晶的多晶硅Poly-Si 。如美國(guó)IEEE出版的Electron Devices雜志中Hongmei Wang, Singh Jagar, Sang Lam,等人2001年7月發(fā)表的文章"High Frequency Performance of Large-Grain Polysilicon-on-Insulator MOSFETs"所報(bào)道的京尤是 這種方法。該方法是在第一有源層的器件及相關(guān)電路連線完成并覆蓋Si02介質(zhì) 層后，低溫下在該Si02表面淀積非晶Si，并利用激光或籽晶鎳或籽晶鍺使非 晶硅再結(jié)晶，形成具有大粒度的Poly-Si，然后將該P(yáng)oly-Si作為第二有源層， 制造器件。該方法相對(duì)簡(jiǎn)單，但其缺點(diǎn)是晶粒間界及缺陷會(huì)對(duì)器件特性產(chǎn)生較 大影響。
還可以采用選擇性外延方法，即后序有源層為利用Si02窗口中的硅外延單 晶Si。如美國(guó)IEEE出版的Electron Devices Letters雜志中S.Pae, T.Su, J.P.Denton 等人2001年7月發(fā)表的文章"Multiple Layers of Silicon-on- Insulator Islands Fabrication by Selective Epitaxial Growth"所述。該方法是在己完成器件及相關(guān) 電路連線制造的前序有源層的絕緣層上刻蝕出Si窗口，將該Si窗口作為籽晶， 利用選擇性外延及外延層的橫向擴(kuò)展在絕緣層上生長(zhǎng)單晶Si層。這種方法生
長(zhǎng)的有源層質(zhì)量高，但其缺陷是外延的高溫過(guò)程會(huì)對(duì)前序有源層器件產(chǎn)生影 響，以及外延窗口使芯片面積增大，影響電路的性能。
再者可以采用層鍵合方法，該方法是將各有源層器件及相關(guān)電路連線單獨(dú) 制造，然后在低溫度下將各有源層鍵合在一起，形成三維電路。目前多采用絕 緣膠將各層粘接在一起。這種方法雖不存在高溫影響，可以保持各有源層器件性能，但卻存在有源層間互連難于對(duì)準(zhǔn)的問(wèn)題。綜上所述，三維CMOS集成電路的研究主要集中在二層有源層的結(jié)構(gòu)階段。由于上述這些CMOS集成電路有源層中的nMOSFET和pMOSFET都采 用單晶Si材料，或者分別采用單晶Si材料和Poly-Si材料，或者分別采用單晶 材料，因此，目前三維CMOS集成電路的本征速度與二維CMOS集成電路的 本征速度基本相同，都取決于單晶Si nMOSFET和pMOSFET中的電子遷移率、 空穴遷移率，或Poly-SipMOSFET的空穴遷移率，由于大部分材料的電子與空 穴遷移率均不相等，因此，三維CMOS集成電路的本征速度仍有較大地提升 空間。目前，所報(bào)道的各種三維CMOS集成電路雖然縮短了電路中器件間的互 連線，集成度得到了提高，但三維CMOS集成電路的速度改善不是很明顯， 而進(jìn)一步提高集成電路速度的關(guān)鍵技術(shù)之一是提高集成電路器件性能，也是當(dāng) 前集成電路發(fā)展的一個(gè)重要研究領(lǐng)域。 發(fā)明內(nèi)容本發(fā)明的目的是提供一種三維量子阱CMOS集成器件及其制作方法，以 解決現(xiàn)有的三維集成電路速度低的問(wèn)題。 本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的本發(fā)明的理論是基于SSGOI材料制作的pMOSFET的空穴遷移率遠(yuǎn)高于 Si材料pMOSFET的空穴遷移率，SSOI材料制作的nMOSFET的電子遷移率 遠(yuǎn)高于Si材料nMOSFET的電子遷移率。因此本發(fā)明的三維量子阱CMOS集 成器件，包括上層有源層和下層有源層，該兩層有源層通過(guò)互連線連接，其特 征在于下層有源層采用應(yīng)變Si nMOSFET器件，上層有源層采用應(yīng)變SiGe量 子阱溝道pMOSFET器件，該兩層之間通過(guò)Si02介質(zhì)層鍵合。所述的三維CMOS集成器件，其中下層應(yīng)變Si nMOSFET器件的襯底采 用SSOI結(jié)構(gòu)。所述的三維CMOS集成器件，其中上層應(yīng)變SiGe量子阱溝道pMOSFET 器件的襯底采用SSGOI結(jié)構(gòu)。基于上述理論，本發(fā)明制作三維量子阱CMOS集成器件的步驟如下 步驟l:下層有源層應(yīng)變Si nMOSFET器件制作步驟。在SSOI襯底上通過(guò)氧化、光刻、離子注入和金屬化工藝制作應(yīng)變SinMOSFET器件及相互連線，并在它們的表面淀積Si02介質(zhì)層，完成下層有源 層結(jié)構(gòu)。歩驟2: SSGOI襯底制作步驟。2a.將n型Si片表面進(jìn)行氧化，作為上層有源層的基體材料，并在該基 體材料上注入氫；2b.采用化學(xué)機(jī)械拋光工藝，分別對(duì)下層有源層和注入氫后的上層有源層 基體材料表面進(jìn)行拋光處理；2c.將拋光處理后的下層有源層和上層基體材料表面相對(duì)緊貼，置于超高 真空環(huán)境中在380。C 45(TC的溫度下實(shí)現(xiàn)鍵合；2d.將鍵合后的基片溫度升高，對(duì)上層基體材料多余的部分進(jìn)行剝離，使 上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；2e.在拋光后的上層基體材料表面，外延Ge組分為0.05 0.3的應(yīng)變SiGe 材料，再在該SiGe層上生長(zhǎng)一層弛豫Si，形成SSGOI襯底。步驟3:上層有源層應(yīng)變SiGe量子阱溝道pMOSFET器件制作步驟。3a.在SSGOI襯底上，通過(guò)氧化、光刻、離子注入和金屬化工藝制作應(yīng) 變SiGe量子阱溝道pMOSFET器件及相互連線，完成上層有源層結(jié)構(gòu)；3b.將下層有源層與上層有源層通過(guò)互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為 65 130nm的三維量子阱CMOS集成電路。本發(fā)明的三維集成電路有源層由于分別采用SSOI有源層和SSGOI有源層 結(jié)構(gòu)，利用SSGOI材料空穴遷移率高制造量子阱溝道pMOSFET器件，利用 SSOI材料電子遷移率高制造nMOSFET器件，與現(xiàn)有的三維集成電路有源層 均采用Si單晶有源層，或采用Si單晶與Poly-Si有源層結(jié)構(gòu)，或采用Si單晶 與SiGe有源層結(jié)構(gòu)相比，具有如下優(yōu)點(diǎn)1) 本發(fā)明中SSGOI pMOSFET的空穴遷移率遠(yuǎn)高于應(yīng)用單晶Si或Poly-Si 制作的pMOSFET的空穴遷移率，因此，提高了 pMOSFET器件的性能。而且 SSOI nMOSFET的電子遷移率也遠(yuǎn)高于應(yīng)用單晶Si制作的nMOSFET的電子 遷移率，因此也使得nMOSFET器件的性能獲得大幅的提高。2) 本發(fā)明由于二個(gè)有源層之間的鍵合采用低溫鍵合技術(shù)，且上層有源層中的器件制作也在低溫下完成，因而避免了后序高溫過(guò)程對(duì)前序有源層器件結(jié) 構(gòu)的影響，保證了三維集成電路的交直流電學(xué)性能。3) 由于本發(fā)明基于SSGOI襯底制作的pMOSFET器件和基于SSOI襯底 制作的nMOSFET器件性能獲得了提高，因此用本發(fā)明器件制作的三維CMOS 集成電路的速度高于目前所報(bào)道的各種三維CMOS集成電路。4) 本發(fā)明上層有源層的器件結(jié)構(gòu)中采用了量子阱溝道，即在導(dǎo)電溝道和 柵介質(zhì)之間增加了一本征Si層，減小了柵介質(zhì)與導(dǎo)電溝道之間界面引起的載 流子散射，增強(qiáng)了器件的載流子輸運(yùn)能力，提高了 pMOSFET的電學(xué)性能，從 而進(jìn)一步提高了三維CMOS集成電路的性能，尤其是頻率特性。


圖l是本發(fā)明三維量子阱CMOS集成器件結(jié)構(gòu)示意圖； 圖2是本發(fā)明三維量子阱CMOS集成器件制作的工藝流程圖。
具體實(shí)施方式
以下參照附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。如圖1所示，本發(fā)明的器件結(jié)構(gòu)包括上下兩層，其中上層1是SSGOI pMOSFET器件；下層2是SSOI nMOSFET器件。該pMOSFET器件由Ploy-Si 柵極3、 Ploy-Si源極4、源區(qū)5、襯底區(qū)6、絕緣層7、漏區(qū)17、漏極18和溝 道區(qū)19構(gòu)成；該nMOSFET器件由源極9、源區(qū)10、漏區(qū)12、襯底區(qū)13、漏 極14、 Ploy-Si柵極15和帽層20構(gòu)成。上層pMOSFET器件和下層nMOSFET 器件通過(guò)第一互連線8和第二互連線16連接，構(gòu)成三維CMOS集成電路。參照?qǐng)D2，本發(fā)明制作三維量子阱CMOS集成電路方法，可通過(guò)如下的三 個(gè)實(shí)施例進(jìn)行詳細(xì)描述。實(shí)施例1:制作導(dǎo)電溝道為90nm的三維量子阱CMOS集成器件的步驟 如下(1) 選取應(yīng)力MGpa的SSOI襯底片；(2) 在SSOI襯底片上，利用氧化-光刻源、漏、柵區(qū)-柵氧化-淀積多晶 硅-光刻多晶硅與擴(kuò)散層接觸孔-淀積多晶硅-光刻多晶硅-磷注入-低溫淀積 Si02-光刻引線孔-多晶硅布線-低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為90nm的 應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線，完成下層有源層結(jié)構(gòu)；(3) 在上述的有源層表面淀積Si02介質(zhì)層；
(4) 對(duì)經(jīng)過(guò)清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；
(5) 采用離子注入工藝，對(duì)上層基體材料注入氫；
(6) 利用化學(xué)機(jī)械拋光工藝，分別對(duì)下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；
(7) 將拋光處理后的下層有源層和上層基體材料表面相對(duì)緊貼，置于超 高真空環(huán)境中在40(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對(duì)第一有源層器件的影 響；
(8) 將鍵合后的基片溫度升高，對(duì)上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；
(9) 在拋光后的上層基體材料表面，采用減壓化學(xué)氣相淀積RPCVD的 方法，生長(zhǎng)Ge組分為0.3的應(yīng)變SiGe材料，再在該SiGe層上生長(zhǎng)一層弛豫 Si，形成SSGOI襯底；
(10) 利用低溫淀積Si02-光刻源、漏、柵區(qū)-低溫淀積SK)2柵介質(zhì)-光刻 多晶硅與擴(kuò)散層接觸孔-低溫淀積多晶硅-反刻多晶硅-硼注入-低溫淀積SiCb-光 刻引線孔-多晶硅布線，制作導(dǎo)電溝道為90nm的應(yīng)變SiGe表面溝道pMOSFET 器件，完成上層有源層結(jié)構(gòu)；
(11) 將下層有源層與上層有源層通過(guò)互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為 90nm的三維量子阱CMOS集成電路。
實(shí)施例2:制作導(dǎo)電溝道為130nm的三維量子阱CMOS集成器件的步驟 如下
(1) 選取應(yīng)力〉lGpa的SSOI襯底片；
(2) 在SSOI襯底片上，利用氧化-光刻源、漏、柵區(qū)-柵氧化-淀積多晶 硅-光刻多晶硅與擴(kuò)散層接觸？L-淀積多晶硅-光刻多晶硅-磷注入-低溫淀積 Si02-光刻引線孔-多晶硅布線-低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為130nm 的應(yīng)變SinMOSFET器件結(jié)構(gòu)及相互連線，完成下層有源層結(jié)構(gòu)；
(3) 在上述的有源層表面淀積Si02介質(zhì)層；
(4) 對(duì)經(jīng)過(guò)清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；
(5) 采用離子注入工藝，對(duì)上層基體材料注入氫；(6) 利用化學(xué)機(jī)械拋光工藝，分別對(duì)下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；
(7) 將拋光處理后的下層有源層和上層基體材料表面相對(duì)緊貼，置于超
高真空環(huán)境中在38(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對(duì)第一有源層器件的影
響；
(8) 將鍵合后的基片溫度升高，對(duì)上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；
(9) 在拋光后的上層基體材料表面，采用分子束外延MBE的方法，生長(zhǎng) Ge組分為0.05的應(yīng)變SiGe材料，再在該SiGe層上生長(zhǎng)一層弛豫Si，形成SSGOI 襯底；
(10) 利用低溫淀積Si02-光刻源、漏、柵區(qū)-低溫淀積SK)2柵介質(zhì)-光刻 多晶硅與擴(kuò)散層接觸孔-低溫淀積多晶硅-反刻多晶硅-硼注入-低溫淀積SiCV光 刻引線孔-多晶硅布線，制作導(dǎo)電溝道為130nm的應(yīng)變SiGe表面溝道pMOSFET 器件，完成上層有源層結(jié)構(gòu)；
(11) 將下層有源層與上層有源層通過(guò)互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為 130nm的三維量子阱CMOS集成電路。
實(shí)施例3:制作導(dǎo)電溝道為65nm的三維量子阱CMOS集成器件的步驟
如下
(1) 選取應(yīng)力〉lGpa的SSOI襯底片；
(2) 在SSOI襯底片上，利用氧化-光刻源、漏、柵區(qū)-柵氧化-淀積多晶 硅-光刻多晶硅與擴(kuò)散層接觸孔-淀積多晶硅-光刻多晶硅-磷注入-低溫淀積 SiOr光刻引線孔-多晶硅布線-低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為65nm的 應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線，完成下層有源層結(jié)構(gòu)；
(3) 在上述的有源層表面淀積Si02介質(zhì)層；
(4) 對(duì)經(jīng)過(guò)清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；
(5) 采用離子注入工藝，對(duì)上層基體材料注入氫；
(6) 利用化學(xué)機(jī)械拋光工藝，分別對(duì)下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；
(7) 將拋光處理后的下層有源層和上層基體材料表面相對(duì)緊貼，置于超高真空環(huán)境中在45(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對(duì)第一有源層器件的影響；(8) 將鍵合后的基片溫度升高，對(duì)上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；(9) 在拋光后的上層基體材料表面，采用超高真空化學(xué)氣相淀積 UHVCVD的方法，生長(zhǎng)Ge組分為0.15的應(yīng)變SiGe材料，再在該SiGe層上 生長(zhǎng)一層弛豫Si，形成SSGOI襯底；(10) 利用低溫淀積SiCV光刻源、漏、柵區(qū)-低溫淀積Si02柵介質(zhì)-光刻 多晶硅與擴(kuò)散層接觸孔-低溫淀積多晶硅-反刻多晶硅-硼注入-低溫淀積Si(V光 刻引線孔-多晶硅布線，制作導(dǎo)電溝道為65nm的應(yīng)變SiGe表面溝道pMOSFET 器件，完成上層有源層結(jié)構(gòu)；(11) 將下層有源層與上層有源層通過(guò)互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為 65nm的三維量子阱CMOS集成電路。以上實(shí)施例不構(gòu)成對(duì)本發(fā)明的任何限制。
權(quán)利要求
1.一種三維量子阱CMOS集成器件，包括上層有源層和下層有源層，其特征在于下層有源層(2)采用應(yīng)變Si nMOSFET器件，上層有源層(1)采用應(yīng)變SiGe量子阱溝道pMOSFET器件，該兩層之間通過(guò)SiO2介質(zhì)層鍵合。
2. 根據(jù)權(quán)利要求1所述的三維CMOS集成器件，其中下層應(yīng)變Si nMOSFET器件的襯底采用SSOI結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求1所述的三維CMOS集成器件，其中上層應(yīng)變SiGe量 子阱溝道pMOSFET器件的襯底采用SSGOI結(jié)構(gòu)。
4. 一種三維量子阱CMOS集成器件的制作方法，包括如下步驟 1)制作下層有源層應(yīng)變Si nMOSFET器件歩驟在SSOI襯底上通過(guò)氧化、光刻、離子注入和金屬化工藝制作應(yīng)變Si nMOSFET器件及相互連線，并在它們的表面淀積Si02介質(zhì)層，完成下層有源層結(jié)構(gòu)；2)制作SSGOI襯底步驟2a.將n型Si片表面進(jìn)行氧化，作為上層有源層的基體材料，并在該基體 材料上注入氫； "2b.采用化學(xué)機(jī)械拋光工藝，分別對(duì)下層有源層和注入氫后的上層有源層 基體材料表面進(jìn)行拋光處理；2c.將拋光處理后的下層有源層和上層基體材料表面相對(duì)緊貼，置于超高 真空環(huán)境中在38(TC 450。C的溫度下實(shí)現(xiàn)鍵合；2d.將鍵合后的基片溫度升高，對(duì)上層基體材料多余的部分進(jìn)行剝離，使 上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；2e.在拋光后的上層基體材料表面，外延Ge組分為0.05 0.3的應(yīng)變SiGe 材料，，再在該SiGe層上生長(zhǎng)一層弛豫Si，形成SSGOI襯底；3)制作上層有源層應(yīng)變SiGe量子阱溝道pMOSFET器件步驟3a.在SSGOI襯底上，通過(guò)氧化、光刻、離子注入和金屬化工藝制作應(yīng)變 SiGe量子阱溝道pMOSFET器件及相互連線，完成上層有源層結(jié)構(gòu)；3b.將下層有源層與上層有源層通過(guò)互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝道為65 130nm的三維量子阱CMOS集成電路。
5. 根據(jù)權(quán)利要求4所述的三維CMOS集成器件的制作方法，其中，步驟 3b所述的導(dǎo)電溝道長(zhǎng)度根據(jù)步驟1和步驟3a中光刻精度確定，通常取65 130nm。
6. —種三維量子阱CMOS集成器件的制作方法，包括如下步驟 第1步.選取應(yīng)力〉lGpa的SSOI襯底片；第2步.在SSOI襯底片上，利用氧化-光刻源、漏、柵區(qū)-柵氧化-淀積多 晶硅-光刻多晶硅與擴(kuò)散層接觸孔-淀積多晶硅-光刻多晶硅-磷注入-低溫淀積 Si02-光刻引線孔-多晶硅布線-低溫淀積SK)2介質(zhì)層，制作導(dǎo)電溝道為90nm的 應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線，完成下層有源層結(jié)構(gòu)；第3步.在上述的有源層表面淀積Si02介質(zhì)層；第4步.對(duì)經(jīng)過(guò)清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；第5步.采用離子注入工藝，對(duì)上層基體材料注入氫；第6步.利用化學(xué)機(jī)械拋光工藝，分別對(duì)下層有源層和注入氫后的上層有 源層基體材料表面進(jìn)行拋光處理；第7步.將拋光處理后的下層有源層和上層基體材料表面相對(duì)緊貼，置于 超高真空環(huán)境中在40(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對(duì)第一有源層器件的 影響；第8步.將鍵合后的基片溫度升高，對(duì)上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；第9步.在拋光后的上層基體材料表面，采用減壓化學(xué)氣相淀積RPCVD 的方法，生長(zhǎng)Ge組分為0.3的應(yīng)變SiGe材料，再在該SiGe層上生長(zhǎng)一層弛 豫Si，形成SSGOI襯底；第IO步.利用低溫淀積Si02-光刻源、漏、柵區(qū)-低溫淀積Si02柵介質(zhì)-光 刻多晶硅與擴(kuò)散層接觸孔-低溫淀積多晶硅-反刻多晶硅-硼注入-低溫淀積SiOr 光刻引線孔-多晶硅布線，制作導(dǎo)電溝道為90nm的應(yīng)變SiGe表面溝道 pMOSFET器件，完成上層有源層結(jié)構(gòu)；第11步.將下層有源層與上層有源層通過(guò)互連線進(jìn)行連接，構(gòu)成導(dǎo)電溝 道為90nm的三維量子阱CMOS集成電路。
全文摘要
本發(fā)明公開(kāi)了一種三維量子阱CMOS集成器件及其制作方法，它涉及微電子技術(shù)領(lǐng)域，主要解決現(xiàn)有三維集成電路速度低的問(wèn)題。其方案是采用SSOI和SSGOI襯底構(gòu)建新的三維集成器件的兩個(gè)有源層。其中，下層有源層采用SSOI襯底，利用SSOI襯底中應(yīng)變Si材料電子遷移率高的特點(diǎn)，制作應(yīng)變Si nMOSFET；上層有源層采用SSGOI襯底，利用SSGOI襯底中應(yīng)變SiGe材料空穴遷移率高的特點(diǎn)，制作應(yīng)變SiGe量子阱溝道pMOSFET；上下有源層之間采用鍵合工藝，形成三維有源層結(jié)構(gòu)，并通過(guò)互連線連接，構(gòu)成導(dǎo)電溝道為65～130nm的三維量子阱CMOS集成器件。本發(fā)明制作的三維量子阱CMOS集成器件與現(xiàn)有三維集成器件相比，具有速度快和性能好的優(yōu)點(diǎn)。
文檔編號(hào)H01L27/12GK101409294SQ20081023244
公開(kāi)日2009年4月15日 申請(qǐng)日期2008年11月28日 優(yōu)先權(quán)日2008年11月28日
發(fā)明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 胡輝勇, 斌 舒, 趙麗霞 申請(qǐng)人:西安電子科技大學(xué)