專利名稱：Poly-SiGe柵三維量子阱CMOS集成器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種Poly-SiGe柵三維量 子阱CMOS集成器件及其制作方法。
背景技術(shù)：
集成電路遵循摩爾定律特征尺寸連續(xù)減小，芯片的集成度、性能不斷提高。 進(jìn)入深亞微米時(shí)代，芯片內(nèi)部器件的互連變得越來越復(fù)雜。因此，互連線寄生 電阻、寄生電容所引起的延遲時(shí)間對電路性能的影響變的愈來愈突出。研究表 明，在器件特征尺寸小于250nm以后，常規(guī)的金屬連線引起的R-C延時(shí)將主 宰整個(gè)電路延時(shí)，使超大規(guī)模集成電路VLSI集成度和性能的繼續(xù)提高受到制 約。采用銅互連技術(shù)在一定程度上降低了互連延遲時(shí)間，但在器件特征尺寸小 于130nm之后，銅互連線的延遲時(shí)間也將成為影響電路性能的主要因素，使目 前基于常規(guī)二維CMOS集成電路技術(shù)制造更高性能的芯片變得更加困難。
三維集成是使VLSI持續(xù)向高性能發(fā)展的重要技術(shù)途徑。三維集成允許芯 片電路向垂直方向布局，通過優(yōu)化設(shè)計(jì)，能夠提高器件的集成度，縮短互連線 長度，降低互連線的延時(shí)，提高和改善集成電路的性能。同時(shí)，三維集成也集 成電路設(shè)計(jì)提供了新的自由度，可以將不同性質(zhì)及電源電壓的電路設(shè)計(jì)在同一 芯片的不同有源層上，更有利于擴(kuò)展電路功能和構(gòu)建芯片上系統(tǒng)SoC。
在當(dāng)前進(jìn)一步提高VLSI集成度、功能和性能逐漸變得困難的情況下，三 維集成為突破這個(gè)壁壘提供了一種全新的技術(shù)。
近幾年，國外對三維集成電路的研究比較重視。如美國的IBM公司、斯 坦福大學(xué)等在該技術(shù)領(lǐng)域均進(jìn)行了深入的研究工作，香港科技大學(xué)等也在該方 面進(jìn)行深入探索。研究工作所取得的成果表明，三維集成確能夠明顯縮短互連 線長度，減小芯片面積，降低功耗，提高芯片集成度，提高集成電路的性能。 三維集成電路不僅具有挑戰(zhàn)性，而且具有明顯的發(fā)展和應(yīng)用前景。
三維集成電路是采用有源層即器件層逐次疊加的結(jié)構(gòu)。三維集成電路的關(guān)鍵技術(shù)主要有三個(gè)， 一是上下有源層之間要有良好的絕緣性能；二是作為有源 層的材料晶體特性要好，以使載流子遷移率不會有大的衰減，保證電路的性能; 三是后續(xù)層材料及器件制造過程的溫度不能對前序有源層材料及器件的特性 產(chǎn)生影響，即三維芯片后序有源層的形成不能有高溫過程。
目前，實(shí)現(xiàn)后序有源層從理論上講可以采用層鍵合方法，該方法是將各有 源層器件及相關(guān)電路連線單獨(dú)制造，然后在低溫度下將各有源層鍵合在一起， 形成三維電路。目前多采用絕緣膠將各層粘接在一起。這種方法雖不存在高溫 影響，可以保持各有源層器件性能，但卻存在有源層間互連難于對準(zhǔn)的問題。
再者可以采用應(yīng)變SiGe層鍵合方法。該方法是下層有源層即前序有源層 為單晶Si，用于制造nMOSFET，然后通過鍵合和智能切割的方法在上層有源 層上制造SOI襯底，在SOI襯底上制造應(yīng)變SiGepMOSFET。該方法利用了應(yīng) 變SiGe層遷移率高的特點(diǎn)，提高了 CMOS集成電路的性能，但還是受到了 nMOSFET溝道中電子遷移率低于pMOSFET溝道中空穴遷移率，制約了CMOS 集成電路性能的進(jìn)一步提升。
目前所報(bào)道的各種三維CMOS集成電路雖然縮短了電路中器件間的互連 線，集成度得到了提高，但三維CMOS集成電路的速度改善不是很明顯，而 進(jìn)一步提高集成電路速度的一個(gè)關(guān)鍵技術(shù)是提高集成器件性能，如何進(jìn)一步提 高三維CMOS集成電路的本征速度，仍是目前國內(nèi)外三維CMOS集成電路研 究的熱點(diǎn)和難點(diǎn)，也是當(dāng)前集成電路發(fā)展的一個(gè)重要研究領(lǐng)域。
近年來，Poly-Si柵已經(jīng)取代金屬柵成為了主流的柵材料，但無論采取n 型Poly-Si還是p型Poly-Si，其對器件閾值電壓的調(diào)整幅度都不大。為了能夠 更大范圍地調(diào)整器件的閾值電壓，國內(nèi)外大部分廠商采取在有源區(qū)形成之后， 通過再次對有源區(qū)進(jìn)行離子注入，改變阱區(qū)摻雜濃度的方法，調(diào)節(jié)器件的閾值 電壓。但是這方法對器件閾值電壓調(diào)整幅度有限，并且還增加了工藝制造的難 度，使之變成了一個(gè)工藝瓶頸問題。

發(fā)明內(nèi)容
本發(fā)明的目的之一是提供一種Poly-SiGe柵三維量子阱CMOS集成器件結(jié) 構(gòu)，目的之二是提供一種制作Poly-SiGe柵三維量子阱CMOS集成器件的制作 方法，以解決現(xiàn)有的三維集成電路速度低的問題。本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的基于上述理論，本發(fā)明的Poly-SiGe柵三維量子阱CMOS集成器件，包括 上下兩層有源層，其中下層有源層采用應(yīng)變SinMOSFET器件，上層有源層采 用應(yīng)變SiGe量子阱溝道pMOSFET器件，該兩層之間通過Si02介質(zhì)層鍵合。上述三維CMOS集成器件，其中所述的上層應(yīng)變Si nMOSFET器件的襯 底采用SSOI結(jié)構(gòu)，柵材料采用Poly-SiGe，通過調(diào)節(jié)的Poly-SiGe柵中Ge組 分，實(shí)現(xiàn)nMOSFET閾值電壓可連續(xù)調(diào)整，從而實(shí)現(xiàn)CMOS閾值電壓連續(xù)調(diào)整。上述三維CMOS集成器件，其中所述的下層應(yīng)變SiGe pMOSFET器件采 用SSGOI結(jié)構(gòu)，該pMOSFET采用了量子阱溝道，即在導(dǎo)電溝道和柵介質(zhì)之 間增加了一本征Si層，減小了柵介質(zhì)與導(dǎo)電溝道之間界面引起的載流子散射， 提高了 pMOSFET的電學(xué)性能。?；谏鲜隼碚?，本發(fā)明制作Poly-SiGe柵三維量子阱CMOS集成器件的方 法，包括如下步驟步驟1:下層有源層應(yīng)變Si nMOSFET制作步驟。la.在SSOI襯底片上通過氧化、光刻、離子注入、金屬化等工藝制作出 有源區(qū)；lb.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜質(zhì)濃度M0^cm'3， Ge組分為0.05 0.3;lc.在Poly-SiGe層上通過氧化、光亥ij、離子注入等工藝制作具有Poly-SiGe 柵的應(yīng)變Si nMOSFET器件及相互連線；Id.在具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件及相互連線表面淀積Si02 介質(zhì)層，完成下層有源層結(jié)構(gòu)。步驟2: SSGOI襯底制作步驟。2a.將n型Si片表面進(jìn)行氧化，作為上層有源層的基體材料，并在該基體 材料上注入氫；2b.采用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源層 基體材料表面進(jìn)行拋光處理；2c.然后將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于 超高真空環(huán)境中在35(TC 480"C的溫度下實(shí)現(xiàn)鍵合；2d.將鍵合后的基片溫度升高，對上層基體材料多余部分進(jìn)行剝離，使上
層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；
2e.在拋光后的上層基體材料表面，外延Ge組分為0.1 0.3的應(yīng)變SiGe 材料，，再在該SiGe層上生長一層弛豫Si，形成SSGOI襯底。
步驟3:上層有源層應(yīng)變SiGe量子阱溝道pMOSFET器件制作步驟。
3a.在SSGOI襯底上，通過氧化、光刻、離子注入和金屬化工藝制作工藝 制作應(yīng)變SiGe pMOSFET有源區(qū)；
3b.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜濃度〉102%11-3， Ge組分為0.05 0.3;
3c.在Poly-SiGe層上通過鈍化、光刻、金屬化等等工藝制作具有Poly-SiGe 柵的應(yīng)變SiGe量子阱溝道pMOSFET器件及相互連線，完成上層有源層結(jié)構(gòu)；
3d.將下層有源層的具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件與上層有 源層的具有Poly-SiGe柵的應(yīng)變SiGe量子阱溝道pMOSFET器件通過互連線進(jìn) 行連接，構(gòu)成導(dǎo)電溝道為65 130nm的具有Poly-SiGe柵的三維量子阱CMOS 集成電路。
本發(fā)明具有如下效果
本發(fā)明的三維集成電路有源層由于分別采用SSOI有源層和SSGOI有源層 結(jié)構(gòu)，利用SSGOI材料空穴遷移率高制造量子阱溝道pMOSFET器件，利用 SSOI材料電子遷移率高制造nMOSFET器件，與現(xiàn)有的三維集成電路有源層 均采用Si單晶有源層，或采用Si單晶與Poly-Si有源層結(jié)構(gòu)，或采用Si單晶 與SiGe有源層結(jié)構(gòu)相比，具有如下優(yōu)點(diǎn)
1) 本發(fā)明中SSGOI pMOSFET的空穴遷移率遠(yuǎn)高于應(yīng)用單晶Si或Poly-Si 制作的pMOSFET的空穴遷移率，因此，提高了 pMOSFET器件的性能。而且 SSOI nMOSFET的電子遷移率也遠(yuǎn)高于應(yīng)用單晶Si制作的nMOSFET的電子 遷移率，因此也使得nMOSFET器件的性能獲得大幅的提高。
2) 本發(fā)明由于二個(gè)有源層之間的鍵合采用低溫鍵合技術(shù)，且上層有源層 中的器件制作也在低溫下完成，因而避免了后序高溫過程對前序有源層器件結(jié) 構(gòu)的影響，保證了三維集成電路的交直流電學(xué)性能。
3) 由于本發(fā)明基于SSGOI襯底制作的pMOSFET器件和基于SSOI襯底制作的nMOSFET器件性能獲得了提高，因此用本發(fā)明器件制作的三維CMOS 集成電路的速度高于目前所報(bào)道的各種三維CMOS集成電路。4) 由于本發(fā)明所提出的工藝方法采用Poly-SiGe材料作為柵介質(zhì)，其功函 數(shù)隨Ge組分的變化而變化，通過調(diào)節(jié)nMOSFET的Poly-SiGe柵中Ge組分， 實(shí)現(xiàn)CMOS閾值電壓可連續(xù)調(diào)整，減少了工藝步驟，降低了工藝難度；5) 本發(fā)明第二有源層的器件結(jié)構(gòu)中采用了量子阱溝道，即在導(dǎo)電溝道和 柵介質(zhì)之間增加了一本征Si層，減小了柵介質(zhì)與導(dǎo)電溝道之間界面引起的載 流子散射，增強(qiáng)了器件的載流子輸運(yùn)能力，提高了 nMOSFET的電學(xué)性能，從 而進(jìn)一步提高了三維CMOS電路的性能，尤其是頻率特性。


圖1是本發(fā)明Poly-SiGe柵三維量子阱CMOS集成器件結(jié)構(gòu)示意圖 圖2是本發(fā)明Poly-SiGe柵三維量子阱CMOS集成器件制作流程圖具體實(shí)施方式
以下參照附圖對本發(fā)明作進(jìn)一步詳細(xì)描述。如圖1所示，本發(fā)明的器件結(jié)構(gòu)包括上下兩層，其中上層1是SSGOI pMOSFET器件；下層2是SSOI nMOSFET器件。該pMOSFET器件由Ploy-SiGe 柵極3、 Ploy-Si源極4、源區(qū)5、襯底區(qū)6、絕緣層7、漏區(qū)17、漏極18和溝 道區(qū)19構(gòu)成；該nMOSFET器件由源極9、源區(qū)10、漏區(qū)12、襯底區(qū)13、漏 極14、 Ploy-SiGe柵極15和帽層20構(gòu)成。上層pMOSFET器件和下層nMOSFET 器件通過第一互連線8和第二互連線16連接，構(gòu)成三維CMOS集成器件。參照附圖2，對本發(fā)明制作Poly-SiGe柵三維應(yīng)變CMOS集成器件的方法 可通過如下的三個(gè)實(shí)施例進(jìn)行詳細(xì)描述。實(shí)施例1:制作導(dǎo)電溝道為90nm的Poly-SiGe柵三維量子阱CMOS集成器 件的步驟如下(1) 選取應(yīng)力MGpa的SSOI襯底片；(2) 在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源區(qū)；(3) 采用紫外光化學(xué)氣相淀積UVCVD方法，在有源區(qū)上淀積一層p型 的Poly-SiGe，作為柵極，摻雜濃度>102()011'3， Ge組分為0.05;(4)在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為90nm的具有 Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；
(5) 在該下層有源層表面淀積Si02介質(zhì)層；
(6) 對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；
(7) 采用離子注入工藝，對上層基體材料注入氫；
(8) 利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；
(9) 將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超 高真空環(huán)境中在40(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件的影 響；
(10) 將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；
(11) 在拋光后的上層基體材料表面，采用UVCVD方法，生長Ge組分 為0.3的應(yīng)變SiGe材料，再在該SiGe層上生長一層弛豫Si，形成SSGOI襯底；
(12) 通過氧化、光刻、離子注入等工藝在SSGOI襯底上制作出有源區(qū)；
(13) 采用UVCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵 極，摻雜濃度>102()011-3， Ge組分為0.05;
(14) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻 引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道為 90nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；
(15) 將下層具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件的有源層與上層 具有Poly-SiGe柵的應(yīng)變SiGe量子阱溝道pMOSFET器件的有源層通過互連線 連接，構(gòu)成導(dǎo)電溝道為90nm的Poly-SiGe柵三維量子阱CMOS集成電路。
實(shí)施例2:制作導(dǎo)電溝道為130nm的Poly-SiGe三維量子阱CMOS集成器 件的步驟如下
(1) 選取應(yīng)力MGpa的SSOI襯底片；
(2) 在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源區(qū)；
(3) 采用減壓化學(xué)氣相淀積RPCVD方法，在有源區(qū)上淀積一層p型的 Poly-SiGe，作為柵極，摻雜濃度>102(\:111-3， Ge組分為0.3;(4) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻引 線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為130nm的具有 Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；(5) 在該下層有源層表面淀積Si02介質(zhì)層；(6) 對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；(7) 采用離子注入工藝，對上層基體材料注入氫；(8) 利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源 層基體材料表面進(jìn)行拋光處理；(9) 將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超 高真空環(huán)境中在35(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件的影 響；(10) 將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；(11) 在拋光后的上層基體材料表面，采用RPCVD方法，生長Ge組分 為0.1的應(yīng)變SiGe材料，再在該SiGe層上生長一層弛豫Si，形成SSGOI襯底；(12) 通過氧化、光刻、離子注入等工藝在SSGOI襯底上制作出有源區(qū)；(13) 采用RPCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極， 摻雜濃度>102()011-3， Ge組分為0.3;(14) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻 引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道為 130nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；(15) 將下層具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件的有源層與上層 具有Poly-SiGe柵的應(yīng)變SiGe量子阱溝道pMOSFET器件的有源層通過互連線 連接，構(gòu)成導(dǎo)電溝道為130nm的Poly-SiGe柵三維量子阱CMOS集成電路。實(shí)施例3:制作導(dǎo)電溝道為65nm的Poly-SiGe柵三維量子阱CMOS集成器 件的步驟如下(1) 選取應(yīng)力MGpa的SSOI襯底片；(2) 在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源區(qū)； G)采用分子束外延MBE的方法，在有源區(qū)上生長一層p型的Poly-SiGe，作為柵極，摻雜濃度>102^！^3， Ge組分為0.15;
(4) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻引 線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，制作導(dǎo)電溝道為65nm的具有 Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；
(5) 在該下層有源層表面淀積Si02介質(zhì)層；
(6) 對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；
(7) 采用離子注入工藝，對上層基體材料注入氫；
(8) 利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源層 基體材料表面進(jìn)行拋光處理；
(9) 將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超高 真空環(huán)境中在48(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件的影響；
(10) 將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝離， 使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；
(11) 在拋光后的上層基體材料表面，采用MBE方法，生長Ge組分為 0.2的應(yīng)變SiGe材料，再在該SiGe層上生長一層弛豫Si，形成SSGOI襯底；
(12) 通過氧化、光刻、離子注入等工藝在SSGOI襯底上制作出有源區(qū)；
(13) 采用MBE方法在有源區(qū)上生長一層p型的Poly-SiGe，作為柵極， 摻雜濃度〉102%1^3， Ge組分為0.15;
(14) 在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光刻 引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道為 65nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；
(15) 將下層具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件的有源層與上層 具有Poly-SiGe柵的應(yīng)變SiGe量子阱溝道pMOSFET器件的有源層通過互連線 連接，構(gòu)成導(dǎo)電溝道為65nm的Poly-SiGe柵三維量子阱CMOS集成電路。
以上實(shí)施例不構(gòu)成對本發(fā)明的任何限制。
權(quán)利要求
1.一種Poly-SiGe柵三維量子阱CMOS集成器件，包括上下兩層有源層，其特征在于下層有源層(2)采用具有Poly-SiGe柵應(yīng)變Si nMOSFET器件，上層有源層(1)采用具有Poly-SiGe柵應(yīng)變SiGe量子阱溝道pMOSFET器件，該兩層之間通過SiO2介質(zhì)層鍵合。
2. 根據(jù)權(quán)利要求1所述的Poly-SiGe柵三維量子阱CMOS集成器件，其 中下層具有Poly-SiGe柵應(yīng)變Si nMOSFET器件的襯底采用SSOI結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求1所述的Poly-SiGe柵三維量子阱CMOS集成器件，其 中上層具有Poly-SiGe柵應(yīng)變SiGee量子阱溝道pMOSFET器件的襯底采用 SSGOI結(jié)構(gòu)。
4. 一種Poly-SiGe柵三維量子阱CMOS集成器件的制作方法，包括如下 步驟步驟1:制作下層有源層Poly-SiGe柵應(yīng)變Si nMOSFET器件 la.在SSOI襯底片上通過氧化、光刻、離子注入、金屬化等工藝制作出 有源區(qū)；lb.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜質(zhì)濃度>102()咖-3， Ge組分為0.05 0.3;lc.在Poly-SiGe層上通過氧化、光刻、離子注入等工藝制作具有Poly-SiGe 柵的應(yīng)變Si nMOSFET器件及相互連線；Id.在具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件及相互連線表面淀積Si02 介質(zhì)層，完成下層有源層結(jié)構(gòu)；步驟2:制作SSGOI襯底2a.將n型Si片表面進(jìn)行氧化，作為上層有源層的基體材料，并在該基體 材料上注入氫；2b.采用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源層 基體材料表面進(jìn)行拋光處理；2c.將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超高 真空環(huán)境中在35(TC 48(TC的溫度下實(shí)現(xiàn)鍵合；2d.將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝離，使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；2e.在拋光后的上層基體材料表面，外延Ge組分為0.1 0.3的應(yīng)變SiGe 材料，，再在該SiGe層上生長一層弛豫Si，形成SSGOI襯底；步驟3:制作上層有源層應(yīng)變SiGe量子阱溝道pMOSFET器件3a.在SSGOI襯底上，通過氧化、光刻、離子注入和金屬化工藝制作工藝 制作應(yīng)變SiGe pMOSFET有源區(qū)；；3b.在有源區(qū)上淀積一層p型的Poly-SiGe，作為柵極，摻雜濃度M0、m—3， Ge組分為0.05 0.3;3c.在Poly-SiGe層上通過鈍化、光亥U、金屬化等等工藝制作具有Poly-SiGe 柵的應(yīng)變SiGe量子阱溝道pMOSFET器件及相互連線，完成上層有源層結(jié)構(gòu)；3d.將下層有源層的具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件與上層有 源層的具有Poly-SiGe柵的應(yīng)變SiGe量子阱溝道pMOSFET器件通過互連線進(jìn) 行連接，構(gòu)成導(dǎo)電溝道為65 130nm的具有Poly-SiGe柵的三維量子阱CMOS 集成電路。
5. 根據(jù)權(quán)利要求4所述的三維CMOS集成器件的制作方法，其中，步驟 3d所述的導(dǎo)電溝道長度根據(jù)步驟la、步驟lc、步驟3a和步驟3c中光刻精度 確定，通常取65 130nm。
6. —種Poly-SiGe柵三維量子阱CMOS集成器件的制作方法，包括如下 步驟第1步.選取應(yīng)力〉lGpa的SSOI襯底片；第2步.在SSOI襯底片上通過氧化、光刻、離子注入等工藝制作出有源區(qū)；第3步.采用紫外光化學(xué)氣相淀積UVCVD方法，在有源區(qū)上淀積一層p 型的Poly-SiGe,作為柵極，慘雜濃度>102()011-3， Ge組分為0.05;第4步.在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光 刻引線孔一多晶硅布線一低溫淀積SK)2介質(zhì)層，制作導(dǎo)電溝道為90nm的具有 Poly-SiGe柵的應(yīng)變Si nMOSFET器件結(jié)構(gòu)及相互連線；第5步.在該下層有源層表面淀積Si02介質(zhì)層；第6步.對經(jīng)過清洗的n型Si片進(jìn)行表面氧化，作為上層基體材料；第7步.采用離子注入工藝，對上層基體材料注入氫；第8步.利用化學(xué)機(jī)械拋光工藝，分別對下層有源層和注入氫后的上層有源層基體材料表面進(jìn)行拋光處理；第9步.將拋光處理后的下層有源層和上層基體材料表面相對緊貼，置于超高真空環(huán)境中在40(TC的溫度下實(shí)現(xiàn)鍵合，以避免高溫對第一有源層器件的影響；第10步.將鍵合后的基片溫度升高，對上層基體材料多余的部分進(jìn)行剝 離，使上層基體材料在注入的氫處斷裂，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光；第11步.在拋光后的上層基體材料表面，采用UVCVD方法，生長Ge 組分為0.3的應(yīng)變SiGe材料，再在該SiGe層上生長一層弛豫Si，形成SSGOI 襯底；第12步.通過氧化、'光刻、離子注入等工藝在SSGOI襯底上制作出有源區(qū)；第13步.采用UVCVD方法在有源區(qū)上淀積一層p型的Poly-SiGe，作為 柵極，慘雜濃度〉102、！^3， Ge組分為0.05;第14步.在Poly-SiGe層上通過光刻Poly-SiGe層一鈍化一離子注入一光 刻引線孔一多晶硅布線一低溫淀積Si02介質(zhì)層，完成上層有源層導(dǎo)電溝道為 90nm的具有Poly-SiGe柵的應(yīng)變SiGe表面溝道pMOSFET器件；第15步.將下層具有Poly-SiGe柵的應(yīng)變Si nMOSFET器件的有源層與 上層具有Poly-SiGe柵的應(yīng)變SiGe量子阱溝道pMOSFET器件的有源層通過互 連線連接，構(gòu)成導(dǎo)電溝道為90nm的Poly-SiGe柵三維量子阱CMOS集成電路。
全文摘要
本發(fā)明公開了Poly-SiGe柵三維量子阱CMOS集成器件及其制作方法，它是微電子技術(shù)領(lǐng)域，主要解決現(xiàn)有三維集成電路速度低的問題。其方案是采用SSOI和SSGOI襯底構(gòu)建新的三維器件的兩個(gè)有源層。其中，下層有源層采用SSOI襯底，利用SSOI襯底中應(yīng)變Si材料電子遷移率高的特點(diǎn)，制作poly-SiGe柵應(yīng)變Si nMOSFET器件；上層有源層采用SSGOI襯底，利用SSGOI襯底中應(yīng)變Si材料空穴遷移率高的特點(diǎn)，制作poly-SiGe柵應(yīng)變SiGe量子阱溝道pMOSFET器件；上下有源層之間采用鍵合工藝，形成三維有源層結(jié)構(gòu)，通過互連線連接，構(gòu)成導(dǎo)電溝道為65～130nm的三維量子阱CMOS集成器件。本發(fā)明制造的具有poly-SiGe柵三維量子阱CMOS集成器件與現(xiàn)有三維集成器件相比，具有速度快和性能好的優(yōu)點(diǎn)，該器件可用于制造大規(guī)模、高速三維CMOS集成電路。
文檔編號H01L21/84GK101409295SQ200810232449
公開日2009年4月15日 申請日期2008年11月28日 優(yōu)先權(quán)日2008年11月28日
發(fā)明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 秦珊珊, 胡輝勇, 斌 舒 申請人:西安電子科技大學(xué)