專利名稱：包括傳送晶體管及垂直讀取/寫入啟用晶體管的無電容器浮體易失性存儲(chǔ)器單元及其制 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的各種實(shí)施例通常涉及易失性存儲(chǔ)器裝置的領(lǐng)域，且更明確地說涉及無電 容器存儲(chǔ)器單元。
背景技術(shù)：
廣泛利用的DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)制造工藝?yán)肅MOS (互補(bǔ)金屬氧化 物半導(dǎo)體)技術(shù)來生產(chǎn)DRAM電路，所述DRAM電路包括卓位存儲(chǔ)器單元(unit memory cell)陣列，每一單位存儲(chǔ)器單元包含一個(gè)電容器和一個(gè)晶體管(例如，場(chǎng)效 應(yīng)晶體管)。在大多數(shù)共用電路設(shè)計(jì)中，晶體管的一個(gè)側(cè)連接到電容器的一個(gè)側(cè)，晶 體管的另一側(cè)及晶體管柵極連接到稱作數(shù)字線和字線的外部電路線，且電容器的另一 側(cè)連接到參考電壓。在此類存儲(chǔ)器單元中，電信號(hào)電荷存儲(chǔ)于連接到晶體管的電容器 的存儲(chǔ)節(jié)點(diǎn)中，所述晶體管使所述電容器的電路線充電及放電。
組件的較高性能、較低成本、增加的小型化及集成電路的較大封裝密度正成為計(jì) 算機(jī)行業(yè)的目標(biāo)。在追求增加的小型化的過程中，已不斷重新設(shè)計(jì)DRAM芯片來實(shí)現(xiàn) 更高程度的集成。然而，隨著DRAM芯片的尺寸減小，DRAM芯片的每一單位存儲(chǔ) 器單元的占用面積必須減小。占用面積的此減小必然導(dǎo)致電容器尺寸的減小，而電容
器尺寸的減小又使得難以確保用于無故障地發(fā)射所要信號(hào)的所需存儲(chǔ)電容。然而，致 密地填裝單位存儲(chǔ)器單元同時(shí)維持所需電容電平的能力導(dǎo)致必須建造較高或較深的電
容器以維持用于充足數(shù)據(jù)保留的充足電荷存儲(chǔ)。因此，較高或較深的電容器導(dǎo)致需要 昂貴工藝且導(dǎo)致增加的缺陷機(jī)會(huì)的縱橫比。
只有形成大縱橫比裝置(例如電容器)才有的專門制作工藝自身并不適合于與邏 輯裝置(例如，控制器或處理器)集成。因此，幵發(fā)能夠高密度制作同時(shí)不過度利用 與邏輯裝置制作技術(shù)不兼容的特殊處理步驟的數(shù)據(jù)存儲(chǔ)單元將是有利的。

發(fā)明內(nèi)容


圖1是根據(jù)本發(fā)明實(shí)施例的結(jié)構(gòu)的形成的橫截面圖。 圖2是根據(jù)本發(fā)明實(shí)施例的圖1的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖3是根據(jù)本發(fā)明實(shí)施例的圖2的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖4是根據(jù)本發(fā)明實(shí)施例的圖3的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖5是根據(jù)本發(fā)明實(shí)施例的圖4的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖6是根據(jù)本發(fā)明實(shí)施例的圖5的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖7是根據(jù)本發(fā)明實(shí)施例的圖6的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖8是根據(jù)本發(fā)明實(shí)施例的圖7的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖9是根據(jù)本發(fā)明實(shí)施例的圖8的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖10是根據(jù)本發(fā)明實(shí)施例的圖9的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖11是根據(jù)本發(fā)明實(shí)施例的圖10的結(jié)構(gòu)的進(jìn)一步形成的橫截面圖。 圖12是根據(jù)本發(fā)明實(shí)施例的無電容器存儲(chǔ)器單元的電路圖。 圖13是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器裝置的框圖。 圖14是根據(jù)本發(fā)明實(shí)施例的電子系統(tǒng)的框圖。 圖15是根據(jù)本發(fā)明另一實(shí)施例的電子系統(tǒng)的框圖。
圖16是根據(jù)本發(fā)明又一實(shí)施例的包含并入有先前實(shí)施例中的一者或一者以上的 存儲(chǔ)器單元的集成電路裸片的半導(dǎo)體晶片的圖示。
具體實(shí)施例方式
在以下詳細(xì)說明中，將參考形成本文一部分的附圖，且附圖中以圖解說明方式顯 示其中可實(shí)施本發(fā)明的特定實(shí)施例。充分詳細(xì)描述這些實(shí)施例以使所屬領(lǐng)域的技術(shù)人 員能夠?qū)嵺`本發(fā)明，且應(yīng)理解可實(shí)施其它實(shí)施例，且可在不背離本發(fā)明的精神和范圍 的情況下作出結(jié)構(gòu)、邏輯和電改變。
本發(fā)明揭示無電容器存儲(chǔ)器單元、存儲(chǔ)器裝置、系統(tǒng)和形成所述無電容器存儲(chǔ)器 單元的工藝的實(shí)施例。所述無電容器存儲(chǔ)器單元根據(jù)局部絕緣體上硅(SOI)技術(shù)形 成，其中有源區(qū)域由體半導(dǎo)體襯底的大致物理隔離部分形成。傳送晶體管形成于所述 有源區(qū)域上且包含包含源極區(qū)和用于與數(shù)字線耦合的漏極區(qū)的傳送晶體管。所述傳送 晶體管的柵極經(jīng)配置用于與字線耦合。無電容器存儲(chǔ)器單元進(jìn)一步包含讀取/寫入啟用 晶體管，其包含柵極、源極區(qū)和與傳送晶體管的源極區(qū)共同共享的漏極區(qū)。所述讀取/ 寫入啟用晶體管沿有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置且在讀取邏輯狀態(tài)期間被激活
6或可操作，其中所述邏輯狀態(tài)存儲(chǔ)為有源區(qū)域的浮體區(qū)域中的電荷，從而產(chǎn)生用于傳 送晶體管的不同的可確定閾值電壓。
本發(fā)明還揭示用于形成無電容器存儲(chǔ)器單元的工藝的實(shí)施例。所述工藝包含從體 半導(dǎo)體襯底蝕刻有源區(qū)域，其中在局部SOI工藝中使所述有源區(qū)域與體半導(dǎo)體襯底大 致物理隔離。形成讀取/寫入啟用晶體管且其包含柵極、源極區(qū)和與傳送晶體管的源極 區(qū)共同共享的漏極區(qū)。沿有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置所述讀取/寫入啟用晶體
管且將其配置為在讀取邏輯狀態(tài)期間被激活或可操作。所述工藝進(jìn)一步包含在有源區(qū)
域中形成傳送晶體管，其中所述傳送晶體管包含源極區(qū)、用于與數(shù)字線耦合的漏極區(qū)
和用于與字線耦合的柵極。將邏輯狀態(tài)存儲(chǔ)為有源區(qū)域的浮體區(qū)域中的電荷，從而產(chǎn)
生用于傳送晶體管的不同的可確定閾值電壓。
本發(fā)明還揭示存儲(chǔ)器裝置的實(shí)施例，所述實(shí)施例包含包含多個(gè)無電容器存儲(chǔ)器單
元的存儲(chǔ)器陣列。所述多個(gè)無電容器存儲(chǔ)器單元中的每一者包含由體半導(dǎo)體襯底的大
致物理隔離部分形成的有源區(qū)域，其中傳送晶體管形成于所述有源區(qū)域上。傳送晶體
管包含源極區(qū)、用于與數(shù)字線耦合的漏極區(qū)和用于與字線耦合的柵極。所述多個(gè)無電
容器存儲(chǔ)器單元中的每一者進(jìn)一步包含讀取/寫入啟用晶體管，其包含柵極、源極區(qū)和
與所述傳送晶體管的源極區(qū)共同共享的漏極區(qū)。所述讀取/寫入啟用晶體管沿有源區(qū)域
的至少一個(gè)垂直側(cè)垂直配置且在讀取邏輯狀態(tài)期間被激活或可操作，其中所述邏輯狀
態(tài)存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷，從而產(chǎn)生用于傳送晶體管的不同的可確
定閾值電壓。存儲(chǔ)器裝置還包含尋址及感測(cè)電路，其耦合到存儲(chǔ)器陣列且經(jīng)配置以選
擇所述多個(gè)無電容器存儲(chǔ)器單元中的若干無電容器存儲(chǔ)器單元并對(duì)選定的若干無電容 器存儲(chǔ)器單元讀取及寫入。
本發(fā)明還揭示包含其上包含多個(gè)無電容器存儲(chǔ)器單元的至少一個(gè)存儲(chǔ)器裝置的 半導(dǎo)體晶片的實(shí)施例。本發(fā)明還揭示包含輸入、輸出、處理器及存儲(chǔ)器裝置的電子系統(tǒng)的實(shí)施例。在本 發(fā)明的一個(gè)實(shí)施例中，所述電子系統(tǒng)包含可操作地耦合在一起的輸入、輸出、處理器 及存儲(chǔ)器裝置。在本發(fā)明的另一實(shí)施例中，所述輸入、輸出及處理器裝置可操作地耦 合在一起且所述存儲(chǔ)器裝置集成到處理器裝置中。如本文中所述進(jìn)一步形成且配置無 電容器存儲(chǔ)器單元。
在如圖1中所描繪的一個(gè)實(shí)施例中，提供包含半導(dǎo)電材料的襯底10。以下說明中
所用的術(shù)語"晶片"及"襯底"包含具有經(jīng)暴露表面的任何結(jié)構(gòu)，在所述結(jié)構(gòu)上或其
中可形成與本發(fā)明實(shí)施例有關(guān)的集成電路(ic)結(jié)構(gòu)。術(shù)語襯底包含但并不限于半導(dǎo)
體晶片。術(shù)語襯底還用以指代處理期間的半導(dǎo)體結(jié)構(gòu)，且可包含已制作于其上的其它 層。晶片及襯底兩者包含摻雜及未摻雜的半導(dǎo)體、由基底半導(dǎo)體或絕緣體支撐的磊晶 半導(dǎo)體層、以及所屬領(lǐng)域的技術(shù)人員已知的其它半導(dǎo)體結(jié)構(gòu)。術(shù)語"導(dǎo)體"包含半導(dǎo) 體，且術(shù)語"絕緣體"或"電介質(zhì)"包含導(dǎo)電性低于稱作導(dǎo)體的材料的任何材料。
襯底10的所圖解說明部分還可是經(jīng)不同摻雜的較大襯底中(例如)p型摻雜區(qū)的經(jīng)植入"盆狀"區(qū)的一部分。襯底IO具有根據(jù)包含掩蔽的常規(guī)植入技術(shù)通過離子植入
形成到襯底10中的植入?yún)^(qū)12，以形成沿所圖解說明的一個(gè)方向偏移的植入?yún)^(qū)，且在 一個(gè)實(shí)施例中，植入?yún)^(qū)12經(jīng)形成以產(chǎn)生n型區(qū)。襯底IO還包含沉積于其上的墊氧化 物層14。如本文中所用，術(shù)語經(jīng)沉積廣泛用來意指不僅在傳統(tǒng)意義上沉積的層，而且 意指生長的或以任何其它方式導(dǎo)致形成的材料層。在隨后蝕刻步驟及其它處理期間， 保護(hù)層16沉積于墊氧化物層14的頂部上以充當(dāng)緩沖區(qū)。在一個(gè)實(shí)施例中，保護(hù)層16 是多晶硅。在另一實(shí)施例中，保護(hù)層16是氮化物材料。在又一實(shí)施例中，保護(hù)層16 是由氮化物材料覆蓋的多晶硅層。特定組合的選擇視工藝集成選擇方案而定。
在保護(hù)層16上形成且圖案化掩模18。在一個(gè)實(shí)施例中，掩模18是經(jīng)旋涂、曝光、 固化及圖案化的光致抗蝕劑材料。在另一實(shí)施例中，掩模18是硬掩模材料，例如氮化 物或氧化物。由掩模18保護(hù)的區(qū)域界定將變成局部絕緣體上硅(SOI)結(jié)構(gòu)中用以形 成無電容器存儲(chǔ)器單元的有源區(qū)域的區(qū)域。
圖2圖解說明己暴露未受到掩模18保護(hù)的區(qū)的蝕刻工藝之后的實(shí)施例。在所述 蝕刻工藝中，還圖案化了保護(hù)層16及墊氧化物層14，且形成了凹部20，其具有凹部 第一底部22和上部第一壁24及上部第二壁26。應(yīng)注意，圖l到圖ll中僅圖解說明 所述結(jié)構(gòu)的橫截面且因此未圖解說明上部第三壁及上部第四壁，但其位于上部第一壁 24及上部第二壁26的鄰近側(cè)上。
圖3圖解說明在其中已移除掩模18且氮化物膜28已生長到襯底10的經(jīng)暴露半 導(dǎo)電材料上的進(jìn)一步處理之后圖2中所描繪的結(jié)構(gòu)。在一個(gè)實(shí)施例中，襯底10的經(jīng)暴 露半導(dǎo)電材料是經(jīng)暴露的硅。氮化物膜28描繪為覆蓋凹部第一底部22、上部第一壁 24及上部第二壁26?？稍趦H沉積于半導(dǎo)電材料(例如，經(jīng)暴露的硅)上的條件下通過 已知工藝生長氮化物膜28。一種此類工藝是遠(yuǎn)程等離子氮化(RPN)。在RPN中， 從襯底10遠(yuǎn)程地但在沉積工具內(nèi)轟擊具有氮化物的等離子，且通過對(duì)流力朝向襯底 10載運(yùn)具有氮化物的等離子。可用以形成氮化物膜28的另一工藝是快速熱氮化 (RTN)。此處理也在此項(xiàng)技術(shù)中已知。
替代形成氮化物膜28，可通過遠(yuǎn)程等離子氧化(RPO)或通過快速熱氧化(RTO) 或原位蒸汽產(chǎn)生(ISSG)或低壓自由基氧化(LPRO)形成氧化物膜。類似地，根據(jù) 本文中所陳述的實(shí)施例形成氧化物與氮化物的組合。在一個(gè)實(shí)施例中，氧化物的布放 在氮化物的布放之前，或反之亦然。類似地，根據(jù)替代實(shí)施例，代替氮化物膜28，形 成氧氮化物膜。通過遠(yuǎn)程等離子工藝或快速熱工藝實(shí)施所述工藝。雖然不限制所揭示 的實(shí)施例，但為方便起見在本發(fā)明的整個(gè)剩余部分中，膜28稱作氮化物膜28。
圖4圖解說明對(duì)襯底10的處理，其中蝕刻已在凹部第一底部22的水平面下面且 在植入?yún)^(qū)12的大約深度處形成了凹部第二底部30。凹部第一底部22現(xiàn)在呈現(xiàn)為襯底 凸沿結(jié)構(gòu)。由于存在氮化物膜28,因此上部第一壁24、上部第二壁26及上部第三壁 和上部第四壁(未顯示)受到保護(hù)，且已形成與氮化物膜28的橫向末端大約共面的下 部壁32。在一個(gè)實(shí)施例中，使用各向異性蝕刻(例如，反應(yīng)性離子蝕刻)，使得氮化物膜28保持站立于凹部第一底部22的留下部分的凸沿上。
對(duì)于0.25微米的臨界尺寸(CD或最小特征)工藝來說，氮化物膜28的剩余部 分具有介于從約0.1微米到約0.15微米的范圍中的高度。在此尺寸中，從凹部第一底 部22的剩余部分到凹部第二底部30的距離介于從約0.1微米到約0.3微米的范圍中。 或者，對(duì)于(U5微米的臨界尺寸(CD或最小特征)工藝來說，氮化物膜28的剩余部 分具有介于從約0.07微米到約0.12微米的范圍中的高度H。在此尺寸中，從凹部第一 底部22的剩余部分到凹部第二底部30的距離介于從約0.08微米到約0.2微米的范圍 中。
在凹部第二底部30的水平面處，形成深植入?yún)^(qū)34。在一個(gè)實(shí)施例中，深植入?yún)^(qū) 34是由與襯底10中的體半導(dǎo)電材料大致相同的材料制成。以實(shí)現(xiàn)自填隙原子植入且 導(dǎo)致植入?yún)^(qū)34變得無定形而足以具有不同于襯底10中的體半導(dǎo)電材料的蝕刻響應(yīng)性 的能級(jí)實(shí)施植入。在一個(gè)實(shí)施例中，植入條件使用經(jīng)植入達(dá)到單晶與自填隙原子比為 約3:1的硅源。"硅源"意指使用硅或另一族IV元素或者(例如)硅與鍺的組合。在 一個(gè)實(shí)施例中，在環(huán)境溫度(2(TC到約30'C)及從約500 eV到約30KeV的植入能量 的工藝條件下，植入的濃度是從約lE"原子/cn^到約5E"原子/cm2。在一個(gè)實(shí)施例中， 大致等于半導(dǎo)電襯底10的的體的硅化學(xué)性的硅源經(jīng)植入達(dá)到約正"原子/cr^的濃度且 工藝條件為約25。C及約25 KeV的植入能量。在另一實(shí)施例中，植入能量可以是約1 KeV的數(shù)量級(jí)。
在深植入之后，在后續(xù)處理中使用對(duì)植入?yún)^(qū)34的無定形材料且對(duì)氮化物膜28具 有選擇性的蝕刻工藝，但所述蝕刻工藝移除襯底10中的體半導(dǎo)電材料。在一個(gè)實(shí)施例 中，所述蝕刻工藝是此項(xiàng)技術(shù)中已知的濕氫氧化四甲基銨(TMAH)蝕刻。在另一實(shí) 施例中，所述濕蝕刻使用此項(xiàng)技術(shù)中已知的氫氧化鉀(KOH)蝕刻化學(xué)品。所述TMAH 蝕刻化學(xué)品是所要的，因?yàn)樗鑫g刻化學(xué)品具有選擇性，使得其蝕刻襯底10的體硅， 但大致不蝕刻氮化物膜28或深植入?yún)^(qū)34。在一個(gè)實(shí)施例中，所述選擇性介于從約5:1 到約20:1的范圍中。在另一實(shí)施例中，所述選擇性為約10:1。在各向同性蝕刻之前或 之后，還可將所述各向同性蝕刻與各向異性蝕刻組合。通過使用各向同性蝕刻及各向 異性蝕刻兩者，可使對(duì)氮化物膜28的向下蝕刻和底切兩者變化以適合特定應(yīng)用。
已知對(duì)無定形硅及對(duì)氮化物膜(或氧化物膜、或氧氮化物膜)具有選擇性且沿晶 體平面各向同性地蝕刻體單晶硅的各種濕TMAH蝕刻工藝。圖5圖解說明已形成橫向 腔38的TMAH蝕刻的結(jié)果，所述橫向腔38具有將變成有源區(qū)域36的底切。通過此 底切蝕刻，使得有源區(qū)域36在形成于凹部第一底部22處的凸沿的水平面處最大程度 地與襯底10中的體半導(dǎo)電材料隔離。
在所述蝕刻條件下，且因?yàn)闄M向腔38的比例，因此其中形成不同的輪廓。TMAH 蝕刻沿晶體平面具有影響，使得橫向腔38內(nèi)可顯現(xiàn)有小面的輪廓。因此，有小面的表 面44圖解說明于一個(gè)側(cè)上。然而，出于圖解說明目的，以任意形狀、角度和大小描繪 這些有小面的表面，且所述有小面的表面的特定形狀、角度和大小將取決于襯底10
9中的體半導(dǎo)電材料的晶體定向且還取決于特定蝕刻工藝和條件以及其它因素。根據(jù)特 定蝕刻條件，橫向腔38的顯微照相視圖描繪襯底10中已通過TMAH蝕刻暴露的體半 導(dǎo)電材料的邊對(duì)角晶體平面。應(yīng)注意，存在用于形成橫向腔38的其它各種方法，所述 方法也涵蓋于本發(fā)明的范圍內(nèi)。
在形成橫向腔38之后，處理植入?yún)^(qū)34以形成如圖6中所圖解說明的經(jīng)退火的植 入?yún)^(qū)46。已通過大致修復(fù)曾在深植入?yún)^(qū)34 (圖5)中的單晶晶格，使經(jīng)退火的植入?yún)^(qū) 46恢復(fù)到與襯底10中的體半導(dǎo)電材料大致相同的半導(dǎo)電質(zhì)量。此項(xiàng)技術(shù)中已知用于 退火的條件，且所述退火條件取決于深植入?yún)^(qū)34的深度、工藝的可用熱預(yù)算和其它因 素。
圖7圖解說明根據(jù)實(shí)施例的進(jìn)一步處理。在一個(gè)實(shí)施例中，使用最低條件在一個(gè) 實(shí)施例中氧化有源區(qū)域36的經(jīng)暴露表面和襯底10的體半導(dǎo)電材料。最低氧化條件與 橫向腔38中降低的工件應(yīng)力有關(guān)。形成提供薄氧化物層的氧化層48，例如，淺溝槽 隔離(STI)氧化物。氧化層48消耗硅而向下進(jìn)入到襯底10中，側(cè)向進(jìn)入到有小面的 區(qū)域44中(圖6)，且向上進(jìn)入到有源區(qū)域36的底部中。在一個(gè)光刻工藝(例如， 0.25微米的工藝)中，氧化層48朝向襯底心柱52的剩余部分生長的尺寸為約0.03微 米。在另一光刻工藝(例如，0.15微米的工藝)中，朝向保持到此處理階段的襯底心 柱52的尺寸為約O.Ol微米。
圖7還描繪保持到已移除氮化物膜28時(shí)的保護(hù)層16。此實(shí)施例發(fā)生在保護(hù)層16 在化學(xué)上不同于氮化物膜28的情況下，例如多晶硅保護(hù)層16。在另一實(shí)施例中，在 保護(hù)層16是氮化物材料的情況下，所述保護(hù)層16與氮化物膜一起被移除。
舉例來說，對(duì)于一個(gè)光刻工藝，有源區(qū)域36的每一側(cè)上由各向同性蝕刻側(cè)向消 耗的襯底10的量大約為0.07微米。氧化工藝留下把將變成有源區(qū)域36的襯底連接到 襯底10的體的襯底心柱52。在此實(shí)施例中，襯底心柱52為約0.05微米x0.05微米的 數(shù)量級(jí)。氧化時(shí)間將取決于形成有源區(qū)域36的部分隔離結(jié)構(gòu)的面積及其它參數(shù)。在一 個(gè)實(shí)施例中，氧化參數(shù)包含從約85(TC到約1,10(TC的處理溫度。環(huán)境是具有濕或干氧
(02)或官能團(tuán)或臭氧，大氣壓力或更高壓力。在一個(gè)實(shí)例中，施加約85(TC的溫度 及濕氧環(huán)境達(dá)充分時(shí)間，以允許在有源區(qū)域36下方約0.03微米的水平氧化，及向上 進(jìn)入到有源區(qū)域36中的約O.Ol微米的垂直氧化。在熱氧化工藝之后，形成氧化層來 填充橫向腔38且向由襯底心柱52支撐的有源區(qū)域36提供支撐及隔離。
在一個(gè)實(shí)施例中，形成第一氧化物40用于填充橫向腔38。第一氧化物40可由旋 涂電介質(zhì)(SOD)材料、高密度等離子(HDP)氧化物材料或其它電介質(zhì)填充物形成。 當(dāng)需要SOD材料時(shí)，可將層48配置為氮化物與氧化物組合層以允許SOD材料的適當(dāng) 稠化。舉例來說，旋涂電介質(zhì)氧化物(SOD)材料為根據(jù)亞微米尺寸形成的溝槽或腔
(例如，橫向腔38)提供良好氧化層。旋涂電介質(zhì)(SOD)工藝需要以預(yù)定量將液體 前體滴到晶片表面上。所述晶片經(jīng)受快速旋轉(zhuǎn)(例如，高達(dá)6000rpm)。所述旋轉(zhuǎn)通 過離心力將液體均勻地分配在表面上從而允許填充低點(diǎn)。最后，烘焙涂層以使材料固化。所屬領(lǐng)域的技術(shù)人員已知旋涂電介質(zhì)(SOD)工藝的進(jìn)一步細(xì)節(jié)且其可包含美國 專利第7,112，513號(hào)中描述的工藝。在又一實(shí)施例中，可使用TEOS材料來替代SOD 材料。此外，本發(fā)明還涵蓋氧化物材料的組合。
盡管本發(fā)明涵蓋將氧化物材料連續(xù)填充到腔38中以用于形成到保護(hù)層16的平面 隔離，但本發(fā)明實(shí)施例圖解說明通過氧化工藝形成第二氧化物42 (例如，高密度等離 子(HDP)氧化物材料、旋涂電介質(zhì)(SOD)材料或其它電介質(zhì)填充物)。第二氧化 物42可含有與第一氧化物40相同的電介質(zhì)材料或不同的電介質(zhì)材料。由于橫向腔38 已由第一氧化物40填充，因此可根據(jù)更具侵略性的氧化工藝形成第二氧化物42。
圖8圖解說明根據(jù)本發(fā)明實(shí)施例的進(jìn)一步處理。在有源區(qū)域36的一個(gè)側(cè)上，于 保護(hù)層16及第二氧化物42上形成且圖案化掩模50。在一個(gè)實(shí)施例中，掩模50是經(jīng) 旋涂、曝光、固化及圖案化的光致抗蝕劑材料。掩膜50保護(hù)有源區(qū)域36中的一個(gè)或 一個(gè)以上側(cè)免受在有源區(qū)域36的至少另一側(cè)上發(fā)生的工藝步驟。掩模50提供保護(hù)以 防止移除有源區(qū)域36的至少一個(gè)側(cè)上的第一氧化物40和第二氧化物42。蝕刻工藝暴 露未受到掩模50保護(hù)的區(qū)。在當(dāng)前蝕刻工藝中，保護(hù)層16及掩模50允許移除第一氧 化物40'及第二氧化物42'以用于沿有源區(qū)域36的至少一個(gè)側(cè)形成垂直柵極。
圖9圖解說明根據(jù)本發(fā)明實(shí)施例的進(jìn)一步處理。沿有源區(qū)域36的敞開上部第二 壁26且沿襯底心柱52的敞開腔壁56形成以柵極氧化物54形式的最小氧化層。連續(xù) 柵極氧化物54允許沿有源區(qū)域36及襯底心柱52形成垂直晶體管。在柵極氧化物54 上方形成導(dǎo)電材料60以在襯底心柱52的至少一個(gè)側(cè)上形成垂直柵極58。此外，從多 填充區(qū)域擴(kuò)散n型結(jié)延伸部分61，此導(dǎo)致在導(dǎo)電材料60與植入?yún)^(qū)12之間提供所要的 電接觸。在一個(gè)實(shí)施例中，導(dǎo)電材料60 (例如，多晶硅或金屬〉沿z方向(即，進(jìn)出 所圖解說明的圖且與字線平行的方向，而字線與數(shù)字線垂直)形成連續(xù)的導(dǎo)體以用于 與讀取/寫入啟用信號(hào)62耦合。此外，可通過在讀取/寫入啟用信號(hào)62的連續(xù)導(dǎo)體的端 部處放置單觸點(diǎn)來減小相鄰存儲(chǔ)器單元的接近性。
圖10圖解說明根據(jù)本發(fā)明實(shí)施例對(duì)結(jié)構(gòu)的進(jìn)一步處理。根據(jù)掩模64對(duì)有源區(qū)域 36進(jìn)行植入以形成第一漏極區(qū)66及第一源極區(qū)68,所述第一源極區(qū)68配置為即將到 來的傳送晶體管70的浮動(dòng)源極區(qū)。傳送晶體管70通過字線予以選通且第一漏極區(qū)66 連接到數(shù)字線以供由感測(cè)放大器(未顯示)進(jìn)行讀取及寫入。根據(jù)掩模72對(duì)有源區(qū)域 36進(jìn)一步進(jìn)行植入以形成第二漏極區(qū)74，所述第二漏極區(qū)74與第一源極區(qū)68組合形 成經(jīng)垂直配置的讀取/寫入啟用晶體管76的漏極區(qū)，后文稱作共用區(qū)80。經(jīng)垂直配置 的讀取/寫入啟用晶體管76的第二源極區(qū)78由植入?yún)^(qū)12產(chǎn)生。
圖11圖解說明根據(jù)本發(fā)明實(shí)施例對(duì)結(jié)構(gòu)的進(jìn)一步處理。根據(jù)局部SOI工藝在有 源區(qū)域36上形成包含傳送晶體管70及讀取/寫入啟用垂直晶體管76的無電容器存儲(chǔ) 器單元82。傳送晶體管70在第一漏極區(qū)66處耦合到數(shù)字線84且在柵極86處耦合到 字線88。傳送晶體管70的源極區(qū)配置為共用區(qū)80處的浮動(dòng)源極。經(jīng)垂直配置的讀取 /寫入啟用晶體管76包含垂直柵極58、位于共用區(qū)80處的漏極區(qū)和由植入?yún)^(qū)12(圖1)產(chǎn)生的第二源極區(qū)78。垂直柵極58耦合到在讀取無電容器存儲(chǔ)器單元82期間被激活 的讀取/寫入啟用信號(hào)62。
圖12圖解說明根據(jù)本發(fā)明實(shí)施例的無電容器存儲(chǔ)器單元的電路圖。將無電容器 存儲(chǔ)器單元82圖解說明為包含與讀取/寫入啟用晶體管76耦合的傳送晶體管70。各種 控制信號(hào)(g卩，字線88及讀取/寫入啟用信號(hào)62)分別控制傳送晶體管70的柵極和讀 取/寫入啟用晶體管76的柵極。數(shù)字線84耦合到傳送晶體管70的第一漏極區(qū)66。雙 極結(jié)晶體管(BJT) 90還圖解說明為主寄生裝置。大體來說，通過對(duì)傳送晶體管70的 溝道區(qū)進(jìn)行充電或放電將信息存儲(chǔ)于無電容器存儲(chǔ)器單元中。根據(jù)上文所描述的局部 SOI工藝且另外還根據(jù)讀取/寫入啟用晶體管76的選通二極管配置來隔離傳送晶體管 70的溝道區(qū)。此配置導(dǎo)致來自溝道區(qū)的低泄漏且適應(yīng)所述溝道區(qū)中的電荷存儲(chǔ)。
在既不寫入到無電容器存儲(chǔ)器單元也不從無電容器存儲(chǔ)器單元讀取時(shí)的操作期 間，將讀取/寫入啟用信號(hào)62設(shè)定為小于垂直讀取/寫入啟用晶體管76的閎值電壓但大 于約(例如)0.55伏的VBE。根據(jù)存儲(chǔ)于浮體區(qū)92 (圖11及12)中的電荷將第一邏 輯狀態(tài)及第二邏輯狀態(tài)寫入到無電容器存儲(chǔ)器單元中。
通過將電荷存儲(chǔ)于浮體區(qū)92中將第一邏輯狀態(tài)(例如，低邏輯狀態(tài))寫入到無 電容器存儲(chǔ)器單元中。對(duì)浮體區(qū)92的充電發(fā)生在通過施加負(fù)電壓(例如，約-0.6伏到 -l伏)作為讀取/寫入啟用信號(hào)62關(guān)斷讀取/寫入啟用晶體管76時(shí)。將p型襯底10設(shè) 定為O伏或允許其浮動(dòng)。由于傳送晶體管的閾值電壓較高(例如，約+l伏)且進(jìn)一步 由于在已將電荷添加到浮體區(qū)92時(shí)VBB《VBE，因此在讀取操作期間此條件導(dǎo)致穿過 傳送晶體管70的低導(dǎo)電。
通過從浮體區(qū)92耗盡或排放電荷將第二邏輯狀態(tài)(例如，高邏輯狀態(tài))寫入到 無電容器存儲(chǔ)器單元中。放電發(fā)生在通過將正電壓(例如，約+0.6伏)施加到讀取/ 寫入啟用信號(hào)62且將正電壓(例如，約+1伏)施加到p型襯底10關(guān)斷讀取/寫入啟 用晶體管76時(shí)。由于傳送晶體管的閾值電壓較低(例如，約0.2伏)且進(jìn)一步由于在 已從浮體區(qū)92排放電荷時(shí)VBB"VBE-0.1伏，因此在讀取操作期間此條件導(dǎo)致穿過傳 送晶體管70的高導(dǎo)電。
在無電容器存儲(chǔ)器單元的讀取操作期間，當(dāng)字線88為高(即，在傳送晶體管的 指示高邏輯狀態(tài)的閾值電壓與傳送晶體管的指示低邏輯狀態(tài)的閾值電壓之間)時(shí)將邏 輯狀態(tài)讀取到數(shù)字線84。另外，通過向讀取/寫入啟用信號(hào)62施加大于讀取/寫入啟用 晶體管76的閾值電壓的電壓接通讀取/寫入啟用晶體管76且p型襯底10是浮動(dòng)的。
由于浮體區(qū)92中存在有限泄漏，因此必須維持充足的電子濃度以便保存所存儲(chǔ) 的邏輯狀態(tài)。因此，可將無電容器存儲(chǔ)器單元表征為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM) 的形式。因此，需要周期性地執(zhí)行刷新操作，其中周期是基于所實(shí)施的特定工藝確定 的。
圖13是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器裝置的框圖。DRAM存儲(chǔ)器裝置100包含控 制邏輯電路120以控制讀取、寫入、擦除及執(zhí)行其它存儲(chǔ)器操作。列地址緩沖器124及行地址緩沖器128適于接收存儲(chǔ)器地址要求。刷新控制器/計(jì)數(shù)器126耦合到行地址 緩沖器128以控制對(duì)存儲(chǔ)器陣列122的刷新。行解碼電路130耦合在行地址緩沖器128 與存儲(chǔ)器陣列122之間。列解碼電路132耦合到列地址緩沖器124。感測(cè)放大器-輸入 /輸出選通電路134耦合在列解碼電路132與存儲(chǔ)器陣列122之間。DRAM存儲(chǔ)器裝置 100還圖解說明為具有輸出緩沖器136及輸入緩沖器138。外部處理器可耦合到DRAM 存儲(chǔ)器裝置100的控制邏輯電路120以提供外部命令。
圖13中顯示存儲(chǔ)器陣列122的無電容器存儲(chǔ)器單元150以圖解說明在本發(fā)明中 如何實(shí)施相關(guān)聯(lián)的存儲(chǔ)器單元。存儲(chǔ)于無電容器存儲(chǔ)器單元150中的狀態(tài)或電荷對(duì)應(yīng) 于數(shù)據(jù)位。字線WL0 142耦合到無電容器存儲(chǔ)器單元150的傳送晶體管的柵極。當(dāng)激 活字線WL0 142時(shí)，存儲(chǔ)于無電容器存儲(chǔ)器單元中的電荷基于存儲(chǔ)于無電容器存儲(chǔ)器 單元中的邏輯狀態(tài)致使可確定量的電流流到或不流到數(shù)字線DLO 152。數(shù)字線DL0 152 耦合到電路134中的感測(cè)放大器。
圖14是根據(jù)本發(fā)明實(shí)施例的電子系統(tǒng)的框圖。電子系統(tǒng)200包含輸入裝置272、 輸出裝置274及存儲(chǔ)器裝置278，所述所有裝置都耦合到處理器裝置276。存儲(chǔ)器裝置 278并入有本發(fā)明的前述實(shí)施例中的一者或一者以上的至少一個(gè)無電容器存儲(chǔ)器單元 240。
圖15是根據(jù)本發(fā)明另一實(shí)施例的電子系統(tǒng)的框圖。電子系統(tǒng)300包含輸入裝置 272、輸出裝置274及處理器裝置376,所述處理器裝置376中并入有包含至少一個(gè)無 電容器存儲(chǔ)器單元340的存儲(chǔ)器裝置378。如上所述，使用局部SOI工藝實(shí)施的所揭
示的無電容器存儲(chǔ)器單元不需要用于形成大數(shù)據(jù)保留電容器的工藝制作步驟。因此， 用于根據(jù)本文中所述實(shí)施例形成無電容器存儲(chǔ)器裝置的制作工藝可與用于形成邏輯裝
置(例如，處理器裝置)的制作工藝兼容。因此，并入有本文中所述無電容器存儲(chǔ)器 單元的存儲(chǔ)器裝置可集成到處理器裸片上以實(shí)現(xiàn)緊密集成。
圖16是根據(jù)本發(fā)明又一實(shí)施例的包含并入有先前實(shí)施例中的一者或一者以上的 存儲(chǔ)器陣列及無電容器存儲(chǔ)器單元的集成電路裸片的半導(dǎo)體晶片的圖示。如圖16中所 示，半導(dǎo)體晶片400包含有待切割的集成電路裸片440，其并入有如本文中所揭示的 一個(gè)或一個(gè)以上無電容器存儲(chǔ)器單元。
上述工藝及裝置圖解說明可根據(jù)本發(fā)明實(shí)施例使用及制作的許多方法及裝置中 的若干方法及裝置的實(shí)施例。上述說明及圖式圖解說明提供本發(fā)明的顯著特征及優(yōu)點(diǎn) 的實(shí)施例。然而，本發(fā)明并不打算嚴(yán)格受限于上述及所圖解說明的實(shí)施例。
雖然已參考特定實(shí)施例顯示并描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員將了解即使 本文中未顯示或具體描述，與本發(fā)明有關(guān)的各種添加、刪除及修改應(yīng)視為在以上權(quán)利 要求書所涵蓋的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1、一種無電容器存儲(chǔ)器單元，其包括有源區(qū)域，其由體半導(dǎo)體襯底的大致物理隔離部分形成；傳送晶體管，其形成于所述有源區(qū)域上，所述傳送晶體管包含源極區(qū)、用于與數(shù)字線耦合的漏極區(qū)和用于與字線耦合的柵極；及讀取/寫入啟用晶體管，其包含柵極、源極區(qū)和與所述傳送晶體管的所述源極區(qū)共同共享的漏極區(qū)，所述讀取/寫入啟用晶體管沿所述有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置且可在讀取邏輯狀態(tài)期間操作，所述邏輯狀態(tài)可存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷以產(chǎn)生用于所述傳送晶體管的不同的可確定閾值電壓。
2、 如權(quán)利要求1所述的無電容器存儲(chǔ)器單元，其中所述有源區(qū)域通過所述體半 導(dǎo)體襯底的心柱部分與所述體半導(dǎo)體襯底保持物理上整體連接。
3、 如權(quán)利要求2所述的無電容器存儲(chǔ)器單元，其中所述讀取/寫入啟用晶體管的 所述柵極的至少一部分沿連接所述有源區(qū)域與所述體半導(dǎo)體襯底的所述心柱部分的至 少一個(gè)側(cè)形成。
4、 如權(quán)利要求3所述的無電容器存儲(chǔ)器單元，其進(jìn)一步包括所述心柱部分的至少另一個(gè)側(cè)與所述體半導(dǎo)體襯底之間的隔離氧化物。
5、 如權(quán)利要求3所述的無電容器存儲(chǔ)器單元，其中所述讀取/寫入啟用晶體管的所述源極形成于所述體半導(dǎo)體襯底中。
6、 如權(quán)利要求5所述的無電容器存儲(chǔ)器單元，其中所述讀取/寫入啟用晶體管的 所述源極形成于所述體半導(dǎo)體襯底中的所述心柱部分下方。
7、 如權(quán)利要求1所述的無電容器存儲(chǔ)器單元，其中所述傳送晶體管的所述共同 共享源極區(qū)與所述讀取/寫入啟用晶體管的所述漏極區(qū)大致延伸穿過所述有源區(qū)域的 厚度。
8、 如權(quán)利要求1所述的無電容器存儲(chǔ)器單元，其中所述有源區(qū)域的所述浮體區(qū) 域配置為帶有較多負(fù)性電荷以表示第一邏輯狀態(tài)，且所述浮體區(qū)域配置為帶有較少負(fù) 性電荷以表示第二邏輯狀態(tài)。
9、 一種形成無電容器存儲(chǔ)器單元的工藝，其包括從體半導(dǎo)體襯底蝕刻有源區(qū)域且將所述有源區(qū)域蝕刻為與所述體半導(dǎo)體襯底大 致物理隔離；形成適于可在讀取邏輯狀態(tài)期間操作的讀取/寫入啟用晶體管，所述讀取/寫入啟 用晶體管沿所述有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置，且包含柵極、源極區(qū)和與所述傳送晶體管的所述源極區(qū)共同共享的漏極區(qū)；及在所述有源區(qū)域中形成傳送晶體管，所述傳送晶體管包含源極區(qū)、用于與數(shù)字線 耦合的漏極區(qū)和用于與字線耦合的柵極，其中所述邏輯狀態(tài)可存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷以產(chǎn)生用于所述傳送晶體管的不同的可確定閾值電壓。
10、 如權(quán)利要求9所述的形成無電容器存儲(chǔ)器單元的工藝，其中所述蝕刻進(jìn)一步 包括保持所述體半導(dǎo)體襯底的心柱部分以物理上整體連接所述有源區(qū)域與所述體半導(dǎo) 體襯底。
11、 如權(quán)利要求10所述的形成無電容器存儲(chǔ)器單元的工藝，其中形成所述傳送晶體管進(jìn)一步包括沿所述心柱部分的至少一個(gè)側(cè)形成所述讀取/寫入啟用晶體管的所 述柵極的至少一部分。
12、 如權(quán)利要求11所述的形成無電容器存儲(chǔ)器單元的工藝，其進(jìn)一步包括在所 述有源區(qū)域與所述體半導(dǎo)體襯底之間的所述心柱部分的至少另一側(cè)上形成氧化物隔 離。
13、 如權(quán)利要求10所述的形成無電容器存儲(chǔ)器單元的工藝，其進(jìn)一步包括在蝕 刻所述有源區(qū)域之前對(duì)所述讀取/寫入啟用晶體管的所述源極區(qū)進(jìn)行植入。
14、 如權(quán)利要求13所述的形成無電容器存儲(chǔ)器單元的工藝，其進(jìn)一步包括將所 述讀取/寫入啟用晶體管的所述源極區(qū)在所述心柱部分下方設(shè)置于所述體半導(dǎo)體襯底中。
15、 如權(quán)利要求9所述的形成無電容器存儲(chǔ)器單元的工藝，其進(jìn)一步包括形成大 致延伸穿過所述有源區(qū)域的厚度的所述傳送晶體管的共同共享源極區(qū)與所述讀取/寫 入啟用晶體管的所述漏極區(qū)。
16、 一種存儲(chǔ)器裝置，其包括存儲(chǔ)器陣列，其包含多個(gè)無電容器存儲(chǔ)器單元，其中所述多個(gè)無電容器存儲(chǔ)器單元中的每一者包含有源區(qū)域，其由體半導(dǎo)體襯底的大致物理隔離部分形成；傳送晶體管，其形成于所述有源區(qū)域上，所述傳送晶體管包含源極區(qū)、用于與數(shù)字線耦合的漏極區(qū)和用于與字線耦合的柵極；及讀取/寫入啟用晶體管，其包含柵極、源極區(qū)和與所述傳送晶體管的所述源極區(qū)共同共享的漏極區(qū)，所述讀取/寫入啟用晶體管沿所述有 源區(qū)域的至少一個(gè)垂直側(cè)垂直配置且可在讀取邏輯狀態(tài)期間操作，所述邏輯狀態(tài)可存 儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷以產(chǎn)生用于所述傳送晶體管的不同的可確定閾值電壓；及尋址及感測(cè)電路，其耦合到所述存儲(chǔ)器陣列且經(jīng)配置以選擇所述多個(gè)無電容器存 儲(chǔ)器單元中的若干無電容器存儲(chǔ)器單元并對(duì)選定的若干無電容器存儲(chǔ)器單元進(jìn)行讀取及寫入。
17、 如權(quán)利要求16所述的存儲(chǔ)器裝置，其中所述無電容器存儲(chǔ)器單元及所述感 測(cè)電路中的每一者經(jīng)配置以基于來自所述無電容器存儲(chǔ)器單元的電流的存在或不存在 而確定所述邏輯狀態(tài)。
18、 如權(quán)利要求17所述的存儲(chǔ)器裝置，其中所述來自所述無電容器存儲(chǔ)器單元 的電流響應(yīng)于存儲(chǔ)于所述有源區(qū)域的浮體區(qū)域中以產(chǎn)生所述傳送晶體管的所述不同可 確定閾值電壓的電荷量。
19、 一種將數(shù)據(jù)寫入到無電容器存儲(chǔ)器單元的方法，其包括將可確定的電荷量存儲(chǔ)于其上形成有傳送晶體管的有源區(qū)域的浮體區(qū)域中；及當(dāng)所述電荷存儲(chǔ)于所述有源區(qū)域的所述浮體區(qū)域中時(shí)，改變表示所述傳送晶體管 的可確定邏輯狀態(tài)的閾值電壓。
20、 一種從無電容器存儲(chǔ)器單元讀取數(shù)據(jù)的方法，其包括 激活沿有源區(qū)域的至少一個(gè)側(cè)垂直配置的讀取/寫入啟用晶體管；及 激活耦合于所述讀取/寫入啟用晶體管與感測(cè)放大器之間的傳送晶體管，所述傳送晶體管具有閾值電壓，其響應(yīng)于所述有源區(qū)域的浮體區(qū)域中產(chǎn)生所述傳送晶體管的表 示可確定邏輯狀態(tài)的閾值電壓的所存儲(chǔ)電荷。
21、 一種包含集成電路的半導(dǎo)體晶片，所述集成電路配置為包含存儲(chǔ)器陣列的存 儲(chǔ)器裝置，所述存儲(chǔ)器陣列包含多個(gè)無電容器存儲(chǔ)器單元，其中所述多個(gè)無電容器存 儲(chǔ)器單元中的每一者包含有源區(qū)域，其由體半導(dǎo)體襯底的大致物理隔離部分形成；傳送晶體管，其形成于所述有源區(qū)域上，所述傳送晶體管包含源極區(qū)、用于與數(shù)字線 耦合的漏極區(qū)和用于與字線耦合的柵極；及讀取/寫入啟用晶體管，其包含柵極、源極 區(qū)和與所述傳送晶體管的所述源極區(qū)共同共享的漏極區(qū)，所述讀取/寫入啟用晶體管沿 所述有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置且可在讀取邏輯狀態(tài)期間操作，所述邏輯狀 態(tài)可存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷以產(chǎn)生用于所述傳送晶體管的不同的可 確定閾值電壓。
22、 一種電子系統(tǒng)，其包含輸入裝置、輸出裝置、存儲(chǔ)器裝置及耦合到所述輸入、 輸出和存儲(chǔ)器裝置的處理器裝置，所述存儲(chǔ)器裝置包括包含多個(gè)無電容器存儲(chǔ)器單元 的存儲(chǔ)器陣列，其中所述多個(gè)無電容器存儲(chǔ)器單元中的每一者包含有源區(qū)域，其由 體半導(dǎo)體襯底的大致物理隔離部分形成；傳送晶體管，其形成于所述有源區(qū)域上，所述傳送晶體管包含源極區(qū)、用于與數(shù)字線耦合的漏極區(qū)和用于與字線耦合的柵極；及 讀取/寫入啟用晶體管，其包含柵極、源極區(qū)和與所述傳送晶體管的所述源極區(qū)共同共享的漏極區(qū)，所述讀取/寫入啟用晶體管沿所述有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置且 可在讀取邏輯狀態(tài)期間操作，所述邏輯狀態(tài)可存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電 荷以產(chǎn)生用于所述傳送晶體管的不同的可確定閾值電壓。
23、 一種電子系統(tǒng)，其包含輸入裝置、輸出裝置及耦合到所述輸入裝置和輸出裝置的處理器裝置，所述處理器裝置包括包含多個(gè)無電容器存儲(chǔ)器單元的存儲(chǔ)器陣列，其中所述多個(gè)無電容器存儲(chǔ)器單元中的每一者包含有源區(qū)域，其由體半導(dǎo)體襯底的 大致物理隔離部分形成；傳送晶體管，其形成于所述有源區(qū)域上，所述傳送晶體管包 含源極區(qū)、用于與數(shù)字線耦合的漏極區(qū)和用于與字線耦合的柵極；及讀取/寫入啟用晶 體管，其包含柵極、源極區(qū)和與所述傳送晶體管的所述源極區(qū)共同共享的漏極，所述 讀取/寫入啟用晶體管沿所述有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置且可在讀取邏輯狀 態(tài)期間操作，所述邏輯狀態(tài)可存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷以產(chǎn)生用于所 述傳送晶體管的不同的可確定闊值電壓。
全文摘要
本發(fā)明揭示一種無電容器浮體存儲(chǔ)器單元、存儲(chǔ)器裝置、系統(tǒng)和形成所述無電容器存儲(chǔ)器單元的工藝，所述工藝包含在體半導(dǎo)體襯底(10)的大致物理隔離部分的有源區(qū)域中形成存儲(chǔ)器單元(82)。在所述有源區(qū)域上形成傳送晶體管(70)以用于與字線(88)耦合。所述無電容器存儲(chǔ)器單元進(jìn)一步包含讀取/寫入啟用晶體管(76)，其沿所述有源區(qū)域的至少一個(gè)垂直側(cè)垂直配置，與所述傳送晶體管共享浮動(dòng)源極/漏極區(qū)(80)且可在讀取邏輯狀態(tài)期間操作，其中所述邏輯狀態(tài)存儲(chǔ)為所述有源區(qū)域的浮體區(qū)域中的電荷，從而產(chǎn)生用于所述傳送晶體管的不同的可確定閾值電壓。
文檔編號(hào)H01L27/108GK101641788SQ200880009289
公開日2010年2月3日 申請(qǐng)日期2008年2月21日 優(yōu)先權(quán)日2007年2月26日
發(fā)明者費(fèi)爾南多·岡薩雷斯, 錢德拉·V·穆利 申請(qǐng)人:美光科技公司