專利名稱：將防護(hù)環(huán)或接觸形成到soi襯底的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及孩i電子器件及其制造。
背景技術(shù)：
在普通半導(dǎo)體襯底中，晶體管的有源半導(dǎo)體區(qū)域被設(shè)置在相反摻雜的 體半導(dǎo)體區(qū)域的阱區(qū)域中。在這樣的結(jié)構(gòu)中，阱與體半導(dǎo)體區(qū)域之間的結(jié)
電容會(huì)影響性能。為了提高性能， 一些微電子器件具有在絕緣體上硅
("SOI")襯底的SOI層中的有源半導(dǎo)體區(qū)域。SOI層通過(guò)諸如掩埋氧化 物("BOX")層或其它介電層的絕緣層而與襯底的主或"體，，半導(dǎo)體區(qū)域 分隔。絕緣層通過(guò)消除在SOI層與體半導(dǎo)體區(qū)域之間的結(jié)電容而改善了性能。
然而，SOI村底比普通半導(dǎo)體襯底更為復(fù)雜。需要更復(fù)雜的處理以形 成器件，并確保器件在使用期間維持功能性。具體而言，SOI襯底需要穿 過(guò)BOX層并接觸體半導(dǎo)體區(qū)域的導(dǎo)電過(guò)孔。以該方式，SOI襯底用作器 件的公共節(jié)點(diǎn)或接地節(jié)點(diǎn)。圖l示例出現(xiàn)有技術(shù)的接觸結(jié)構(gòu)，其中導(dǎo)電部 件10延伸穿過(guò)受應(yīng)力的氮化硅層12，且通過(guò)覆蓋有硅化物層44的多晶硅 插塞14而與SOI襯底20的體半導(dǎo)體區(qū)域16電連接。
現(xiàn)有技術(shù)的接觸結(jié)構(gòu)的一個(gè)缺點(diǎn)為僅僅為了形成接觸結(jié)構(gòu)就需要許 多處理步驟。為了形成接觸結(jié)構(gòu)，SOI襯底20 (圖2)被光可成像層 (photoimageable layer) 26 (例如光致抗蝕劑層)覆蓋，其中該SOI襯底 20具有設(shè)置在其中的溝槽隔離區(qū)域24和設(shè)置在其上的氮化物層22，然后 光可成像層26被構(gòu)圖以在溝槽隔離區(qū)域24的邊界內(nèi)形成開口 28，如圖2 所示。如圖3所示，通過(guò)光致抗蝕劑層26而在溝槽隔離區(qū)域24和襯底的
6BOX層18中構(gòu)圖開口 30,從而在開口內(nèi)暴露體半導(dǎo)體區(qū)域16。如圖4 所示，去除光致抗蝕劑，然后用多晶硅層32填充在溝槽隔離區(qū)域24和BOX 層18中的開口，以接觸體半導(dǎo)體區(qū)域16。然后，減小與體半導(dǎo)體區(qū)域16 接觸的多晶硅填充物32的高度，并平面化至溝槽隔離區(qū)域24和襯墊氮化 物層22的主表面(圖5)。如圖6所示，然后去除襯墊氮化物層，在該情 況下，多晶硅插塞32可向上突出在襯底的有源半導(dǎo)體區(qū)域42之上?？尚?成諸如場(chǎng)效晶體管40的器件，其具有設(shè)置在有源半導(dǎo)體區(qū)域42內(nèi)的溝道 區(qū)域41。再次參考圖l，然后，在多晶硅插塞14的頂上和FET40的柵極 導(dǎo)體的頂上形成硅化物區(qū)域44和45,之后形成層間介電層46。然后，形 成導(dǎo)電部件10和過(guò)孔50,其延伸穿過(guò)層間介電層46和受應(yīng)力的氮化物層 12以接觸珪4匕物層44和45。
在這樣的現(xiàn)有技術(shù)的方法中，關(guān)于圖3、 4、及5描述的處理的唯一目 的為形成多晶硅插塞14,其構(gòu)成了與體半導(dǎo)體區(qū)域16接觸的導(dǎo)電結(jié)構(gòu)的 一部分。因此，希望減小形成導(dǎo)電接觸結(jié)構(gòu)所需的處理量。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種形成與絕緣體上半導(dǎo)體("SOI") 襯底的體半導(dǎo)體區(qū)域接觸的導(dǎo)電部件的方法。在覆于溝槽隔離區(qū)域上面的 保形層中形成笫 一開口 。所述溝槽隔離區(qū)域與所述襯底的SOI層共享邊緣。 希望地，在所述保形層的頂面和所述溝槽隔離區(qū)域之上沉積介電層。然后， 形成笫二開口，所述第二開口延伸穿過(guò)所述介電層和所述保形層中的所述
第一開口。希望地，在所述第二開口內(nèi)暴露所述體半導(dǎo)體區(qū)域的部分和所 述保形層的頂面。然后，可以用金屬或半導(dǎo)體中的至少一種填充所述第二 開口 ，以形成與所述體半導(dǎo)體區(qū)域的暴露的部分和所述保形層的頂面接觸 的導(dǎo)電部件。
優(yōu)選地，所述導(dǎo)電部件的寬度和長(zhǎng)度中的每一個(gè)都對(duì)準(zhǔn)所述SOI襯底 的主表面，其中所述長(zhǎng)度比所述寬度大不止十倍。
根據(jù)本發(fā)明另一實(shí)施例，提供一種微電子結(jié)構(gòu)，其可包括與絕緣體上半導(dǎo)體("SOI")襯底的體半導(dǎo)體區(qū)域接觸的導(dǎo)電部件。溝槽隔離區(qū)域覆 于掩埋介電層上面。所述溝槽隔離區(qū)域與所述SOI層共享邊緣。希望地，
保形層覆于所述溝槽隔離區(qū)域上面。所述保形層具有頂面和開口，所述開 口限定從所述頂面朝所述溝槽隔離區(qū)域延伸的壁。所述保形層的所述頂面 包括鄰近所述壁的唇部。希望地，介電層覆于所述保形層的所述頂面上面。 希望地，將導(dǎo)電部件設(shè)置為與所述體半導(dǎo)體區(qū)域?qū)щ娺B通。例如，所述導(dǎo) 電部件可基本上由半導(dǎo)體、金屬、或?qū)щ姷慕饘倩衔镏械闹辽僖环N構(gòu)成。 所述導(dǎo)電部件可延伸穿過(guò)所述介電層、所述保形層中的開口、所述溝槽隔 離區(qū)域以及所述掩埋介電層。希望地，所述導(dǎo)電部件與所述保形層的唇部 接觸。


圖l是示例包括導(dǎo)電過(guò)孔的現(xiàn)有技術(shù)的結(jié)構(gòu)的截面圖。
圖2-6是示例制造圖1所示的現(xiàn)有技術(shù)的結(jié)構(gòu)的方法的截面圖。
圖7A是示例根據(jù)本發(fā)明的實(shí)施例的包括多個(gè)微電子元件且均具有防 護(hù)環(huán)的村底的平面圖。
圖7B是示例才艮據(jù)本發(fā)明的實(shí)施例的具有防護(hù)環(huán)和導(dǎo)電過(guò)孔的微電子 元件的一部分的局部平面圖。
圖7C是示例根據(jù)本發(fā)明的實(shí)施例的具有導(dǎo)電過(guò)孔的微電子元件的一 部分的局部平面圖。
圖7D是示例根據(jù)本發(fā)明的實(shí)施例的如圖7A或7B所示的微電子元件 的截面圖。
圖8-13是示例根據(jù)本發(fā)明的實(shí)施例的制造圖7D所示的微電子元件的 各階段的截面圖。
圖14是示例根據(jù)圖7D所示的實(shí)施例的變型的微電子元件的截面圖。 圖15-16是示例制造圖7D所示的微電子元件的各階段的截面圖。 圖17是示例才艮據(jù)本發(fā)明的實(shí)施例的孩i電子元件的另 一變型的截面圖。 圖18是示例才艮據(jù)本發(fā)明的實(shí)施例的微電子元件的另 一變型的截面圖。
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具體實(shí)施例方式
微電子結(jié)構(gòu)，例如半導(dǎo)體芯片，并描述制造這樣的結(jié)構(gòu)的方法。圖7A是 示例襯底70 (例如晶片或晶片的一部分)的平面圖，該襯底包括多個(gè)單獨(dú) 的區(qū)域74。每個(gè)區(qū)域74典型地代表微電子結(jié)構(gòu)，例如在其上具有集成電 路的半導(dǎo)體芯片或部分的這樣芯片。線76指示這些區(qū)域的邊界。在一個(gè)實(shí) 例中，線76指示切割道的位置，在切割道的位置處，區(qū)域74將被分隔成 單獨(dú)的芯片。導(dǎo)電防護(hù)環(huán)80確定區(qū)域74的區(qū)域72的界限或至少基本上圍 繞區(qū)域74的區(qū)域72，例如單獨(dú)的芯片的區(qū)域72或小于單獨(dú)的芯片的面積 的區(qū)域。防護(hù)環(huán)可用作對(duì)離子或水氣的傳輸?shù)淖钃鯇樱幸嬗谄渌鶉@的 微電子器件的可靠性。由防護(hù)環(huán)所包圍的區(qū)域72典型地代表芯片的器件區(qū) 域，即，包含微電子器件的區(qū)域。通常由附加的上覆的金屬過(guò)孔和布線的 環(huán)來(lái)補(bǔ)充完成的樣i電子芯片的防護(hù)環(huán)，該上覆的環(huán)覆于圖7D所示的防護(hù) 環(huán)110上面并延伸穿過(guò)設(shè)置在微電子芯片上的布線層的大部分或所有厚 度。
在圖7B提供的平面圖中更詳細(xì)地示例出 一個(gè)區(qū)域74的片段78。如其 中所示，鄰近切割道76的防護(hù)環(huán)80在方向86、 88上延伸。防護(hù)環(huán)80被 制造成與SOI襯底的體半導(dǎo)體區(qū)域接觸，這將在下面更詳細(xì)地描述。導(dǎo)電 過(guò)孔82、 84與襯底的SOI層的器件區(qū)域72中的孩i:電子器件的一個(gè)或多個(gè) 有源半導(dǎo)體區(qū)域接觸。
可替代地，如圖7C所示，替代防護(hù)環(huán)，可以將導(dǎo)電部件設(shè)置為導(dǎo)電 過(guò)孔81的形式，其與SOI襯底的體半導(dǎo)體區(qū)域接觸。如圖7C所示，導(dǎo)電 過(guò)孔81可鄰近圖7C所示例的切割道76?？商娲兀瑢?dǎo)電過(guò)孔81可位于 其它位置，例如嵌入在器件區(qū)域72內(nèi)，或在由防護(hù)環(huán)80所圍繞的區(qū)域內(nèi) (圖7B )。
圖7D是示例才艮據(jù)本發(fā)明的實(shí)施例的具有導(dǎo)電部件IIO(例如防護(hù)環(huán)或 導(dǎo)電襯底接觸過(guò)孔)的微電子結(jié)構(gòu)的詳細(xì)截面圖。為便于參照，導(dǎo)電部件將凈皮描述為防護(hù)環(huán)。然而，下面的對(duì)導(dǎo)電部件及其制造的描述也可以應(yīng)用
于導(dǎo)電襯底接觸過(guò)孔81 (圖7C)。
防護(hù)環(huán)110與SOI襯底120的體半導(dǎo)體區(qū)域116導(dǎo)電連通。SOI襯底 典型地包括絕緣體上硅結(jié)構(gòu)，其具有單晶硅器件層108，且單晶硅器件層 108通過(guò)掩埋氧化物("BOX")層118而與體半導(dǎo)體區(qū)域116分隔。器件 層108實(shí)質(zhì)上由硅構(gòu)成，或包括硅的合金，例如除其他材料之外的硅鍺、 硅碳，或者器件層可包括實(shí)質(zhì)上由硅構(gòu)成的一部分和實(shí)質(zhì)上由硅合金構(gòu)成 的另一部分。第一溝槽隔離區(qū)域124使芯片的鄰近切割道76的邊緣區(qū)域與 包含微電子器件(例如n型場(chǎng)效應(yīng)晶體管(NFET) 140和p型場(chǎng)效應(yīng)晶 體管(PFET) 150)的器件區(qū)域分隔。至少第一保形層126以及，希望地， 第二保形層132覆于襯底的有源半導(dǎo)體層108 ( SOI層)和溝槽隔離區(qū)域 124、 224的上面。
保形層的頂面129與層間介電層114相鄰。由上至下依序地，防護(hù)環(huán) 110覆于保形層126的在頂面129處的唇部(lip portion ) 128的上面并希 望地與之接觸。防護(hù)環(huán)110延伸穿過(guò)層內(nèi)介電("ILD")層114、溝槽隔 離區(qū)域124、以及SOI襯底的BOX層118。進(jìn)一步如圖7D所示，笫一保 形層126覆于NFET 140上面。典型地，保形層126包括內(nèi)部受應(yīng)力的介 電材料。例如，保形層126可包括具有內(nèi)部應(yīng)力的氮化硅。內(nèi)部應(yīng)力的量 值通常大于0.5千兆帕斯卡(GPa)。保形層126可具有拉伸或壓縮的內(nèi) 部應(yīng)力。希望地，保形層126具有量值大于約1.0Gpa的拉伸應(yīng)力，以向 NFET的溝道區(qū)域施加有益的拉伸應(yīng)力。
進(jìn)一步如圖7D所示，可沿第一保形層126的壁130設(shè)置隔離物 (spacer) 127。典型地，通過(guò)構(gòu)圖覆于PFET 150上的第二保形層132的 處理來(lái)形成隔離物127。保形層132也可以包括內(nèi)部受應(yīng)力的氮化硅層。 希望地，保形層132具有量值大于約1.0Gpa的壓縮應(yīng)力，以向PFET的 溝道區(qū)域施加有益的壓縮應(yīng)力。
NFET 140和PFET 150分別具有設(shè)置在襯底120的SOI層108中的 有源半導(dǎo)體區(qū)域142和152。有源半導(dǎo)體區(qū)域通過(guò)笫二溝槽隔離區(qū)域224而被分隔。第一接觸過(guò)孔120延伸穿過(guò)第一保形層126以接觸硅化物層 144，珪化物層144與NFET的有源半導(dǎo)體區(qū)域142導(dǎo)電連通。第二接觸 過(guò)孔212延伸穿過(guò)第二保形層132以接觸PFET 150的柵極導(dǎo)體的珪化物 層156。典型地，還存在其它導(dǎo)電過(guò)孔(未示出)，其延伸穿過(guò)ILD層114 以及第一與第二保形層126、 132，以分別接觸NFET的柵極導(dǎo)體的珪化物 層146及接觸覆于PFET的有源半導(dǎo)體區(qū)域152上的硅化物層154。
現(xiàn)在將描述制造圖7A-7B及7D (或可替換地，圖7C-7D)所示的微 電子結(jié)構(gòu)的方法。在如圖8所示的制造初始階段，第一溝槽隔離區(qū)域224 使襯底的SOI層108的有源半導(dǎo)體區(qū)域142、 152彼此分隔。第二溝槽隔 離區(qū)域124使有源半導(dǎo)體區(qū)域142與SOI層的另一半導(dǎo)體區(qū)域162 (例如 鄰近切割道76的半導(dǎo)體區(qū)域或芯片的邊緣區(qū)域)分隔。
如圖9所示，在各自的有源半導(dǎo)體區(qū)域中形成微電子器件。例如，可 以形成具有位于有源半導(dǎo)體區(qū)域142中的溝道區(qū)域的NFET 140，并可以 形成具有位于有源半導(dǎo)體區(qū)域152中的溝道區(qū)域的PFET 150。形成珪化 物區(qū)域146、 156,其提供對(duì)每一個(gè)晶體管的柵極導(dǎo)體的低接觸電阻連接， 并且硅化物區(qū)域144、 154分別提供對(duì)有源半導(dǎo)體區(qū)域142、 152的低接觸 電阻連接。
接下來(lái)，如圖IO所示，沉積第一保形層126 (例如，拉伸應(yīng)力氮化硅 層)以覆于PFET和NFET、溝槽隔離區(qū)域124、 224以及半導(dǎo)體區(qū)域162 的上面。然后，沉積諸如二氧化硅層的硬掩模層164以覆蓋第一保形層126。 如圖11所示，通過(guò)光刻構(gòu)圖形成抗蝕劑掩模層170，然后相應(yīng)地構(gòu)圖硬掩 才莫層164和第一保形層126，以形成在溝槽隔離區(qū)域124之上的開口 228 和在PFET 150之上的開口 。
之后，如圖12所示，去除光致抗蝕劑^^模層，并在包括PFET150、 NFET 140、笫一保形層126、硬掩模層164的結(jié)構(gòu)之上和開口 128內(nèi)沉積 第二保形層132。然后，如圖13所示，形成另一抗蝕劑掩才莫層180，之后， 選擇性地去除第二保形層132的暴露的部分。例如，可使用選擇性地攻擊 氮化硅的蝕刻工藝，以相對(duì)于氧化物硬掩模層164而去除第二保形氮化硅層132。該工藝導(dǎo)致沿笫一保形層126的壁130形成隔離物127，而隔離物 127包括經(jīng)過(guò)蝕刻第二保形層132而剩余的材料。
之后，可以如此去除氧化物層164，使得僅在溝槽隔離區(qū)域224之上 在笫一保形氮化物層126上方保留氧化物層164的一部分。在這里，如圖 13所示，氧化物層164可夾在第一保形層126與上覆的第二保形層132之 間。
再次參考圖7D,為了完成該結(jié)構(gòu)，在結(jié)構(gòu)之上沉積ILD層114，然后 在ILD層中在對(duì)應(yīng)于導(dǎo)電過(guò)孔110、 210和212的位置構(gòu)圖接觸孔。ILD 層114典型地包括硅的氧化物或?qū)嵸|(zhì)上由硅的氧化物構(gòu)成，其可為摻雜的 或可為未摻雜的，例如摻雜的硅酸鹽玻璃。通過(guò)形成光致抗蝕劑掩模開口 并相應(yīng)地進(jìn)行蝕刻，形成對(duì)應(yīng)于防護(hù)環(huán)110的開口，其延伸穿過(guò)ILD層、 溝槽隔離區(qū)域124、及BOX層。在一個(gè)實(shí)例中，ILD層、溝槽隔離區(qū)域和 BOX層中的每一個(gè)實(shí)質(zhì)上由硅的氧化物構(gòu)成。在蝕刻工藝期間，優(yōu)選根據(jù) 形成接觸孔(在其中將形成過(guò)孔210、 212)的要求而控制條件。例如，控 制蝕刻工藝條件以允許足夠量的時(shí)間來(lái)形成延伸穿過(guò)第 一和第二保形層 126、 132的開口，而不論開口出現(xiàn)在晶片上何處。在這樣的條件下，然后， 蝕刻工藝將足以形成對(duì)應(yīng)于過(guò)孔110的接觸孔。
可在與形成用于過(guò)孔210、212的接觸孔不同的條件下形成對(duì)應(yīng)于防護(hù) 環(huán)110的開口。例如，通過(guò)選擇性地保持存在于保形層126、 132中的氮化 硅材料的工藝來(lái)形成對(duì)應(yīng)于防護(hù)環(huán)110的開口。以該方式，保持了保形層 126的頂面的唇部128,其鄰近隔離物127和溝槽隔離區(qū)域124中的開口。 然后，可以如此形成防護(hù)環(huán)，以使其接觸或直接位于保形氮化物層的唇部 128之上。還可以同時(shí)地形成位于ILD層中的對(duì)應(yīng)于過(guò)孔210、 220的位 置的開口，這樣的開口使得各氮化珪層126、 132的頂面暴露。
為了形成在其中將設(shè)置導(dǎo)電過(guò)孔210、 212的孔，可利用 一工藝蝕刻 穿過(guò)氮化硅層126、 132，使各硅化物層144、 156暴露。然后，沉積半導(dǎo) 體、金屬、導(dǎo)電的金屬化合物、或這些材料的組合，以填充接觸孔，由此 形成圖7D所示的防護(hù)環(huán)110和導(dǎo)電過(guò)孔210與212。半導(dǎo)體可以包括多晶半導(dǎo)體(例如多晶硅或其它多晶半導(dǎo)體)或非晶半導(dǎo)體材料。例如，導(dǎo)電的金屬化合物包括硅化物、導(dǎo)電金屬氮化物等、或其組合。
圖14示例出上迷實(shí)施例(圖7D)的一種變型，其中，導(dǎo)電部件310(即，如上所述的導(dǎo)電過(guò)孔或防護(hù)環(huán)(圖7B-7C))接觸壓縮應(yīng)力氮化物層332 (而非拉伸應(yīng)力的氮化物層)的唇部328。
為制造導(dǎo)電部件310，使得一個(gè)光掩模上的圖形如此變化，以便在所產(chǎn)生的抗蝕劑圖形370 (圖15)中暴露大部分的STI區(qū)域124，而通過(guò)抗蝕劑保護(hù)NFET之上的拉伸應(yīng)力氮化物層326和氧化物硬掩模層364。隨后，沉積壓縮應(yīng)力氮化物層332 (圖16 ),其接觸STI區(qū)域124和珪化物
之后，利用光掩模限定具有開口的抗蝕劑圖形380，通過(guò)該開口從NFET340的頂上去除壓縮應(yīng)力氮化物層332和氧化物硬掩模層364。然后，形成介電層114(圖14),例如實(shí)質(zhì)上由氧化物構(gòu)成的層間介電層，之后，通過(guò)以比包含在應(yīng)力氮化物層332中的氮化物材料快的速率攻擊或蝕刻介電層114的工藝來(lái)選擇性地蝕刻穿過(guò)介電層114,形成暴露體半導(dǎo)體區(qū)域116的開口。然后，在所產(chǎn)生的開口中形成導(dǎo)電部件310 (圖14)。
圖17示例出上述工藝的另一變型，其中，形成延伸穿過(guò)STI區(qū)域424和掩埋介電層118的一對(duì)導(dǎo)電部件410a、 410b,例如防護(hù)環(huán)、導(dǎo)電過(guò)孔、或防護(hù)環(huán)與導(dǎo)電過(guò)孔的組合(圖7A-7B)，以提供與體半導(dǎo)體區(qū)域116的導(dǎo)電連通。例如，如圖17所示，防護(hù)環(huán)410a覆于拉伸應(yīng)力氮化物層126的頂面的與開口 416的右邊緣鄰近的唇部414a的上面。防護(hù)環(huán)410a還鄰近樣i電子器件，例如NFET140和PFET150。防護(hù)環(huán)410b覆于拉伸應(yīng)力氮化物層126的頂面的與開口 416的左邊緣鄰近的唇部414b的上面。防護(hù)環(huán)410b鄰近芯片的切割道418。
圖18示例出另一變型，其中防護(hù)環(huán)510覆于在拉伸應(yīng)力氮化物層126的頂面的與芯片的微電子器件140、150鄰近的右邊緣處的唇部514的上面。在另一方面，導(dǎo)電部件510不覆于在拉伸應(yīng)力氮化物層126的左邊緣(與切割道518鄰近的邊緣)處的唇部516的上面。以相似的方式，在另一變
13型中(未示出)，可如此制造防護(hù)環(huán)，以使其覆于在氮化物層的左邊緣(與
切割道518鄰近的邊緣)處的唇部上面，而不覆于在右邊緣(與微電子器件鄰近的邊緣)處的唇部上面。
雖然已根據(jù)其特定的優(yōu)選實(shí)施例描述了本發(fā)明，但在不悖離僅由下面所附的權(quán)利要求所限定的本發(fā)明的真實(shí)范圍和精神的情況下，可以對(duì)其進(jìn)行許多修改和加強(qiáng)。
工業(yè)適用性
本發(fā)明的結(jié)構(gòu)及其形成方法在制造微電子器件時(shí)是有用的，并且在制造集成電路時(shí)特別有用，且在制造具有通過(guò)絕緣層而與襯底的體半導(dǎo)體區(qū)域分隔的有源半導(dǎo)體區(qū)域(SOI層)的微電子器件時(shí)更加有用。
1權(quán)利要求
1.一種形成與絕緣體上半導(dǎo)體(“SOI”)襯底(120)的體半導(dǎo)體區(qū)域(116)接觸的導(dǎo)電部件的方法，所述體半導(dǎo)體區(qū)域(116)通過(guò)掩埋介電層(118)而與所述襯底(120)的SOI層(108)分隔，所述方法包括a)在覆于溝槽隔離區(qū)域(124)上面的保形層(126)中形成第一開口(228)，所述溝槽隔離區(qū)域(124)與所述SOI層(108)共享邊緣；b)在所述保形層(126)的頂面和所述溝槽隔離區(qū)域(124)之上沉積介電層(114)；c)形成第二開口(416)，所述第二開口(416)延伸穿過(guò)所述介電層(114)和所述保形層(126)中的所述第一開口(228)，以便在所述第二開口(416)內(nèi)暴露所述體半導(dǎo)體區(qū)域的部分(116)和所述保形層(126)的所述頂面(128，328，414b，414a，514)；以及d)用金屬或半導(dǎo)體中的至少一種填充所述第二開口(416)，以形成與所述體半導(dǎo)體區(qū)域的暴露的部分(116)和所述保形層的所述頂面(128，328，414b，414a，514)接觸的導(dǎo)電部件(110，310，410a，410b，510)。
2. 根據(jù)權(quán)利要求l的方法，其中所述第一開口 (228)具有第一寬度， 所述第二開口 (416)具有大于所述第一寬度的第二寬度，且所述保形層(126)的所述頂面的所逸暴露的部分包括與所述第一開口的左邊緣鄰近的 左部分(128， 328, 414b)和與所述第一開口的右邊緣鄰近的右部分(128, 414a, 514)，其中所述右邊緣與所述左邊^(qū)4目對(duì)。
3. 根據(jù)權(quán)利要求1的方法，其中所述第一開口 (228)的寬度和長(zhǎng)度 中的每一個(gè)都對(duì)準(zhǔn)所述SOI襯底(120)的主表面，其中所述長(zhǎng)度比所述 寬度大不止十倍。
4. 根據(jù)權(quán)利要求3的方法，其中所述SOI層(108 )包括器件區(qū)域(72 ), 并且所述導(dǎo)電部件(110, 310， 410a, 410b， 510)至少基本上圍繞所述器 件區(qū)域(72)。
5. 根據(jù)權(quán)利要求1的方法，還包括在形成所述第二開口 ( 416 )之前，2在所述保形層(126)中的所述第一開口 (228)的側(cè)壁上形成隔離物。
6. 才艮據(jù)4又利要求1的方法，還包括在沉積所述介電層(114)之前， 使所述第一開口 (228)延伸穿過(guò)所述掩埋介電層(118)以暴露所述體半 導(dǎo)體區(qū)域(116)的表面。
7. 根據(jù)權(quán)利要求6的方法，其中在步驟b)中沉積的所述介電層(114) 覆蓋在所述第一開口 (228)內(nèi)的所述體半導(dǎo)體區(qū)域(116)的所iiA面， 并且步驟c)包括僅僅暴露在所述笫一開口 (228)內(nèi)的所述體半導(dǎo)體區(qū)域 的所#面的一部分。
8. 根據(jù)權(quán)利要求6的方法，其中在步驟b)中沉積的所述介電層(114) 覆蓋在所述第一開口 (228)內(nèi)的所述體半導(dǎo)體區(qū)域(116)的所述暴露的 表面，并且步驟c)包括形成通過(guò)所述介電層(114)的一部分而彼此橫向 分隔的兩個(gè)鄰近的笫二開口 (410a， 410b)。
9. 根據(jù)權(quán)利要求8的方法，其中所述鄰近的第二開口 Ul0a, 410b) 中的一個(gè)^f吏與所述笫一開口的左邊緣鄰近的所述保形層(126)的所述頂面 的左部分(414b)暴露，并且所述鄰近的第二開口中的另一個(gè)使與所述第 一開口( 228 )的右邊緣鄰近的所述保形層(126 )的所述頂面的右部分(414a ) 暴露。
10. 才艮據(jù)沖又利要求4的方法，其中所述導(dǎo)電部件(110, 310， 410a， 510)沿所述第二開口 (110, 310， 416， 510)的這樣的邊緣接觸所述保形 層(126)的所述頂面的所述部分(128， 328， 414a, 514)，與所述第二 開口的相對(duì)的邊緣相比，該邊緣更靠近所述器件區(qū)域(72)。
11. 一種微電子結(jié)構(gòu)，其包括與絕緣體上半導(dǎo)體("SOI")襯底的體半 導(dǎo)體區(qū)域接觸的導(dǎo)電部件，所述體半導(dǎo)體區(qū)域通過(guò)掩埋介電層而與所述襯 底的SOI層(108)分隔，所述微電子結(jié)構(gòu)包括溝槽隔離區(qū)域(124)，其覆于所述掩埋介電層(118)上面，所述溝 槽隔離區(qū)域(124)與所述SOI層(108)共享邊緣；保形層(126)，其覆于所述溝槽隔離區(qū)域(124)上面，所述保形層 (126 )具有頂面和開口 ( 228 )，所述開口 ( 228 )限定從所述保形層(126 )的所述頂面朝向所述溝槽隔離區(qū)域(124)延伸的側(cè)壁，所述頂面包括與所 述壁鄰近的唇部(128， 328， 414b， 414a， 514);介電層(114),其覆于所述保形層(126)的所述頂面上面；以及 導(dǎo)電部件(110， 310， 410b， 410a， 510)，其與所述體半導(dǎo)體區(qū)域(116 ) 導(dǎo)電連通，所述導(dǎo)電部件(IIO， 310， 410b， 410a， 510)實(shí)質(zhì)上由延伸穿 過(guò)所述介電層(114)、所述保形層(126)中的所述開口 (228)、所述溝 槽隔離區(qū)域(124)以及所述掩埋介電層(118)的半導(dǎo)體、金屬、或?qū)щ?的金屬化合物中的至少一種所構(gòu)成，所述導(dǎo)電部件(IIO, 310， 410b， 410a， 510)與所述唇部(128， 328， 414b， 414a， 514)接觸。
12. 根據(jù)權(quán)利要求11的微電子結(jié)構(gòu)，其中所述開口 (228)具有笫一 寬度，所述導(dǎo)電部件(IIO， 310， 410b， 410a， 510)具有大于所述第一寬 度的第二寬度，所述導(dǎo)電部件(110， 310， 410b， 410a， 510)與所述唇部(128， 328, 414b， 414a， 514 )接觸，所述唇部(128, 328， 414b, 414a, 514)位于與所述開口 (228)的左和右邊緣鄰近的位置處，所述開口的所 述右邊緣與所述左邊緣相對(duì)。
13. 根據(jù)權(quán)利要求ll的微電子結(jié)構(gòu)，其中所述導(dǎo)電部件(110， 310， 410b， 410a， 510)的寬度和長(zhǎng)度中的每一個(gè)都對(duì)準(zhǔn)所述SOI襯底(120) 的主表面，其中所述長(zhǎng)度比所述寬度大不止十倍。
14. 根據(jù)權(quán)利要求13的微電子結(jié)構(gòu)，其中所述SOI層(108)包括器 件區(qū)域(72),并且所述導(dǎo)電部件(110， 310, 410b, 410a， 510)至少基 本上圍繞所述器件區(qū)域(72)。
15. 根據(jù)權(quán)利要求ll的微電子結(jié)構(gòu)，其中所述導(dǎo)電部件在與所述開口 鄰近的所述唇部處接觸應(yīng)力氮化物層。
16. 根據(jù)權(quán)利要求14的微電子結(jié)構(gòu)，其中所述導(dǎo)電部件(110, 310, 410a, 510)沿所述開口 (228)的這樣的邊緣與所述保形層(126)的所述 頂面的所述部分(128， 328， 414a, 514)接觸，與所述開口的相對(duì)的邊緣 相比，該邊緣更靠近所述器件區(qū)域(72)。
17. 根據(jù)權(quán)利要求15的微電子結(jié)構(gòu)，其中所述導(dǎo)電部件(110, 310,410b， 410a)接觸這樣的唇部，該唇部與所述開口 (228)的左邊緣和所述 開口 (228)的遠(yuǎn)離所述左邊緣的右邊緣中的單一的一個(gè)鄰近。
18. 根據(jù)權(quán)利要求17的微電子結(jié)構(gòu)，其中所述介電層(114)接觸在 所述開口 (228)內(nèi)的與所述導(dǎo)電部件(410b， 410a, 510)鄰近的所述體 半導(dǎo)體區(qū)域(116)。
19. 根據(jù)權(quán)利要求15的微電子結(jié)構(gòu)，其中所述導(dǎo)電部件包括通過(guò)所述 介電層(114)的一部分而彼此橫向分隔的兩個(gè)鄰近的導(dǎo)電部件(410a， 410b)。
20. 根據(jù)權(quán)利要求ll的微電子結(jié)構(gòu)，還包括隔離物，所述隔離物設(shè)置 在所述保形層(126)的由所述開口 (228)限定的所述側(cè)壁上。
全文摘要
提供了一種形成與絕緣體上半導(dǎo)體(“SOI”)襯底的體半導(dǎo)體區(qū)域接觸的導(dǎo)電部件的方法。在覆于溝槽隔離區(qū)域上面的保形層中形成第一開口。所述溝槽隔離區(qū)域與所述襯底的SOI層共享邊緣。希望地，在所述保形層的頂面和所述溝槽隔離區(qū)域之上沉積介電層。然后，形成第二開口，所述第二開口延伸穿過(guò)所述介電層和所述保形層中的所述第一開口。希望地，在所述第二開口內(nèi)暴露所述體半導(dǎo)體區(qū)域的部分和所述保形層的所述頂面。然后，可以用金屬或半導(dǎo)體中的至少一種填充所述第二開口，以形成與所述體半導(dǎo)體區(qū)域的所述暴露的部分和所述保形層的所述頂面接觸的導(dǎo)電部件。
文檔編號(hào)H01L21/00GK101681801SQ200880016008
公開日2010年3月24日 申請(qǐng)日期2008年6月26日 優(yōu)先權(quán)日2007年6月28日
發(fā)明者A·L·泰西耶, B·泰西耶, B·科爾威爾 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司