專利名稱：具有低電阻溝道區(qū)的場效應(yīng)晶體管的結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及半導(dǎo)體結(jié)構(gòu)及其形成方法，更具體而言涉及具有低電阻溝道區(qū)的 半導(dǎo)體功率場效應(yīng)晶體管(FET)。
背景技術(shù)：
一些傳統(tǒng)的垂直傳導(dǎo)溝槽柵功率MOSFET包括在其上N-型外延層延伸的N-型基 底。這種基底包含有MOSFET的漏極。P-型體區(qū)延伸進(jìn)入外延層。溝槽延伸通過體區(qū)而進(jìn) 入由體區(qū)和基底界定的部分外延層中(通常稱之為漂移區(qū))。介電層襯于每一溝槽的側(cè)壁 和底部。柵電極(例如，由多晶硅制成)形成于這些溝槽中而包含有MOSFET的柵極。源區(qū) 延伸進(jìn)入體區(qū)并側(cè)接這些溝槽。重體區(qū)形成于在源區(qū)之間的體區(qū)中。當(dāng)MOSFET處于導(dǎo)通 狀態(tài)時(shí)，電流沿溝槽側(cè)壁垂直流過形成于源區(qū)和漂移區(qū)之間的體區(qū)中的溝道區(qū)。為了獲得高電流容量，需要降低晶體管導(dǎo)通電阻。對于導(dǎo)通電阻的一個(gè)貢獻(xiàn)因 子是溝道電阻。而且，使體區(qū)的電阻最小化有助于改善晶體管的UIS (無鉗位感應(yīng)開關(guān)， clamped inductive switching)能力。已經(jīng)提出了各種降低溝道電阻和/或體區(qū)電阻的技 術(shù)，但是成功有限。因此，對于η-溝道和P-溝道功率晶體管，仍需要能夠顯著降低溝道電 阻和體區(qū)電阻的技術(shù)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施方式，溝槽柵場效應(yīng)晶體管包括延伸進(jìn)入第一電導(dǎo)率型的 硅區(qū)的溝槽，和在每一溝槽中的柵電極。第二電導(dǎo)率型的體區(qū)在相鄰溝槽之間的硅區(qū)之上 延伸。每一體區(qū)與硅區(qū)形成第一 PN結(jié)，而每一體區(qū)包括橫向延伸于相鄰溝槽之間的第二電 導(dǎo)率型的硅_鍺層。第一電導(dǎo)率的源區(qū)側(cè)接這些溝槽，而每一源區(qū)與一個(gè)體區(qū)形成第二 PN 結(jié)。溝道區(qū)沿源區(qū)與體區(qū)的底表面之間的溝槽側(cè)壁延伸于體區(qū)內(nèi)。硅-鍺層延伸進(jìn)入對應(yīng) 的溝道區(qū)而由此降低溝道電阻。在一個(gè)實(shí)施方式中，硅-鍺層與第二 PN結(jié)間隔一段預(yù)定距離。根據(jù)本發(fā)明另一個(gè)實(shí)施方式，N-溝道溝槽柵場效應(yīng)晶體管包括延伸進(jìn)入N-型硅 區(qū)的溝槽，和在每一溝槽中的柵電極。P-型電導(dǎo)率的體區(qū)在相鄰溝槽之間的硅區(qū)之上延伸， 而每一體區(qū)包括與N-型硅區(qū)形成第一 PN結(jié)的P-型電導(dǎo)率的下硅層，下硅層之上的P-型 電導(dǎo)率的硅-鍺層，和硅-鍺層之上的P-型電導(dǎo)率的上硅層。N-型電導(dǎo)率型的源區(qū)側(cè)接這 些溝槽，而每一源區(qū)與上硅層形成第二 PN結(jié)。在一個(gè)實(shí)施方式中，溝道區(qū)在體區(qū)內(nèi)沿源區(qū)與體區(qū)的底表面之間的溝槽側(cè)壁延 伸。硅-鍺層延伸進(jìn)入對應(yīng)的溝道區(qū)而由此降低溝道電阻。
根據(jù)本發(fā)明另一個(gè)實(shí)施方式，溝槽柵場效應(yīng)晶體管包括延伸進(jìn)入第一電導(dǎo)率型的 硅區(qū)的溝槽，和在每一溝槽中的柵電極。第二電導(dǎo)率型的體區(qū)在相鄰溝槽之間的硅區(qū)之上 延伸，而每一體區(qū)與硅區(qū)形成PN結(jié)。柵介電層襯于每一溝槽的至少上側(cè)壁，而柵介電層使 柵電極與體區(qū)絕緣。第一電導(dǎo)率的源區(qū)側(cè)接這些溝槽。硅-鍺區(qū)垂直延伸通過每一源區(qū)并 通過對應(yīng)的體區(qū)。硅_鍺區(qū)在達(dá)到PN結(jié)之前終止于對應(yīng)的體區(qū)內(nèi)。在一個(gè)實(shí)施方式中，當(dāng)晶體管處于導(dǎo)通狀態(tài)時(shí)，溝道區(qū)沿每一源區(qū)和對應(yīng)的體區(qū) 底表面之間的每一溝槽側(cè)壁形成于體區(qū)內(nèi)，而硅-鍺區(qū)形成溝道區(qū)的至少一部分而降低溝 道電阻。根據(jù)本發(fā)明另一個(gè)實(shí)施方式，垂直傳導(dǎo)的平面柵場效應(yīng)晶體管包括第一電導(dǎo)率型 的硅區(qū)，延伸于硅區(qū)之上的硅_鍺層和橫向延伸于硅_鍺層之上但與之絕緣的柵電極。第 二電導(dǎo)率型的體區(qū)延伸于硅-鍺層和硅區(qū)中。第一電導(dǎo)率型的源區(qū)延伸于硅-鍺層中。柵 電極同時(shí)橫向疊蓋源區(qū)和體區(qū)而使直接在源區(qū)與體區(qū)的外邊界之間的柵電極之下延伸的 部分硅鍺層形成溝道區(qū)。在一個(gè)實(shí)施方式中，源區(qū)延伸通過的硅-鍺層部分為第一電導(dǎo)率型，而體區(qū)延伸 通過的硅-鍺層部分為第二電導(dǎo)率型。根據(jù)本發(fā)明另一個(gè)實(shí)施方式，形成溝槽柵場效應(yīng)晶體管的方法包括以下步驟。形 成延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)的溝槽。在每一溝槽中形成柵電極。形成第二電導(dǎo)率型的 體區(qū)而使每一體區(qū)包括與硅區(qū)形成第一 PN結(jié)的下硅區(qū)，在下硅層之上的硅-鍺層和硅-鍺 層之上的上硅層。形成側(cè)接這些溝槽的第一電導(dǎo)率的源區(qū)而使每一源區(qū)與上硅層形成第二
PN結(jié)。在一個(gè)實(shí)施方式中，形成體區(qū)的步驟包括以下步驟。在硅區(qū)之上形成硅-鍺層。在 硅_鍺層之上形成外延硅層，其中外延硅層形成上硅層。通過硅_鍺層和外延硅層注入第 二電導(dǎo)率型的摻雜劑而由此在硅區(qū)形成注入?yún)^(qū)，其中注入?yún)^(qū)形成下硅層。在另一實(shí)施方式中，形成體區(qū)的步驟包括以下步驟。注入第二電導(dǎo)率型摻雜劑而 在硅區(qū)中形成第二電導(dǎo)率型注入?yún)^(qū)。注入摻雜劑而在注入?yún)^(qū)內(nèi)形成一層硅-鍺層而使低于 硅_鍺層延伸的一部分注入?yún)^(qū)形成下硅區(qū)，而延伸于硅_鍺層之上的一部分注入?yún)^(qū)形成上 硅區(qū)。根據(jù)本發(fā)明另一個(gè)實(shí)施方式，形成溝槽柵場效應(yīng)晶體管的方法包括以下步驟。形 成延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)的溝槽。形成第二電導(dǎo)率的體區(qū)而使每一體區(qū)與硅區(qū)形成 PN結(jié)，而每一體區(qū)包括垂直延伸的硅-鍺層。柵電極形成于每一溝槽中。形成側(cè)接這些溝 槽的第一電導(dǎo)率型的源區(qū)。形成硅_鍺層而在達(dá)到PN結(jié)之前沿垂直尺度(dimension)終止。在一個(gè)實(shí)施方式中，形成體區(qū)的步驟包括以下步驟。形成每一溝槽中的介電層。用 介電層之上的硅-鍺層襯于溝槽側(cè)壁。凹形化(recess)介電層而暴露直接低于硅-鍺層 的每一溝槽側(cè)壁的一部分。在溝槽內(nèi)側(cè)形成外延硅層而使外延硅層襯于每一溝槽側(cè)壁的暴 露部分。向硅區(qū)、硅_鍺層和外延硅層注入第二電導(dǎo)率型的摻雜劑而由此形成體區(qū)。根據(jù)本發(fā)明另一個(gè)實(shí)施方式，形成垂直傳導(dǎo)的平面柵場效應(yīng)晶體管的方法包括以 下步驟。形成第一電導(dǎo)率型的硅區(qū)之上的硅_鍺層。形成橫向延伸于硅鍺層之上但與之絕 緣的柵電極。形成延伸于硅-鍺層與硅區(qū)中的第二電導(dǎo)率型的體區(qū)。形成至少延伸進(jìn)入
7硅-鍺層的第一電導(dǎo)率型的源區(qū)。柵電極同時(shí)橫向疊蓋源區(qū)與體區(qū)而使部分硅鍺層直接在 源區(qū)與體區(qū)的外邊界之間的柵電極下延伸而形成溝道區(qū)。


圖1是根據(jù)本發(fā)明一個(gè)實(shí)施方式具有嵌埋于體區(qū)中的硅鍺層的N-溝道屏蔽柵FET 的簡化橫截面示圖；圖2A-2F是根據(jù)本發(fā)明一個(gè)實(shí)施方式顯示形成圖1中所示的N-溝道屏蔽柵FET 的示例性方法的簡化橫截面示圖；圖3A-3F是根據(jù)本發(fā)明另一個(gè)實(shí)施方式顯示形成圖1中所示的N-溝道屏蔽柵FET 的另一示例性方法的簡化橫截面示圖；圖4是根據(jù)本發(fā)明一個(gè)實(shí)施方式具有嵌埋于體區(qū)中的SiGe層的示例性N-溝道溝 槽柵FET的簡化橫截面示圖；圖5是根據(jù)本發(fā)明一個(gè)實(shí)施方式具有延伸于溝道區(qū)中的SiGe層的P-溝道屏蔽柵 FET的簡化橫截面示圖；圖6A-6J是根據(jù)本發(fā)明一個(gè)實(shí)施方式顯示于圖5中形成的P-溝道屏蔽柵FET的 示例性方法的簡化橫截面示圖；圖7是根據(jù)本發(fā)明一個(gè)實(shí)施方式具有延伸進(jìn)入溝道區(qū)的SiGe層的示例性N-溝道 溝槽柵FET的簡化橫截面示圖；圖8A 81是顯示圖7中所示的形成P-溝道溝槽柵FET的示例性方法的簡化橫 截面示圖；和圖9A-9E是根據(jù)本發(fā)明一個(gè)實(shí)施方式形成具有低電阻溝道區(qū)的平面柵N-溝道FET 的示例性方法的簡化橫截面示圖。
具體實(shí)施例方式根據(jù)本發(fā)明的實(shí)施方式，描述了形成其中有利地集成有硅-鍺層的功率場效應(yīng)晶 體管(如MOSFET和IGBT的η-溝道和ρ-溝道變體)以便獲得低溝道電阻的結(jié)構(gòu)和方法。 在一些實(shí)施方式中，硅-鍺層按照特定方式嵌埋于體區(qū)，使得既降低溝道電阻又降低體區(qū) 的整個(gè)電阻，而不會(huì)導(dǎo)致漏電流或?qū)w管擊穿電壓有不良影響。根據(jù)本發(fā)明的技術(shù)可以 在許多類型的FET中實(shí)施，包括溝槽柵、屏蔽柵和平面柵MOSFET與IGBT的N-溝道和P-溝 道變體。本發(fā)明的一個(gè)示例性實(shí)施方式在N-溝道屏蔽柵FET中的實(shí)施將首先參照圖1和 圖2Α 2F進(jìn)行描述。圖1是根據(jù)本發(fā)明一個(gè)實(shí)施方式具有嵌埋于體區(qū)中的硅鍺層的N-溝道屏蔽柵FET 的簡化橫截面示圖。FET包括高度摻雜的基底100。基底100可以在N-溝道MOSFET的情 況下是N-型的或在N-溝道IGBT情況下是P-型的。輕度摻雜的N-型漂移區(qū)105b在基 底100之上延伸。P-型體區(qū)138在漂移區(qū)105b之上延伸。體區(qū)138含有下硅層135a、中 間硅_鍺(SiGe)層IlOa和上硅層115a。因此，SiGe層IlOa夾于兩個(gè)P-型硅層135a與 115a之間。溝槽122延伸通過體區(qū)138而終止于漂移區(qū)105b中。在一個(gè)可替代實(shí)施方式中， 溝槽122延伸得更深而終止于基底100中。屏蔽介電層104(例如，包括氧化物層和氮化物的一層或兩層)襯于每一溝槽122的下側(cè)壁和底部。屏蔽電極123(例如，包括摻雜或未摻 雜的多晶硅)填充每一溝槽122的下部分。屏蔽介電層104使屏蔽電極123與漂移區(qū)105b 絕緣。圖1中所示的屏蔽電極123的形狀僅僅是示意性的。實(shí)際上，屏蔽電極123可以沿 垂直尺度(dimension)比沿橫向尺度(dimension)延伸得更長。內(nèi)電極介電層106(例如，包括一個(gè)或多個(gè)氧化物層)橫向延伸于屏蔽電極123之 上。柵介電層127(例如，包括柵氧化物)襯于溝槽側(cè)壁。柵電極130(例如，包括摻雜或未 摻雜的多晶硅)填充每一溝槽122的上部分。內(nèi)電極介電層(IED) 106使柵電極和屏蔽電 極相互絕緣。在一個(gè)實(shí)施方式中，IED 106和柵介電層127厚度基本相同。在另一實(shí)施方 式中，IED 106和屏蔽介電層104都比柵介電層127厚。介電帽107 (例如包括氧化物和/ 或BPSG)于柵電極130之上延伸。高度摻雜的N-型源區(qū)141處于相鄰溝槽122的上硅層 115a中。高度摻雜的P-型重體區(qū)146處于相鄰源區(qū)141之間的上硅層115a中。頂側(cè)互連層(未顯示)沿該結(jié)構(gòu)的頂側(cè)延伸而電接觸源區(qū)141和重體區(qū)146。底 側(cè)互連層(未顯示)沿該結(jié)構(gòu)的底側(cè)延伸而電接觸基底100。在一個(gè)實(shí)施方式中，頂側(cè)互連 層和底側(cè)互連層包括金屬。介電帽107使柵電極130與頂側(cè)互連層絕緣。在一個(gè)可替代實(shí) 施方式中，介電帽107是穹頂型的而延伸出每一溝槽而橫向疊蓋源區(qū)141。因?yàn)楣鑏鍺的晶格結(jié)構(gòu)與硅的晶格結(jié)構(gòu)是不同的，所以當(dāng)SiGe層在生產(chǎn)工藝過程 期間形成時(shí)，SiGe層一旦接觸下層硅就會(huì)產(chǎn)生應(yīng)變。應(yīng)變的SiGe層可由此形成。這種應(yīng) 變SiGe層尤其是當(dāng)載流子在垂直方向上(即，垂直于SiGe IlOa和下硅層135a之間的界 面)傳輸時(shí)會(huì)比硅提供更高的載流子遷移率。當(dāng)FET打開時(shí)，在體區(qū)中沿源區(qū)141與漂移區(qū)105b之間的每一溝槽側(cè)壁形成溝 道。由此，溝道區(qū)沿每一溝槽側(cè)壁垂直延伸通過上硅層115a、中間SiGe層110a、和下硅層 135a。當(dāng)FET打開時(shí)，在溝道區(qū)中的電子以垂直于中間SiGe層IlOa與下硅層135a之間的 界面的方向傳輸，由此當(dāng)行進(jìn)通過中間SiGe層IlOa時(shí)享有較低電阻。與其中沒有在體區(qū) 中嵌埋SiGe層的現(xiàn)有技術(shù)的結(jié)構(gòu)相比，較低的溝道電阻繼而降低了晶體管的Rdson。而且， 因?yàn)镾iGe層IlOa形成體區(qū)138的中間部分，因此體區(qū)138的總電阻降低，由此改進(jìn)了晶體 管的開關(guān)性能(例如，UIS特性)。據(jù)發(fā)現(xiàn)，其中SiGe層延伸通過PN結(jié)的結(jié)構(gòu)顯示出漏電流以及在特定的偏壓條件 下退化的擊穿電壓特性。為了解決這些問題，如圖1中所示，SiGe層IlOa設(shè)置于體區(qū)138 內(nèi)，距離形成于下硅層135a與漂移區(qū)105b之間的PN結(jié)137 —距離“a”，而距離形成于源區(qū) 141與體區(qū)138之間的PN結(jié)的最底層部分一距離“b”。在高壓晶體管中，其中PN結(jié)137在 高反向電壓下是反偏壓的，可以設(shè)定間隔“a”而使高反向電壓所致的耗盡區(qū)并未達(dá)到SiGe 層110a。相反，在低電壓器件中，其中PN結(jié)137處于較低的反向電壓下，間隔“a”可以做得 更小或者甚至完全消除。間隔“a”和間隔“b”可以是相同的長度，或者間隔“a”可以比間 隔“b”更大，或反之亦然。在一個(gè)實(shí)施方式中，間隔“a”和間隔“b”選自50G人 1，000人 的范圍。圖2A 2F是根據(jù)本發(fā)明一個(gè)實(shí)施方式顯示形成圖1中所示的N-溝道屏蔽柵FET 的示例性方法的簡化橫截面示圖。參照圖2A，至少一個(gè)外延層如硅外延層105、至少一個(gè) 硅-鍺(SihGex)層如硅-鍺外延層110和至少一個(gè)其它外延層如硅外延層115順序形成于 基底100之上?；?00能夠是硅基底、III-V族化合物基底、硅/鍺(SiGe)基底、碳化硅基底、外延基底、或絕緣體載硅(SOI)基底。在N-溝道MOSFET的情況下，基底100是N-型 的，而在N-溝道IGBT的情況下，基底100是P-型的。硅外延層105可以通過傳統(tǒng)的外延工藝方法形成。硅外延層105含有N-型摻雜劑 如硼、鎵、鋁和/或其它III族元素。硅外延層105的摻雜劑濃度可以比基底100的更低。 硅-鍺外延層110含有P-型摻雜劑如硼、鎵、鋁和/或其它III族元素。在一些實(shí)施方式 中，硅-鍺外延層110可以具有約1OOA 約500A的厚度。硅外延層115可以通過傳統(tǒng)的 外延工藝方法形成。硅外延層115含有P-型摻雜劑，如硼、鎵、鋁和/或其它III族元素。在圖2B中，可以實(shí)施一種或多種蝕刻工藝過程120而形成延伸通過外延層115、 SiGe層IlOm和外延層105的溝槽122。在一些實(shí)施方式中，對于對應(yīng)于溝槽122具有開口 的圖案化掩模(未顯示)可以形成于外延層115之上。蝕刻工藝方法120采用圖案化掩模 作為蝕刻掩模而限定溝槽122。例如，圖案化掩?？梢允菆D案化光刻膠層、圖案化介電層、或 者任何能夠適用于作蝕刻掩模的圖案化材料層。在蝕刻工藝過程120之后，可以除去圖案 化掩模層。在圖2C中，屏蔽介電層124采用已知技術(shù)沿每一溝槽122的下側(cè)壁和底部形成。 屏蔽電極123采用傳統(tǒng)方法形成于溝槽122的下部分。柵絕緣體127采用已知技術(shù)沿溝槽 122的上側(cè)壁形成。在一個(gè)實(shí)施方式中，柵絕緣體127也于屏蔽電極123之上延伸而由此形 成屏蔽電極123之上的內(nèi)電極介電層(IED) 106。在另一實(shí)施方式中，IED層106，比柵介電 層127更厚，在一獨(dú)立于形成柵絕緣體127的步驟的步驟中形成于屏蔽電極123之上。凹形 化(recess)柵電極130采用傳統(tǒng)技術(shù)形成于溝槽122中的IED 106之上。介電帽107 (例 如，含有氧化物或BPSG)采用已知技術(shù)形成于每一柵電極130之上。屏蔽電極123和柵電極130含有導(dǎo)電性材料如摻雜的或未摻雜的多晶硅，銅、鋁 銅、鋁、鎢、其它導(dǎo)電性材料或它們的各種組合。例如，屏蔽介電層124、IED 106和柵絕緣體 127的每一個(gè)都可以含有氧化物層、氮化物層、氧氮化物層、其它介電層或它們的各種組合。在圖2D中，采用已知技術(shù)，實(shí)施注入工藝過程135而注入滲透硅-鍺層IlOa的摻 雜劑，由此將N-型外延層105的上部分轉(zhuǎn)變成P-型區(qū)135a。P-型摻雜劑如硼、鋁和/或其 它III族元素可以用于注入工藝過程135。上硅區(qū)115a、中間SiGe層IlOa和下硅層135a 都是P-型的，而一起形成體區(qū)138。體區(qū)138形成具有漂移區(qū)105b ( S卩，由體區(qū)138和基底 100限定的外延層105a的部分)的PN結(jié)137。正如以上結(jié)合圖1的討論，根據(jù)各種因素考 慮，更小或更大的間隔“a”可以是合乎需要的，而注入工藝過程135可以相應(yīng)地進(jìn)行設(shè)計(jì)。 在一個(gè)實(shí)施方式中，間隔“ a”設(shè)置成選自5GG人 1，000A范圍內(nèi)的值。在一個(gè)實(shí)施方式中，注入工藝過程135無需圖案化掩模層就可以實(shí)施。在其它實(shí) 施方式中，注入工藝過程135采用具有基本上覆蓋柵電極130的圖案的圖案化掩模層進(jìn)行 實(shí)施。這種圖案化掩模，例如，可以是圖案化光刻膠層、或圖案化介電層。在注入工藝過程 135之后，可以除去圖案化掩模。在還有的一些其它實(shí)施方式中，注入工藝過程135可以在 形成溝槽122之前實(shí)施。在一個(gè)可替代實(shí)施方式中，下硅層135a外延形成而不是通過摻雜劑的注入形成。 即，在圖2A描述的工藝過程步驟中，P-型硅外延層135a能夠形成于N-型硅外延層105與 SiGe層110之間。在還有的另一實(shí)施方式中，硅層135a如下形成。在圖2A中，在形成N-型 外延層105之后而在形成SiGe層之前，P-型摻雜劑注入到外延層105中而由此將N-型外
10延層105上部區(qū)轉(zhuǎn)變成P-型層135a。參照圖2E，實(shí)施注入工藝過程140而在相鄰的溝槽122的上硅層115a中形成高度 摻雜的源區(qū)141。N-型摻雜劑如磷、砷和/或其它V族元素，都可以用于注入工藝過程140 中。在一個(gè)實(shí)施方式中，使用的圖案化掩模層(未顯示)具有暴露外延層115a表面的圖案， 通過這些圖案能夠注入摻雜劑。圖案化掩模，例如，可以是圖案化光刻膠層、圖案化介電層、 或其各種組合。在注入工藝過程140之后，可以除去圖案化掩模層。正如結(jié)合圖1如上所陳述的，可以調(diào)節(jié)各種工藝參數(shù)和層厚度而使SiGe層IlOa 至源區(qū)141的最底下部分之間的距離“b”設(shè)置為確保硅-鍺層IlOa不會(huì)到達(dá)在源區(qū)141與 上硅層115a之間形成的PN結(jié)的值。在一個(gè)實(shí)施方式中，間隔“b”選自約500A 約Ι,ΟΟΟΑ 范圍內(nèi)的值。在一個(gè)實(shí)施方式中，SiGe層110從所有的途徑向上延伸至源區(qū)141。在圖2F中，實(shí)施另一注入工藝過程145而在相鄰的源區(qū)141之間的上硅層115a 中形成重體區(qū)146。P-型摻雜劑如硼、鋁和/或其它III族元素可以用于注入工藝過程145 中。在一個(gè)實(shí)施方式中，注入工藝過程145采用具有暴露上硅層115a(摻雜劑通過其而注 入)的預(yù)限定表面的圖案的圖案化掩模層(未顯示)進(jìn)行實(shí)施。圖案化掩模，例如，可以是 圖案化光刻膠層、或圖案化介電層。在注入工藝過程145之后，可以除去圖案化掩模層。正 如所見，平頂區(qū)的頂表面(即，相鄰溝槽之間的半導(dǎo)體區(qū))和介電帽107的頂表面基本上是 共面的。在一個(gè)可替代實(shí)施方式中，采用已知的技術(shù)，可以形成介電帽107而具有穹頂型并 延伸出每一溝槽而疊蓋相鄰的平頂區(qū)。采用已知技術(shù)，頂側(cè)互連層(未顯示)形成于該結(jié)構(gòu)的頂側(cè)而電接觸源區(qū)141與 重體區(qū)146。背側(cè)互連層(未顯示)形成于該結(jié)構(gòu)背側(cè)而電接觸基底100。頂側(cè)和背側(cè)互 連層可以包含金屬。圖3A 3F是根據(jù)本發(fā)明另一個(gè)實(shí)施方式顯示形成圖1中所示的屏蔽柵N-溝道 FET的另一示例性方法的簡化橫截面示圖。在圖3A中，外延層205形成于基底200之上。 基底200和外延層205分別可以類似于以上結(jié)合圖IA而描述的基底100和外延層105。在 圖3B中，溝槽212以圖2B中溝槽112的類似方式形成于外延層205中。在圖3C中，屏蔽 介電層、屏蔽電極215、IED、柵絕緣體217，柵電極220上的介電帽，柵電極220和其它溝槽 結(jié)構(gòu)都以類似于以上結(jié)合圖2C所描述的那些方法形成。在圖3D中，實(shí)施注入工藝過程225向相鄰溝槽之間的平頂區(qū)注入P-型摻雜劑而 在外延層205a中形成體區(qū)225a。PN結(jié)由此形成于體區(qū)225a和外延層205b之間的界面 227上。在一些實(shí)施方式中，注入工藝過程225采用了 P-型摻雜劑如硼、鋁和/或其它的 III族元素。在一些實(shí)施方式中，實(shí)施注入工藝過程225而未采用掩模層。在其它實(shí)施方式 中，注入工藝過程225采用具有覆蓋柵220的圖案的圖案化掩模層進(jìn)行實(shí)施。圖案化掩模， 例如，可以是圖案化光刻膠層、或圖案化介電層。在注入工藝過程225之后，可以除去圖案 化掩模層。在圖3E中，注入工藝過程230向體區(qū)225a中注入鍺摻雜劑而形成嵌埋于體區(qū) 225a中的硅-鍺層230a。在一些實(shí)施方式中，注入工藝過程230經(jīng)過設(shè)計(jì)而使SiGe層230a 與界面227間隔一段距離“C”。在選擇距離值“C”中的考慮因素將類似于在圖2F中的對 于距離“a”的那些因素。在一些實(shí)施方式中，SiGe層230a可以具有約100人 500A的厚 度。在一些實(shí)施方式中，實(shí)施注入工藝過程230未采用圖案化掩模層。在其它實(shí)施方式中，注入工藝過程230采用具有覆蓋柵電極220的圖案的圖案化掩模層進(jìn)行實(shí)施。在一個(gè)實(shí)施 方式中，圖案化掩模層是在圖3D中的注入工藝過程225所用的相同掩模層。圖3F中，形成源區(qū)235a和重體區(qū)240a的工藝方法類似于圖2E和2F中的工藝方 法，因此不再進(jìn)行描述。在一個(gè)可替代實(shí)施方式中，注入工藝過程225、230和那些針對源區(qū) 和重體區(qū)的注入工藝過程可以在形成溝槽212之前進(jìn)行實(shí)施。以這種降低溝道電阻的方式在體區(qū)中嵌埋SiGe層的上述技術(shù)，并不限于屏蔽柵 FET的應(yīng)用中。圖4顯示了根據(jù)本發(fā)明一個(gè)實(shí)施方式具有嵌埋于體區(qū)中的SiGe層的示例 性的N-溝道溝槽柵FET的簡化橫截面示圖。在圖4中溝槽柵FET類似于圖1中的屏蔽柵 FET，但是溝槽并未延伸那么深，也沒有屏蔽電極。S卩，基底100，漂移區(qū)105b，體區(qū)138及其 三個(gè)子層135a、IlOa和115a，源區(qū)141和重體區(qū)146都類似于在圖1所示的屏蔽柵FET中 它們對應(yīng)的區(qū)。然而，在圖4中的溝槽結(jié)構(gòu)僅僅包括柵電極150和使柵電極150與周圍區(qū) 絕緣的介電層。以上結(jié)合圖2A 2F和圖3A 3F描述的任何一個(gè)工藝技術(shù)及其變體，采用一些 修改，都能夠用于形成圖4中的晶體管。有關(guān)形成溝槽及其內(nèi)部元件的所需工藝變化，縱觀 本發(fā)明公開內(nèi)容對于本領(lǐng)技術(shù)人員而言是顯而易見的。例如，溝槽并不需要延伸如此之深， 而與形成屏蔽介電層和屏蔽電極相關(guān)的步驟可以省掉。盡管圖4顯示了沿溝槽側(cè)壁具有與 沿溝槽底部的介電層相同厚度的柵介電層127，在一個(gè)變體中，較厚的介電層(通常稱之為 厚底介電層-TBD)沿低于柵電極150的溝槽底部形成而降低柵極至漏電容。圖5是根據(jù)本發(fā)明一個(gè)實(shí)施方式具有延伸進(jìn)入溝道區(qū)中的SiGe層的P-溝道屏蔽 柵FET的簡化橫截面示圖。FET包括高度摻雜的基底300。基底300，在P-溝道MOSFET的 情況下可以是P-型的，或在P-溝道IGBT的情況下可以是N-型的。輕度摻雜的P-型漂移 區(qū)305b延伸于基底300之上。N-型體區(qū)355a延伸于漂移區(qū)305b之上。溝槽312延伸通 過體區(qū)335a并終止于漂移區(qū)305b內(nèi)。在一個(gè)可替代實(shí)施方式中，溝槽312延伸更深而終 止于基底300內(nèi)。垂直虛線包括在圖5內(nèi)，僅僅是用于顯示當(dāng)其最初形成時(shí)溝槽312的輪 廓。硅區(qū)340b和340c部分填充溝槽312，這一點(diǎn)將在以下結(jié)合圖6A 6J中所描述的工藝 流程而進(jìn)行更全面的描述。屏蔽介電層315a(例如，含有氧化物層和氮化物層中的一個(gè)或兩個(gè))襯于每一溝 槽312的下側(cè)壁和底部。屏蔽電極320(例如，含有摻雜或未摻雜的多晶硅)填充每一溝槽 312的下部分。屏蔽介電層315a使屏蔽電極320絕緣于漂移區(qū)305b。圖1中所示的屏蔽 電極123的形狀僅僅是示例性的。在實(shí)際的器件中，屏蔽電極320可以沿垂直結(jié)構(gòu)比沿著 橫向結(jié)構(gòu)延伸更長。內(nèi)電極介電層306s (例如，含有一個(gè)或多個(gè)氧化物層)橫向延伸于屏蔽電極320 之上。柵介電層347(例如，含有柵氧化物)襯于上部溝槽側(cè)壁。凹形化柵電極350(例如， 含有摻雜或未摻雜的多晶硅)填充每一溝槽312的上部分。內(nèi)電極介電層(IED)309使柵 電極和屏蔽電極相互絕緣。在一個(gè)實(shí)施方式中，IED 309和柵介電層347基本上厚度相同。 在另一實(shí)施方式中，IED 309和屏蔽介電層315a都比柵介電層347厚。介電帽307 (例如， 含有氧化物和/或BPSG)延伸于柵電極350之上。高度摻雜的P-型源區(qū)360a處于相鄰溝 槽312的體區(qū)355a中。高度摻雜的N-型重體區(qū)365a處于相鄰源區(qū)360a之間的體區(qū)355a 中。
SiGe帶325a垂直延伸通過每一源區(qū)360a而進(jìn)入體區(qū)355a中。SiGe層325a延 伸于體區(qū)355a之內(nèi)的部分是N-型的，而SiGe層325a延伸于源區(qū)360a中的部分是P-型 的。硅區(qū)340b是N-型的而垂直延伸于SiGe帶325a與溝槽側(cè)壁之間而低于SiGe帶325a 的底端。硅區(qū)340b連同SiGe帶325a—起形成溝道區(qū)。硅區(qū)340c是P-型的而形成漂移 區(qū)305b的部分。頂側(cè)互連層(未顯示)沿該結(jié)構(gòu)頂側(cè)延伸而電接觸源區(qū)360a與重體區(qū)365a。底 側(cè)互連層(未顯示)沿該結(jié)構(gòu)底側(cè)延伸而電接觸基底300。在一個(gè)實(shí)施方式中，頂側(cè)互連層 和底側(cè)互連層含有金屬。介電帽307使絕緣柵電極350絕緣于頂側(cè)互連層。在一個(gè)可替代 實(shí)施方式中，介電帽307是穹頂型的并延伸出每一溝槽而橫向疊蓋源區(qū)360a。當(dāng)FET打開時(shí)，溝道沿源區(qū)360a與漂移區(qū)305b之間的每一溝槽側(cè)壁形成于體區(qū) 355a內(nèi)。溝道區(qū)包含SiGe帶25a，其橫向夾于兩個(gè)硅區(qū)之間。當(dāng)FET打開時(shí)，空穴行進(jìn)通 過溝道區(qū)而遠(yuǎn)離柵介電層界面。然而，SiGe帶325a充分降低了空穴在溝道區(qū)中的散射而 由此降低溝道電阻。與其中沒有SiGe層延伸進(jìn)入溝道區(qū)的現(xiàn)有技術(shù)的結(jié)構(gòu)相比，較低的溝 道電阻由此降低了晶體管的Rdson。而且，類似于先前的實(shí)施方式，通過維持SiGe帶325a與體區(qū)355a和漂移區(qū)305b 之間的PN結(jié)357之間的間隔“e”，就消除了否則就會(huì)存在的漏電流和退化的擊穿電壓特性。 在一個(gè)實(shí)施方式中，如此設(shè)置間隔“e”而使之在結(jié)357處于反向電壓下時(shí)形成的耗盡區(qū)并 未到達(dá)SiGe帶325a。在一個(gè)實(shí)施方式中，間隔“e”選自500A 5000人的范圍。在另一 實(shí)施方式中，SiGe帶325a具有100 A 500 A范圍的厚度。圖6A 6J是根據(jù)本發(fā)明一個(gè)實(shí)施方式顯示于圖5中形成P-溝道屏蔽柵FET的示 例性方法的簡化橫截面示圖。在圖6A中，P-型硅外延層305形成于重?fù)诫s基底300之上。 在P-溝道MOSFET的情況下，基底300是P-型的，而在P-溝道IGBT的情況下，基底300是 N-型的。硅外延層305可以通過傳統(tǒng)的外延工藝方法形成，并可以具有比基底300摻雜濃 度更低的摻雜濃度。在圖6B中，可以實(shí)施類似于以上結(jié)合圖3B描述的硅蝕刻工藝過程310而在外延 層305中形成溝槽312。在圖6C中，屏蔽介電層315和屏蔽電極320按照以上結(jié)合圖3C描 述的類似方式形成于溝槽312中。厚介電層306于屏蔽電極320之上形成達(dá)到預(yù)定厚度。 如在隨后的工藝過程步驟可以看到的，介電層306的上表面限定SiGe帶延伸所至的溝道區(qū) 內(nèi)的深度。在圖6D中，SiGe層325沿所暴露的上溝槽側(cè)壁形成于相鄰溝槽之間的平頂區(qū)之 上、及介電層306之上。SiGe層325可以在原位用N-型摻雜劑摻雜。在一些實(shí)施方式中， 例如，SiGe 325可以通過外延工藝方法、化學(xué)氣相沉積(CVD)工藝方法、超高真空化學(xué)氣相 沉積(UHVCVD)工藝方法、原子層化學(xué)氣相沉積(ALCVD)工藝方法、金屬有機(jī)化學(xué)氣相沉積 (MOCVD)工藝方法或其它CVD工藝方法形成。在一些實(shí)施方式中，SiGe層325可以具有約 100人 約500A的厚度。在圖6E中，可以實(shí)施蝕刻工藝330以除去SiGe層325的水平延伸部分，留下沿上 溝槽側(cè)壁的SiGe帶325a。在一些實(shí)施方式中，蝕刻工藝過程330可以是干法蝕刻工藝過程 和/或濕法蝕刻工藝過程。在圖6F中，可以實(shí)施蝕刻工藝過程335而除去部分介電層306 由此形成SiGe帶325a與剩余的介電層部分306a之間的間隙。蝕刻工藝過程335可以是
13濕法蝕刻工藝過程和/或干法蝕刻工藝過程。在圖6G中，硅層340形成于整個(gè)結(jié)構(gòu)之上。硅層340可以是摻雜的P_型以使之具 有與外延層305a相同的電導(dǎo)率類型。垂直虛線指示溝槽312的原始輪廓。硅層340可以， 例如，通過外延工藝方法、化學(xué)氣相沉積(CVD)工藝方法、超高真空化學(xué)氣相沉積(UHVCVD) 工藝方法、原子層化學(xué)氣相沉積(ALCVD)工藝方法、金屬有機(jī)化學(xué)氣相沉積(M0CVD)工藝方 法或其它CVD工藝方法形成。在圖6H中，實(shí)施蝕刻工藝過程345以除去硅層340的水平延伸部分而同時(shí)保留垂 直部分340a。蝕刻工藝過程345可以是干法蝕刻工藝過程和/或濕法蝕刻工藝過程，可以 使用介電部分360a作為蝕刻終止。這防止相鄰溝槽之間的平頂區(qū)的過度蝕刻。在圖61中，形成了襯于硅區(qū)340a側(cè)壁的柵介電層347 (例如，含有氧化物)?？梢?形成柵介電層347以便也延伸于介電部分306a之上從而形成較厚的內(nèi)電極介電(IED)層 309?？商娲兀谛纬蓶沤殡妼?47之前，可以在介電部分306a之上形成橫向延伸介電層 (例如，含有氧化物)以獲得具有所需厚度的內(nèi)電極介電層309。柵電極350以與先前實(shí)施 方式類似的方式形成于IED 309之上。可以實(shí)施傳統(tǒng)的體注入355而在外延層305b中形成N_型體區(qū)355a。注意，體注 入355將硅區(qū)340a的上部分340b轉(zhuǎn)變成N-型硅，而同時(shí)下部分340c保持P-型。如果需 要，體注入355可以在更早的階段(例如，在形成柵電極350之前或甚至在形成溝槽312之 前)實(shí)施。正如能夠所見的，垂直延伸的SiGe帶325a垂直夾于硅區(qū)340b與355a之間，進(jìn) 而有利地與PN結(jié)357間隔一段間隔“e”。在一個(gè)實(shí)施方式中，間隔“e”選自約500入 約 l，OOOA。參照圖6J，實(shí)施傳統(tǒng)的源注入360以形成側(cè)接溝槽312的高度摻雜的P_型源區(qū) 360a。注意，源注入360將硅區(qū)的上部分340b轉(zhuǎn)變成P-型。接著，實(shí)施傳統(tǒng)的重體注入 365以形成相鄰源區(qū)360a之間的高度摻雜的N-型重體區(qū)365a。以上結(jié)合形成以上實(shí)施方 式的源區(qū)和重體區(qū)而討論的各種考慮因素也適用于本實(shí)施方式。頂側(cè)和底側(cè)互連層(未顯 示)可以按照先前實(shí)施方式的類似方式形成。圖7顯示了根據(jù)本發(fā)明一個(gè)實(shí)施方式具有延伸進(jìn)入溝道區(qū)的SiGe帶的示例性 P-溝道溝槽柵FET的簡化橫截面示圖。圖7中的溝槽柵FET類似于圖5中的屏蔽柵FET， 但是溝槽并不延伸如此之深而且屏蔽電極也被除去。即，基底300、漂移區(qū)305b、體區(qū)355a、 SiGe帶325a、硅區(qū)340b和340c，源區(qū)360a、和重體區(qū)365a都類似于圖5中所示的屏蔽柵 FET中其所對應(yīng)的區(qū)。然而，在圖7中溝槽結(jié)構(gòu)僅僅包括柵電極350和使柵電極350與其周 圍區(qū)絕緣的介電層。注意，厚底介電層319可選地沿每一溝槽底部設(shè)置而將柵極降低至漏 電容。圖8A 81是顯示圖7中所示的形成P_溝道溝槽柵FET的示例性工藝方法各階 段的簡化橫截面示圖。在圖8A中，溝槽313按照與圖6B中的溝槽312類似的方式形成于 P-型外延層305b中，但是溝槽313并未延伸如溝槽312那樣深。在圖8B中，采用已知技術(shù) 形成填充溝槽313的底部部分的厚介電層317(例如，含有氧化物)。正如將在隨后的步驟 中所見，介電層317的上表面限定SiGe帶延伸的溝道區(qū)內(nèi)的深度。在圖8C和8D中描述的 形成SiGe帶325a的步驟類似于在圖6D 6E中描述那些步驟，因此將不再描述。在圖8E 中，每一溝槽內(nèi)的介電層317采用已知技術(shù)凹形化(recess)至預(yù)定深度。介電層部分317a由此保留。在圖8F和8G中描述的形成N型硅區(qū)340a的步驟類似于在圖6G-6H中描述的 那些步驟，由此將不再描述。在圖8H中，形成襯于硅區(qū)340a側(cè)壁的柵介電層347 (例如含有氧化物)?？梢孕?成柵介電層347以便也延伸于介電部分317a之上從而形成較厚的底介電層319?？商娲?地，在形成柵介電層347之前，可以于介電部分317a之上形成一層介電層(例如，含有氧化 物)以獲得具有所需厚度的底介電層319。柵電極350按照先前實(shí)施方式類似的方式形成 于厚底介電層319之上而可以具有先前實(shí)施方式的柵電極的類似性質(zhì)。厚底介電層319有 助于降低柵極至漏電容，由此改進(jìn)FET的開關(guān)性能。在圖81中描述形成源區(qū)360a和重體 區(qū)365a的步驟類似于在圖6J中的那些步驟，因此將不再描述。圖9A 9E是顯示根據(jù)本發(fā)明一個(gè)實(shí)施方式形成具有低電阻溝道區(qū)的平面柵 N-溝道場效應(yīng)晶體管的示例性方法的橫截面示圖。在圖9A中，N-型硅外延層405形成于 高度摻雜的基底400之上。在其中FET是N-溝道M0SFET的情況下，基底400是N-型的， 而在其中FET是N-溝道IGBT的情況下，基底400是P-型的。在一些實(shí)施方式中，形成硅 外延層405和基底400的材料和方法分別類似于以上參照圖1A描述的硅外延層105和基 底 100。SiGe層410形成于硅外延層405之上。在一些實(shí)施方式中，SiGe層410是SiGe 外延層。形成硅-鍺層410的材料和方法類似于以上參照圖1A描述的SiGe層110。在其 它實(shí)施方式中，SiGe層410可以通過注入工藝方法形成。該注入工藝方法可以類似于以上 參照圖3E描述的形成SiGe層230a的注入工藝方法230。在圖9B中，采用傳統(tǒng)的掩模技術(shù)將柵介電層417與柵電極420的堆棧形成于SiGe 層410之上。柵極介電層417，例如，可以含有氧化物、氮化物、氧氮化物、高_(dá)k介電材料或 它們的各種組合。柵電極420，例如，可以含有摻雜或未摻雜的多晶硅、無定形硅、銅、鋁、鎢、 硅化物或它們的各種組合。柵電極420通過柵介電層417與SiGe層410絕緣。在圖9C中，實(shí)施體注入415和驅(qū)入(drive-in)以形成延伸通過SiGe層410并終 止于硅外延層405中的P-型體區(qū)415。柵電極420能夠用作體注入415期間的掩模，以使 體區(qū)415與柵電極420自對準(zhǔn)。在一些實(shí)施方式中，摻雜劑如硼、鎵、鋁、其它III族摻雜劑 或其各種組合，都可以用于體注入415中。體注入415將SiGe層410延伸通過體區(qū)415的 那些部分轉(zhuǎn)變成P-型。因此，硅-鍺層410包含P-型區(qū)410a和N-型區(qū)410b。在圖9D中，介電隔離體427 (例如含有氧化物和/或氮化物)沿柵電極420的側(cè)壁 采用已知技術(shù)形成。隨后實(shí)施源注入425以在體區(qū)415中形成高度摻雜的N-型源區(qū)425。 介電隔離體427能夠用作源注入425期間的掩模而使源區(qū)425與介電隔離體427自對準(zhǔn)。 柵電極420疊蓋源區(qū)425的延伸能夠通過調(diào)節(jié)介電隔離體427厚度而進(jìn)行控制。注意，SiGe 層410接受源注入425的部分410c轉(zhuǎn)變成N-型。在圖9E中，高度摻雜的P-型重體區(qū)419，延伸通過源區(qū)425并進(jìn)入體區(qū)425中，采 用傳統(tǒng)的重體注入而形成。掩模可以用于限定接受重體注入的區(qū)。線描繪的SiGe層410 如圖9E中的虛線所示以使圖形不過于混亂。接著，傳統(tǒng)技術(shù)用于形成介電層(未顯示)， 例如，含有硼-磷-硅酸鹽_玻璃(BPSG)，覆蓋柵電極420，而同時(shí)留下源區(qū)425和暴露的 重體區(qū)419表面區(qū)。隨后采用已知技術(shù)形成與源區(qū)425和重體區(qū)419電接觸的頂側(cè)互連層 (未顯示)。接觸基底400的底側(cè)互連層，采用傳統(tǒng)技術(shù)形成于底側(cè)上。頂側(cè)和底側(cè)互連層可以含有金屬。在操作期間，當(dāng)施加合適的源電壓Vs、柵電壓Vb和漏電壓Vd而打開晶體管時(shí)，電 流流過形成于SiGe層410的部分410a中的溝道區(qū)。正如圖1的實(shí)施方式一樣，與應(yīng)變SiGe 層410相關(guān)的較高遷移率降低了溝道電阻，由此降低了晶體管的Rdson。盡管已經(jīng)在具體類型的晶體管的上下文中描述了本發(fā)明的各種實(shí)施方式，但是本 發(fā)明并不僅限于此。例如，盡管以上描述的一種或多種器件結(jié)構(gòu)和/或工藝過程序列涉及 到M0SFET和IGBT的N-溝道和P_溝道變體，但是根據(jù)本發(fā)明實(shí)施方式的技術(shù)也可以適用 于其它類型的器件如溝槽柵同步FET(其中，肖特基(Schottky) 二極管是與溝槽柵或屏蔽 柵M0SFET單片集成的)或本文中描述的器件的超結(jié)變體(S卩，具有交替電導(dǎo)率型硅的柱的 器件)。因此，以上的描述不應(yīng)該作為本發(fā)明范圍的限制，本發(fā)明的范圍由所附的權(quán)利要求 來限定。
權(quán)利要求
一種溝槽柵場效應(yīng)晶體管，包括溝槽，延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)；柵電極，在每一溝槽中；第二電導(dǎo)率型的體區(qū)，在相鄰溝槽之間的所述硅區(qū)上延伸，每一體區(qū)與硅區(qū)形成第一PN結(jié)，且每一體區(qū)包括橫向延伸于相鄰溝槽之間的第二電導(dǎo)率型的硅 鍺層；柵介電層，襯于每一溝槽的至少上側(cè)壁，所述柵介電層使所述柵電極與所述體區(qū)絕緣；第一電導(dǎo)率的源區(qū)，側(cè)接這些溝槽，每一源區(qū)形成具有所述體區(qū)之一的第二PN結(jié)；以及溝道區(qū)，在所述體區(qū)內(nèi)沿所述源區(qū)與所述體區(qū)的底表面之間的溝槽側(cè)壁延伸，其中所述硅 鍺層延伸進(jìn)入對應(yīng)的溝道區(qū)而由此降低溝道電阻。
2.根據(jù)權(quán)利要求1所述的晶體管，其中所述硅_鍺層與所述第二PN結(jié)間隔一段預(yù)定距罔。
3.根據(jù)權(quán)利要求1所述的晶體管，其中所述硅_鍺層與第一PN結(jié)和第二 PN結(jié)間隔一 段預(yù)定距離。
4.根據(jù)權(quán)利要求1所述的晶體管，其中所述硅-鍺層將所述體區(qū)的上部分與下部分間 隔開。
5.根據(jù)權(quán)利要求1所述的晶體管，其中每一硅_鍺層鄰接兩相鄰溝槽的側(cè)壁。
6.根據(jù)權(quán)利要求1所述的晶體管，其中每一硅-鍺層與對應(yīng)的第一PN結(jié)垂直間隔開 500A ~ IOOOA的一段距離，并與對應(yīng)的第二 PN結(jié)垂直間隔開500A ~ 1000A的一段 距離。
7.根據(jù)權(quán)利要求1所述的晶體管，其中每一溝槽進(jìn)一步包括 屏蔽介電層，比襯于所述溝槽的下側(cè)壁的所述柵介電層更厚； 屏蔽電極，在所述柵電極之下的所述溝槽的下部分中；以及內(nèi)電極介電層，使所述柵電極與屏蔽電極相互絕緣。
8.根據(jù)權(quán)利要求1所述的晶體管，其中每一溝槽包括沿低于所述柵電極的溝槽底部的 厚底介電層。
9.一種N-溝槽柵場效應(yīng)晶體管，包括 溝槽，延伸進(jìn)入N-型硅區(qū)；柵電極，在每一溝槽之內(nèi)；P-型電導(dǎo)率的體區(qū)，于相鄰溝槽之間的硅區(qū)之上延伸，每一體區(qū)包括與所述N-型硅區(qū) 形成第一 PN-結(jié)的P-型電導(dǎo)率的下硅層、所述下硅層之上的P-型電導(dǎo)率的硅_鍺層、和所 述硅-鍺層之上的P-型電導(dǎo)率的上硅層；以及N-型電導(dǎo)率型的源區(qū)，側(cè)接所述溝槽，每一源區(qū)與所述上硅層形成第二 PN結(jié)。
10.根據(jù)權(quán)利要求9所述的晶體管，其中每一硅_鍺層鄰接兩相鄰溝槽的側(cè)壁。
11.根據(jù)權(quán)利要求9所述的晶體管，其中每一硅_鍺層與對應(yīng)的第一PN結(jié)和第二 PN結(jié) 垂直間隔開。
12.根據(jù)權(quán)利要求9所述的晶體管，其中每一溝槽進(jìn)一步包括 屏蔽介電層，比襯于所述溝槽下側(cè)壁的柵介電層更厚；屏蔽電極，在所述柵電極之下的所述溝槽下部分中；以及 內(nèi)電極介電層，使所述柵電極與屏蔽電極相互絕緣。
13.根據(jù)權(quán)利要求9所述的晶體管，其中每一溝槽包括沿低于所述柵電極的所述溝槽 底部的厚底介電層。
14.根據(jù)權(quán)利要求9所述的晶體管，進(jìn)一步包括在體區(qū)內(nèi)沿源區(qū)與體區(qū)的底表面之間 的溝槽的側(cè)壁延伸的溝道區(qū)，其中所述硅-鍺層延伸進(jìn)入對應(yīng)的溝道區(qū)而由此降低所述溝 道電阻。
15.一種溝槽柵場效應(yīng)晶體管，包括 溝槽，延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)； 柵電極，在每一溝槽中；第二電導(dǎo)率型的體區(qū)，在相鄰溝槽之間的所述硅區(qū)上延伸，每一體區(qū)與硅區(qū)形成PN結(jié)；柵介電層，襯于每一溝槽的至少上側(cè)壁，所述柵介電層使所述柵電極與所述體區(qū)絕緣；第一電導(dǎo)率的源區(qū)，側(cè)接這些溝槽；以及硅_鍺區(qū)，垂直延伸通過每一源區(qū)并通過對應(yīng)的體區(qū)，所述硅_鍺區(qū)在到達(dá)所述PN結(jié) 之前終止于所述對應(yīng)的體區(qū)內(nèi)。
16.根據(jù)權(quán)利要求15所述的晶體管，其中每一硅-鍺區(qū)與對應(yīng)的PN結(jié)間隔開500 1，000人的一段距離。
17.根據(jù)權(quán)利要求15所述的晶體管，其中每一硅-鍺區(qū)通過硅區(qū)沿其垂直邊界限定。
18.根據(jù)權(quán)利要求15所述的晶體管，其中當(dāng)所述晶體管處于導(dǎo)通狀態(tài)時(shí)，在所述體區(qū) 內(nèi)沿每一源區(qū)與對應(yīng)的體區(qū)的底表面之間的每一溝槽側(cè)壁形成溝道區(qū)，以及所述硅-鍺區(qū) 形成至少一部分所述溝道區(qū)以便降低所述溝道電阻。
19.根據(jù)權(quán)利要求15所述的晶體管，其中每一溝槽包括與其中的所述柵電極絕緣的硅 材料。
20.根據(jù)權(quán)利要求15所述的晶體管，其中所述硅_鍺區(qū)被設(shè)置于所述溝槽內(nèi)側(cè)。
21.根據(jù)權(quán)利要求15所述的晶體管，其中所述晶體管是第一電導(dǎo)率型為P-型而第二電 導(dǎo)率型為N-型的P-溝道晶體管。
22.根據(jù)權(quán)利要求15所述的晶體管，其中每一溝槽進(jìn)一步包括 屏蔽介電層，比襯于所述溝槽的下側(cè)壁的所述柵介電層更厚； 屏蔽電極，在所述柵電極之下的所述溝槽的下部分中；以及內(nèi)電極介電層，使所述柵電極與屏蔽電極相互絕緣。
23.根據(jù)權(quán)利要求15所述的方法，其中每一溝槽包括沿低于所述柵電極的所述溝槽底 部的厚底介電層。
24.一種垂直傳導(dǎo)的平面柵場效應(yīng)晶體管，包括 第一電導(dǎo)率型的硅區(qū)；硅_鍺層，延伸于所述硅區(qū)之上；柵電極，橫向延伸于所述硅鍺層之上但與之絕緣；第二電導(dǎo)率型的體區(qū)，延伸于所述硅-鍺層與所述硅區(qū)中；第一電導(dǎo)率型的源區(qū)，延伸于所述硅-鍺層中，所述柵電極同時(shí)橫向疊蓋所述源區(qū)與 體區(qū)而使部分所述硅鍺層直接在所述源區(qū)與所述體區(qū)的外邊界之間的所述柵電極下延伸 而形成溝道區(qū)。
25.根據(jù)權(quán)利要求所述的晶體管24，其中所述源區(qū)延伸通過的所述硅-鍺層部分為第 一電導(dǎo)率型，而所述體區(qū)延伸通過的所述硅-鍺層部分為第二電導(dǎo)率型。
26.一種形成溝槽柵場效應(yīng)晶體管的方法，包括 形成延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)的溝槽；形成在每一溝槽中的柵電極；形成第二電導(dǎo)率的體區(qū)而使每一體區(qū)包括與所述硅區(qū)形成第一 PN結(jié)的下硅區(qū)，所述 下硅層之上的硅-鍺層，和所述硅-鍺層之上的上硅層；以及形成側(cè)接所述溝槽的第一電導(dǎo)率型的源區(qū)，每一源區(qū)與所述上硅層形成第二 PN結(jié)。
27.根據(jù)權(quán)利要求26所述的方法，其中每一硅_鍺層鄰接兩相鄰溝槽的側(cè)壁。
28.根據(jù)權(quán)利要求26所述的方法，其中每一硅_鍺層與對應(yīng)的第一PN結(jié)和第二 PN結(jié) 垂直間隔開。
29.根據(jù)權(quán)利要求26所述的方法，進(jìn)一步包括 在形成所述柵電極之前形成襯于每一溝槽的下側(cè)壁的屏蔽介電層； 形成在每一溝槽的下部分中的屏蔽電極；以及 在每一溝槽中的所述屏蔽電極之上形成內(nèi)電極介電層。
30.根據(jù)權(quán)利要求26所述的方法，進(jìn)一步包括在形成所述柵電極之前，形成沿每一溝槽底部的厚底介電層。
31.根據(jù)權(quán)利要求26所述的方法，其中當(dāng)所述晶體管處于導(dǎo)通狀態(tài)時(shí)，在沿每一源區(qū) 與對應(yīng)的體區(qū)的底表面之間的每一溝槽側(cè)壁的所述體區(qū)中形成溝道，所述硅-鍺層橫向延 伸進(jìn)入至少一部分所述溝道用以降低所述溝道電阻。
32.根據(jù)權(quán)利要求26所述的方法，其中形成所述體區(qū)的步驟包括 在所述硅區(qū)之上形成硅_鍺層；在所述硅-鍺層之上形成外延硅層，所述外延硅層形成所述上硅層； 通過所述硅_鍺層和所述外延硅層注入第二電導(dǎo)率型的摻雜劑而由此在所述硅區(qū)內(nèi) 形成注入?yún)^(qū)，所述注入?yún)^(qū)形成所述下硅層。
33.根據(jù)權(quán)利要求26所述的方法，其中形成所述體區(qū)的步驟包括 注入第二電導(dǎo)率型摻雜劑而在所述硅區(qū)形成注入?yún)^(qū)；以及注入摻雜劑而在所述注入?yún)^(qū)內(nèi)形成一層硅_鍺層以使低于所述硅_鍺層延伸的一部分 所述注入?yún)^(qū)形成所述下硅區(qū)，而延伸于所述硅-鍺層之上的一部分所述注入?yún)^(qū)形成所述上硅區(qū)。
34.一種形成溝槽柵場效應(yīng)晶體管的方法，包括 形成延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)的溝槽；形成第二電導(dǎo)率型的體區(qū)而使每一體區(qū)與所述硅區(qū)形成PN結(jié)，并且每一體區(qū)包括垂 直延伸的硅-鍺層；在每一溝槽中形成柵電極；以及形成側(cè)接所述溝槽的第一電導(dǎo)率的源區(qū)，其中所述硅_鍺層在到達(dá)所述PN結(jié)之前沿所述垂直尺度終止。
35.根據(jù)權(quán)利要求15所述的方法，其中每一硅-鍺層與對應(yīng)的PN結(jié)間隔開 500入~ 1,000入的一段距離。
36.根據(jù)權(quán)利要求15所述的方法，其中每一硅-鍺層通過硅區(qū)沿其垂直邊界限定。
37.根據(jù)權(quán)利要求15所述的方法，其中當(dāng)所述晶體管處于導(dǎo)通狀態(tài)時(shí)，溝道區(qū)形成于 沿每一源區(qū)與對應(yīng)的體區(qū)的底表面之間的每一溝槽側(cè)壁的所述體區(qū)內(nèi)，而所述硅-鍺層形 成至少一部分所述溝道區(qū)用于降低所述溝道電阻。
38.根據(jù)權(quán)利要求15所述的方法，其中形成所述體區(qū)的步驟包括 形成在每一溝槽中的介電層；用所述介電層之上的硅-鍺層襯于上溝槽側(cè)壁；凹形化所述介電層以暴露直接低于所述硅-鍺層的每一溝槽側(cè)壁的一部分； 在所述溝槽內(nèi)側(cè)形成外延硅層以使所述外延硅層襯于每一溝槽側(cè)壁的所述暴露部分；和向所述硅區(qū)、所述硅_鍺層和所述外延硅層注入第二電導(dǎo)率型的摻雜劑由此形成所述 體區(qū)。
39.根據(jù)權(quán)利要求15所述的方法，其中所述硅-鍺區(qū)形成于所述溝槽內(nèi)側(cè)。
40.根據(jù)權(quán)利要求15所述的方法，其中所述晶體管是所述第一電導(dǎo)率型為P-型而所述 第二電導(dǎo)率型為N-型的P-溝道晶體管。
41.根據(jù)權(quán)利要求26所述的方法，進(jìn)一步包括 在形成所述柵電極之前形成襯于每一溝槽下側(cè)壁的屏蔽介電層； 形成在每一溝槽下部分中的屏蔽電極；以及 在每一溝槽中的所述屏蔽電極之上形成內(nèi)電極介電層。
42.根據(jù)權(quán)利要求26所述的方法，進(jìn)一步包括在形成所述柵電極之前，形成沿每一溝槽底部的厚底介電層。
43.一種形成垂直傳導(dǎo)的平面柵場效應(yīng)晶體管的方法，包括 形成第一電導(dǎo)率型的硅區(qū)之上的硅-鍺層；形成橫向延伸于所述硅-鍺層之上但與之絕緣的柵電極； 形成延伸于所述硅-鍺層與所述硅區(qū)中的第二電導(dǎo)率型的體區(qū)；以及 形成至少延伸進(jìn)入所述硅-鍺層的第一電導(dǎo)率型的源區(qū)，所述柵電極同時(shí)橫向疊蓋所 述源區(qū)與體區(qū)以使部分所述硅鍺層直接在所述源區(qū)與所述體區(qū)的外邊界之間的所述柵電 極下延伸而形成溝道區(qū)。
44.根據(jù)權(quán)利要求43所述的方法，進(jìn)一步包括在形成所述源區(qū)之前，形成沿所述柵電極側(cè)壁的介電隔離體。
全文摘要
一種溝槽柵場效應(yīng)晶體管，包括延伸進(jìn)入第一電導(dǎo)率型的硅區(qū)的溝槽，以及每一溝槽中的柵電極。第二電導(dǎo)率型的體區(qū)在相鄰溝槽之間的硅區(qū)上延伸。每一體區(qū)與硅區(qū)形成第一PN結(jié)，而每一體區(qū)包括橫向延伸于相鄰溝槽之間的第二電導(dǎo)率型的硅-鍺層。第一電導(dǎo)率的源區(qū)側(cè)接這些溝槽，而每一源區(qū)形成具有一個(gè)體區(qū)的第二PN結(jié)。溝道區(qū)在體區(qū)內(nèi)沿源區(qū)與體區(qū)的底表面之間的溝槽側(cè)壁延伸。硅-鍺層延伸進(jìn)入對應(yīng)的溝道區(qū)而由此降低溝道電阻。
文檔編號H01L29/76GK101897028SQ200880120765
公開日2010年11月24日 申請日期2008年12月9日 優(yōu)先權(quán)日2007年12月13日
發(fā)明者潘南西, 王 琦 申請人:飛兆半導(dǎo)體公司