專利名稱：用于形成混合基板的結構和方法
技術領域：
本發(fā)明通常涉及半導體技術，并且更具體地涉及半導體混合基板以及用于形成該 半導體混合基板的方法。
背景技術：
典型地，η型和ρ型晶體管都形成在具有特殊晶體取向的晶片上。η型晶體管在 [100]晶體取向上比在[110]晶體取向上具有更高的電子遷移率。然而，P型晶體管在[110] 晶體取向上比在[100]晶體取向上具有更高的空穴遷移率。因此，提供了具有(100)區(qū)域 和(110)區(qū)域的混合結構以分別容納同一基板上的Π-型晶體管和P-型晶體管。然而，用 于形成這樣的混合結構的已知技術需要具有嚴格工藝窗口的復雜工藝技術，并且因此不是 成本有效的。而且，這些技術經(jīng)常遭受缺陷相關的問題。因此，對具有超級特性的混合結構以及用于形成該混合結構的成本有效的技術存
在需要。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個實施方式，用于形成混合基板(hybridsubstrate)的方法包括 提供具有不同晶體取向的第一基板和第二基板。將第一基板和第二基板結合(粘合)在一 起，從而形成單一混合基板。去除第一基板的預定部分以在第一基板中形成開口，通過該開 口來暴露第二基板的表面區(qū)域。實施相對于第一基板和第二基板的晶體取向是選擇性的 選擇性外延生長工藝，從而從第二基板的暴露表面而不是從第一基板的暴露表面形成外延 娃。從第二基板的暴露表面形成的外延硅具有與第二基板相同的晶體取向。在一個實施方式中，在結合步驟之前，在第一基板內(nèi)的預定深度處形成富氫區(qū)域。 在結合步驟之后，執(zhí)行裂開(解理)工藝以沿著富氫區(qū)域將第一基板分成兩個部分。在另一個實施方式中，在去除步驟之前，將第一基板減薄(薄化)至期望的厚度。在另一個實施方式中，第一晶體管和第二晶體管分別形成在外延硅和第二基板 中。第一晶體管能夠基于空穴電流傳導來運行(工作，操作)，而第二晶體管能夠基于電子 電流傳導來運行。在另一個實施方式中，實施硅去除工藝，使得第二基板的頂部表面(頂面)和外延 硅的頂部表面變得基本上共面。在另一個實施方式中，生長的外延硅直接接觸第一基板中的開口的側壁。在另一個實施方式中，在形成外延硅之前，沿著第一基板中的開口的側壁形成電
4介質隔離物(電介質間隔體)，使得在形成外延硅之后，電介質隔離物使外延硅與第一基板 絕緣。根據(jù)本發(fā)明的另一實施方式，用于形成混合基板的方法包括利用在其間延伸的電 介質層(介電層)將第一基板和第二基板結合至一起，從而形成單一混合基板。第一基板 和第二基板具有不同的晶體取向。除去第一基板和電介質層的預定部分以形成在第一基板 和電介質層中延伸的開口，使得第二基板的表面區(qū)域通過該開口而變成暴露的。實施相對 于第一基板和第二基板的晶體取向是選擇性的選擇性外延生長工藝，從而從第二基板的暴 露表面而不是從第一基板的暴露表面形成外延硅。從第二基板的暴露表面形成的外延硅具 有與第二基板相同的晶體取向。在一個實施方式中，提供了具有在第一基板的表面上方延伸的第一電介質層的第 一基板，并且提供了具有在第二基板的表面上方延伸的第二電介質層的第二基板。第一電 介質層和第二電介質層一起形成電介質層。在另一個實施方式中，在結合步驟之前，在第一基板內(nèi)的預定深度處形成富氫區(qū) 域。在結合步驟之后，執(zhí)行裂開工藝，以沿著富氫區(qū)域將第一基板分成兩個部分。在另一個實施方式中，在去除步驟之前，將第一基板減薄至期望的厚度。在另一個實施方式中，生長的外延硅直接接觸第一基板中的開口的側壁。在另一個實施方式中，在形成外延硅之前，沿著第一基板和第一電介質層和第二 電介質層中的開口的側壁來形成電介質隔離物，使得在形成外延硅之后，電介質隔離物使 外延硅與第一基板絕緣。根據(jù)本發(fā)明的又一實施方式，混合基板包括結合在一起的第一半導體基板和第二 半導體基板。第一半導體基板和第二半導體基板具有不同的晶體取向。第一基板具有延伸 通過其的開口?；旌匣暹M一步包括基本上填充第一基板中的開口的外延硅。該外延硅具 有與第二基板相同的晶體取向，并且沿著開口的側壁與第一基板直接接觸。在另一個實施方式中，混合基板進一步包括分別在外延硅和第二基板中的第一晶 體管和第二晶體管。第一晶體管能夠基于空穴電流傳導來運行，而第二晶體管能夠基于電 子電流傳導來運行。在另一個實施方式中，電介質層使第一基板和第二基板彼此絕緣。在又一實施方式中，第一基板和第二基板彼此直接接觸。在又一實施方式中，硅區(qū)域與第二基板直接接觸。
本發(fā)明的性質和優(yōu)點的另外的理解可以通過參考說明書其余部分和附圖來實現(xiàn)， 其中在整個附圖中使用相同的參考數(shù)字來指代相似的部件。圖1A-1D是示出了具有不同晶體(晶態(tài))的晶片；圖2A-2F是示出了根據(jù)本發(fā)明的一個實施方式的用于形成混合基板的示例性工 藝的簡化剖視圖；圖2G是根據(jù)本發(fā)明的另一實施方式的其中具有隔離結構的示例性混合基板的示 意性剖視圖；圖3A-3E是示出了根據(jù)本發(fā)明的另一實施方式的用于形成混合基板的示例性工
5藝的簡化剖視圖；圖4A-4F是示出了根據(jù)本發(fā)明的又一實施方式的用于形成混合基板的示例性方 法的簡化剖視圖；圖5A-5E是示出了根據(jù)本發(fā)明的又一實施方式的用于形成混合基板的示例性工 藝的簡化剖視圖；圖6A是示出了當使用SiH2Cl2作為前體時，工藝溫度與沿著具有晶體取向[100] 的表面相對于沿著具有晶體取向[110]的表面的外延生長速率差異之間的關系的曲線圖；圖6B是示出了當使用硅烷作為前體時，工藝溫度與沿著具有晶體取向[100]的表 面相對于沿著具有晶體取向[110]的表面的外延生長速率差異之間的關系的曲線圖；圖6C是示出了工藝溫度與沿著具有晶體取向[100]的表面形成的外延層的蝕刻 速率相對于沿著具有晶體取向[110]的表面形成的外延層的蝕刻速率之間的關系的曲線 圖，其中蝕刻劑包括HCl ；圖7是使用根據(jù)本發(fā)明的任何一個實施方式形成的混合基板的DC-DC轉換器的簡 化示意性電路圖；圖8A是在根據(jù)本發(fā)明的一個實施方式的混合基板中形成的示例性N-型溝槽功率 MOSFET的簡化剖視圖；圖8B是在根據(jù)本發(fā)明的一個實施方式的混合基板中形成的示例性N-型屏蔽柵極 溝槽功率MOSFET的簡化剖視圖；以及圖9是在根據(jù)本發(fā)明的一個實施方式的混合基板中形成的示例性N-型平面柵極 功率MOSFET的簡化剖視圖。
具體實施例方式根據(jù)本發(fā)明的實施方式，公開了涉及半導體集成電路及其制造方法的技術。更具 體地，描述了涉及采用取向依賴性選擇性外延生長來形成混合基板的技術。在一個特定實 施方式中，將具有不同晶體取向的第一基板和第二基板結合在一起。然后在第一基板中形 成開口，使得第二基板的表面區(qū)域通過該開口而被暴露。然后使用相對于這兩種基板的晶 體取向是選擇性的選擇性外延生長工藝，以從通過該開口暴露的第二基板的表面而不是從 第一基板的任何暴露表面形成外延硅。以這種方式，具有與從其上生長的基板相同的晶體 取向的高質量外延硅鄰近具有不同晶體取向的硅區(qū)域而形成。根據(jù)本發(fā)明的實施方式的技術，消除了與現(xiàn)有技術的電介質輔助選擇性外延生長 工藝相關的缺陷問題。而且，根據(jù)本發(fā)明的實施方式，外延生長可以采用比現(xiàn)有技術更大的 工藝窗口(例如，寬的溫度窗口)來實施，這有助于確保高質量外延硅的生長。而且，在常 規(guī)的混合基板中，兩種不同材料(電介質和硅)都是典型地沿著頂部表面存在，由此需要使 用化學機械拋光以獲得平面頂部表面。相反，因為根據(jù)本發(fā)明的技術在形成混合基板中并 不需要使用電介質材料，混合基板的頂部表面可以沒有電介質材料，因此允許使用更簡單 和更低成本的晶片拋光工藝。因此，根據(jù)本發(fā)明的實施方式的技術使用簡單且高度成本有 效的制造工藝提供了高質量、無缺陷的混合基板。通過以下闡述的這些實施方式的詳細描 述，本發(fā)明的各種實施方式的這些和其它特征以及優(yōu)點將變得更顯而易見。圖1A-1D是示出了具有不同晶體取向的晶片的示圖。在圖IA和圖IB中，晶片在
6底部具有切口(凹口)。在圖IC和圖ID中，晶片在底部具有扁平邊緣。圖IA和圖IC中所 示的晶片是(100)晶片，其具有垂直于晶片表面的晶體取向[100]。圖IB和圖ID中所示的 晶片是(110)晶片，其具有垂直于晶片表面的晶體取向[110]。圖1A-1D中所示的所有晶片 在水平(或橫向)方向上具有晶體取向[110]。圖2A-2F是根據(jù)本發(fā)明的一個實施方式的用于形成混合基板的示例性工藝的簡 化剖視圖。在圖2A中，對(110)基板200(例如，類似于圖IB和圖ID中所示的晶片)進行 含氫注入210。例如，基板200可以是硅基板、III-V化合物基板、硅/鍺(SiGe)基板、碳 化硅基板、外延基板、絕緣體上硅(SOI)基板、顯示基板如液晶顯示器(IXD)、等離子體顯示 器、電致發(fā)光(EL)燈顯示器、或發(fā)光二極管(LED)基板。含氫注入210可以將氫離子和/或分子注入到基板200中。含氫注入210在基板 200內(nèi)的預定深度(在圖2A中由虛線描述)處形成富氫區(qū)域，因此將基板200分成上部分 200a和下部分200b。在一些實施方式中，含氫注入210可以具有約3X IO16CnT2的劑量以及 在約60keV到約170keV之間的能量。在一些實施方式中，氫離子的濃度以期望的深度和能勢提供以形成具有在約Iym 到約2 μ m之間的示例性厚度的富氫區(qū)域。因為氫脆，所以富氫區(qū)域晶格的結合比非氫摻雜 的硅晶格的結合要弱。在圖2B中，翻轉(倒轉)(110)基板200并結合至(100)基板220。基板220可 以是類似于圖IA和圖IC中所示的晶片的晶片。在一些實施方式中，結合可以通過使用任 何許多已知的結合技術來實施。例如，在濕法化學和去離子(DI)水處理以賦予基板200和 220親水性之后，可以在室溫下結合基板200和220。在圖2C中，實施常規(guī)的裂開工藝230以沿著富氫區(qū)域裂開基板200，從而使基板部 分200a和200b彼此分離。基板部分200a由此保留在(100)基板220上。在一些實施方 式中，裂開工藝230可以包括在約200°C到約300°C之間的溫度下對結合的基板退火約5小 時至約10小時。在其它實施方式中，裂開工藝230可以包括在約450°C的溫度下對結合的 基板退火約15分鐘。在另外的其它實施方式中，對結合的基板進行2級退火工藝。在第一 級中，在約250°C到約300°C之間的溫度下對結合的基板進行退火工藝約5小時至約10小 時。在第二級中，在約450°C的溫度下對結合的基板進行退火工藝約45分鐘。一旦完成裂開工藝230，將基板部分200a從(110)基板200轉移至(100)基板 220，并且因此將具有不同晶體取向的兩個基板結合在一起。在圖2D中，去除(110)基板200a的預定部分，從而暴露基板220的表面區(qū)域。在 基板200a中，島狀區(qū)域200c由此保留。島狀區(qū)域200c可以通過例如在基板200a上方形 成圖案化光致抗蝕劑層(未顯示)，接著通過傳統(tǒng)蝕刻工藝除去通過圖案化光致抗蝕劑層 暴露的基板200a的部分而形成。在形成島狀區(qū)域200c之后，可以除去圖案化光致抗蝕劑掩模。如圖2D中所示，每一(110)島狀區(qū)域200c的頂部表面具有晶體取向[110]，而每 一島狀區(qū)域200c的側壁具有晶體取向<110>，諸如[101]或Wll]。基板220的暴露表面 具有晶體取向[100]。在圖2E中，外延區(qū)域240選擇性地由通過島狀區(qū)域暴露的(100)基板220的那些 表面形成。因為外延區(qū)域240由(100)基板220的暴露表面選擇性地形成，因此它們具有
7晶體取向[100]。通過使用選擇性外延生長工藝，外延硅僅從具有晶體取向[100]的表面生 長，并且因此在具有不同晶體取向的表面上方?jīng)]有形成外延硅。以這種方式，不同晶體取向 的兩個硅區(qū)域(即，外延區(qū)域240和島狀區(qū)域200c)有利地并排形成。應當注意，沿著外延 區(qū)域240的側壁的晶體取向有利地匹配沿著島狀區(qū)域200c的側壁的晶體取向。該工藝有 利地消除了對于在橫向表面上或沿著島狀區(qū)域的垂直壁形成電介質層以防止由這些表面 形成外延硅的需要。外延區(qū)域240可以包括例如硅、硅-鍺、III-V族化合物或它們的各種 組合。用于形成外延區(qū)域240的工藝可以使用硅前體，如硅烷(SiH4)、二氯硅烷 (SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiHCl4)或它們的各種組合。已經(jīng)觀察到，在合適 的溫度下使用二氯硅烷可以提供沿著具有晶體取向[100]的表面相對于沿著具有晶體取 向[110]的表面的顯著生長速率差異。這更清楚地示于圖6A的曲線圖中。圖6A的曲線圖 示出了當使用SiH2ClJt為相應的前體時，工藝溫度與沿著具有晶體取向[100]的表面相 對于沿著具有晶體取向[110]的表面的外延生長速率差異之間的關系。如所看到的，在約 8200C (在圖6A中通過右垂直虛線標記進行標記)到約1，0600C (在圖6A中通過左垂直虛 線標記進行標記)之間的范圍內(nèi)的溫度下，沿著具有晶體取向[100]的表面比沿著具有晶 體取向[110]的表面獲得更快的生長速率。這種寬的溫度范圍在設計外延生長工藝方面有 利地提供了靈活性，因此使得能夠形成高質量(100)外延區(qū)域240。也已經(jīng)觀察到，使用硅烷提供了用于形成外延區(qū)域240的甚至更寬的工藝窗口， 如圖6B中所示。圖6B是示出了當使用硅烷作為前體時，工藝溫度與沿著具有晶體取向 [100]的表面相對于沿著具有晶體取向[110]的表面的外延生長速率差異之間的關系的曲 線圖。如通過圖6B中的曲線圖所描述的，在約700°C至約1，000°C的整個范圍(以及可能 甚至更寬的范圍)內(nèi)，沿著具有晶體取向[100]的表面比沿著具有晶體取向[110]的表面 獲得更快的生長速率。這種比使用SiH2Cl2的實施方式甚至更寬的溫度范圍在設計外延生 長工藝方面提供了更大的靈活性，因此使得能夠形成高質量(100)外延區(qū)域240。而且，因 為高生長速率差異在低至700°C的較低溫度下(如果不是更低)是可獲得的，所以外延工藝 有利地利用更小量的可用熱預算。在一個實施方式中，為了確保在外延生長工藝結束時，在具有晶體取向[110]的 表面上沒有留下外延區(qū)域，在外延生長工藝中使用含氯蝕刻劑，如氯化氫(HCl)。已經(jīng)觀察 到，通過仔細選擇使用含氯蝕刻劑的蝕刻工藝的溫度，可以獲得沿著具有晶體取向[110] 的表面形成的外延層的蝕刻速率，該蝕刻速率相同于或大于沿著具有晶體取向[100]的表 面形成的外延的蝕刻速率。圖6C是示出了工藝溫度與沿著具有晶體取向[100]的表面形 成的外延層的蝕刻速率相對于沿著具有晶體取向[110]的表面形成的外延層的蝕刻速率 之間的關系的曲線圖，其中蝕刻劑包括HC1。如可以看到的，在約700°C到約1，060°C之間的 范圍的溫度下，沿著具有晶體取向[110]的表面形成的外延層的蝕刻速率相同于或大于沿 著具有晶體取向[100]的表面形成的外延層的蝕刻速率。圖6C中兩個垂直延伸的虛線標 記示出了其中沿著具有晶體取向[110]的表面形成的外延層和沿著具有晶體取向[100]的 表面形成的外延層的蝕刻速率基本上相同的溫度范圍。然而，可能更期望選擇這樣的溫度， 在該溫度下，沿著具有晶體取向[110]的表面形成的外延層以比沿著具有晶體取向[100] 的表面形成的外延層更快的速率被蝕刻。
8
在一個實施方式中，在外延工藝中使用二氯硅烷或硅烷和HCl的情況下，在1 2 至1 8范圍內(nèi)的二氯硅烷或硅烷與HCl的比率導致形成外延區(qū)域240，同時一旦完成外延 生長工藝在(110)島狀區(qū)域200c上沒有留下外延層。在一個具體實施方式
中，用于形成外延區(qū)域240的選擇性外延生長工藝可以具有 約1000°C的工藝溫度；約0. 15標準升/分鐘(Slm)的二氯硅烷流速；約0. Sslm的氯化氫 流速；約30slm的氫流速；以及約10托的壓力。雖然上面闡述了一些具體溫度范圍或值、比率和材料，但是應該理解，本發(fā)明并不 限于這些數(shù)值和范圍或材料類型。也可以使用其它工藝，借此外延層選擇性生長在具有晶 體取向[100]的表面上，同時在具有晶體取向[110]的表面上基本上沒有形成外延層。因 此，實現(xiàn)了在[100]表面上的選擇性外延生長，而不需要保護[110]表面的電介質層。返回參照由圖2A-2F描述的工藝，在圖2F中，去除工藝245去除了外延區(qū)域240 的部分，使得島狀區(qū)域200c和外延區(qū)域240的剩余部分240a基本上共面。在其它實施方 式中，外延區(qū)域240a的頂部表面可以相對于島狀區(qū)域200c的頂部表面稍微偏移。去除工 藝245可以是回蝕刻工藝和/或化學機械平面化(CMP)工藝。在一些實施方式中，去除工 藝245可能會導致去除部分島狀區(qū)域200c。圖2F中所示的結構有利地包括并排排列的(110)島狀區(qū)域200c和(100)外延區(qū) 域240a。因此，形成具有不同晶體取向[100]和[110]的區(qū)域的混合基板。在島狀區(qū)域200c 和外延區(qū)域240a中可以形成各種二極管、晶體管、器件和/或電路。例如，P-溝道MOSFET 可以形成在(110)島狀區(qū)域200c中，以利用晶體取向[110]的高空穴遷移率，而N-溝道 MOSFET可以形成在(100)外延區(qū)域240a中，以利用晶體取向(100)的高電子遷移率。這 無需使用在現(xiàn)有技術中通常所需的保護電介質層或隔離物就能實現(xiàn)。而且，上面描述的技 術避免了在使不同晶體取向的硅材料彼此接觸的工藝技術中通常存在的缺陷相關問題。另 外，上面描述的工藝提供了較寬的工藝窗口，因此允許使用簡單且成本有效的技術來獲得 高質量基板材料。在一些IC中，可能期望使島(110)區(qū)域200c和(100)外延區(qū)域240a彼此絕緣。 圖2G是示出了用于該目的的具有隔離區(qū)域250的示例性混合基板的示意性剖視圖。在圖 2G中，隔離區(qū)域250形成在(110)區(qū)域200c與(100)外延區(qū)域240a之間。隔離區(qū)域可以 包括氧化物、氮化物、氧氮化物、其它電介質材料或它們的各種組合。在一個實施方式中， 在形成圖2D中的島狀區(qū)域200c之后且在形成圖2E中的外延區(qū)域240之前形成隔離區(qū)域 250。隔離結構250可以通過例如CVD工藝或使用其它已知的用于形成電介質隔離物的工 藝來形成。圖3A-3E是示出了根據(jù)本發(fā)明的實施方式的用于形成混合基板的另一示例性工 藝的簡化剖視圖。在圖3A中，(110)基板310結合在(100)基板300上方。結合可以通過 使用多種任何已知的結合技術來進行。在一些實施方式中，在濕法化學和去離子(DI)水處 理以賦予基板300和310的表面親水性之后，可以在室溫下結合(110)基板310和(100) 基板300。在圖3B中，可以實施(提供)硅薄化工藝320以去除部分(110)基板310，使得 (110)基板310的層310a保留在(100)基板300上。硅薄化工藝320可以包括例如硅拋光 (研磨)工藝、CMP工藝和/或回蝕刻工藝?？梢栽O計硅工藝，使得層310a具有用于在其中
9形成電路部件如二極管和晶體管的期望厚度。在圖3C中，(110)層310a被圖案化并蝕刻以形成島狀區(qū)域310b。在一些實施方 式中，用于形成島狀區(qū)域310b的工藝可以類似于上面參照圖2D描述的用于形成島狀區(qū)域 200c的工藝。在圖3D中，外延區(qū)域330以與上面參照圖2E描述的外延區(qū)域240的類似方 式選擇性地生長在基板300的暴露的(100)表面上。在圖3E中，去除工藝340可以用于去除部分外延區(qū)域330，使得外延區(qū)域330a和 島狀區(qū)域310b基本上共面。去除工藝340可以類似于上面參照圖2F描述的工藝245。在 一個備選的實施方式中，類似于圖2G中所示的隔離區(qū)域250的隔離區(qū)域(未示出)可以形 成在外延區(qū)域330a與島狀區(qū)域310b之間。上面參照由圖2A-2G描述的工藝所描述的許多 相同考慮因素、變型、優(yōu)點以及特征也適用于由圖3A-3D描述的工藝，因此將不重復。圖4A-4F是示出了根據(jù)本發(fā)明的又一個實施方式的用于形成另一混合基板的示 例性方法的簡化剖視圖。在圖4A中，在(110)基板400上方形成電介質層405。使用注入 工藝410以將氫離子和/或分子注入到基板400中，從而在基板400內(nèi)的深度(在圖4A中 由虛線描述)處形成富氫區(qū)域，因此將基板400分成上部分400a和下部分400b。電介質層 405可以由例如氧化物、氮化物、氧氮化物、其它電介質材料或它們的各種組合形成。電介質 層405可以通過例如CVD工藝來形成。在一些實施方式中，基板400、上部分400a和下部分 400b以及注入工藝410都分別類似于上面參照圖2A描述的基板200、上部分200a和下部 分200b以及注入工藝210。在一些實施方式中，注入410通過電介質層405來進行。注入 工藝410可以需要比注入工藝210更高的注入能量。在圖4B中，使用已知技術翻轉具有電介質層405的基板400并結合在在基板420 上方延伸的電介質層415上。電介質層415可以包括氧化物、氮化物、氧氮化物、其它電介 質材料或它們的各種組合。電介質層415可以通過例如CVD工藝來形成。電介質層405可 以類似于電介質層415?；?20可以類似于上面參照圖2B描述的基板220。在圖4C中，實施常規(guī)的裂開工藝430，以沿著富氫區(qū)域裂開基板400，從而使基板 部分400a和400b彼此分開。在圖4C中，為了減少混亂，合并兩個電介質層405和415并 標記為電介質層407。裂開工藝430可以類似于上面參照圖2C描述的裂開工藝230。參照圖4D，(110)基板400b的預定部分以及其下面的電介質層407的部分被去 除，從而暴露基板420的表面區(qū)域。因此，在基板400b和電介質層407中，留下島狀區(qū)域 400c和它們下面的電介質區(qū)域407a。島狀區(qū)域400c可以通過例如在基板400a上形成圖 案化光致抗蝕劑層(未示出)，接著通過常規(guī)蝕刻工藝以去除通過圖案化光致抗蝕劑層暴 露的部分基板400a而形成。在形成島狀區(qū)域400c之后，使用相同的圖案化光致抗蝕劑掩 模，可以去除通過該圖案化光致抗蝕劑層暴露的部分電介質層。參照圖4E，外延區(qū)域440選擇性地由通過島狀區(qū)域400c暴露的(100)基板420的 那些表面形成。用于形成外延區(qū)域440的工藝可以類似于上面參照圖2E描述的用于形成 外延區(qū)域240的工藝。此處采用上面結合圖2E的工藝步驟描述的許多相同的考慮因素、變 型以及優(yōu)點和特性，因此將不再重復。在圖4F中，去除工藝445去除了部分外延區(qū)域440，使得島狀區(qū)域400c和外延區(qū) 域440的剩余部分440a基本上共面。去除工藝445可以類似于上面參照圖2F描述的去除 工藝245。再次參照圖4F，外延層440a的表面具有晶體取向[100]，而區(qū)域400c的表面具
10有晶體取向[110]。在一些實施方式中，可以以類似的方式在島狀區(qū)域400c與外延區(qū)域440a之間形 成類似于圖2G中的隔離區(qū)域250的隔離區(qū)域。圖5A-5E是示出了根據(jù)本發(fā)明的又一實施方式的用于形成混合基板的示例性方 法的簡化剖視圖。在圖5A中，將具有電介質層515的(110)基板510與在(100)基板500 上延伸的電介質層505結合。在一些實施方式中，基板500、510和電介質層505、515分別 類似于上面參照圖4B描述的基板400、420和電介質層405、415，只是在基板500中沒有形 成富氫區(qū)域。用于結合基板500和510的工藝可以類似于上面參照圖4B描述的工藝，因此 將不再描述。在圖5B中，可以實施硅薄化工藝520，以去除(110)基板510的一部分，使得(110) 基板510的層510a保留在電介質層515和505上方。在圖5B中，為了降低混亂，合并兩個 電介質層515和505并標記為電介質層507。去除工藝520可以包括拋光工藝、CMP工藝和 /或回蝕刻工藝。參照圖5C，(110)基板510a的預定部分以及它們下面的部分電介質層507被去 除，以暴露基板500的表面區(qū)域。在基板510a和電介質層507中，由此保留了島狀區(qū)域510b 以及它們下面的電介質區(qū)域507a。用于形成島狀區(qū)域510b和電介質區(qū)域507a的工藝可以 類似于上面參照圖4D描述的用于形成島狀區(qū)域400c和電介質區(qū)域407a的工藝。在圖5D中，外延區(qū)域530選擇性地由通過島狀區(qū)域510b暴露的(100)基板500 的那些表面形成。用于形成外延區(qū)域530的工藝可以類似于上面參照圖2E描述的用于形 成外延區(qū)域240的工藝。此處采用了上面結合圖2E的工藝步驟描述的許多相同的考慮因 素、變型以及優(yōu)點和特征，因此將不再重復。在圖5E中，去除工藝540去除了部分外延區(qū)域530，使得島狀區(qū)域510b和外延區(qū) 域530的剩余部分530a基本上共面。去除工藝540可以類似于上面參照圖2F描述的去除 工藝245，因此將不再重復。在一些實施方式中，可以以類似的方式在島狀區(qū)域510b與外延區(qū)域530a之間形 成類似于圖2G中的隔離區(qū)域250的隔離區(qū)域。上面描述的各種混合基板可以有利地用于制造IC中，在IC中基于電子電流傳導 運行的部件(如晶體管、二極管等)以及基于空穴電流傳導運行的部件均被單片集成。這些 基于電子電流傳導運行的部件可以有利地形成在具有高電子遷移率的混合基板的區(qū)域中 (例如，在圖2F和圖2G中的(100)區(qū)域240a中、或在圖3E中的(100)區(qū)域330a中、或在 圖4F中的(100)區(qū)域440a中、或在圖5E中的(100)區(qū)域530a中)，而那些基于空穴電流 傳導運行的部件可以有利地形成在具有高空穴遷移率的混合基板的區(qū)域中(例如，在圖2F 和圖2G中的(110)區(qū)域200c中、或在圖3E中的(110)區(qū)域310b中、或在圖4F中的(110) 區(qū)域400c中、或在圖5E中的(110)區(qū)域510b中)。接著將使用圖7所示的電路示意圖來 描述其中兩個這樣的部件可以單片集成在單個基板中的IC的實例。圖7是示例性的DC-DC降壓轉換器(buck converter)的簡化電路圖。轉換器700 包括被連接以驅動PMOS晶體管701和NMOS晶體管703的柵極的控制器710。PMOS晶體管 701可以稱作高側開關，而NMOS晶體管703可以稱作低側開關。轉換器700當安裝在電池 驅動車輛或發(fā)電機組中時提供穩(wěn)定的直流(DC)供給。傳統(tǒng)上，NMOS晶體管703和PMOS晶
11體管701已經(jīng)形成為分立部件，部分地是因為這兩種不同類型的晶體管的單片化的實現(xiàn)受 到不能單個優(yōu)化兩種晶體管中的每一種的阻礙。然而，上面描述的混合基板實施方式以及 它們的變型使得能夠將這兩種晶體管集成在同一基板上，同時確保了每一晶體管的最佳性 能。例如，NMOS晶體管703可以形成在圖2F和圖2G中所示的任一基板的(100)區(qū)域240a 中、或圖3E中的(100)區(qū)域330a中、或圖4F中的(100)區(qū)域440a中、或圖5E中的(100) 區(qū)域530a中。在這些(100)區(qū)域中形成的NMOS晶體管703有利地受益于(100)區(qū)域的高 電子遷移率。PMOS晶體管701可以形成在圖2F和圖2G中所示的任一基板的(110)區(qū)域 200c中、或圖3E中的(110)區(qū)域310b中、或圖4F中的(110)區(qū)域400c中、或圖5E中的 (110)區(qū)域510b中。在這些(110)區(qū)域中形成的PMOS晶體管701有利地受益于(110)區(qū) 域的高空穴遷移率。因此可以獲得具有超級性能特性的DC-DC降壓轉換器。其中使用低和 /或高電壓功率器件的其它類型的功率轉換器和開關可以類似地利用上面描述的任何一種 混合基板和它們的變型來實現(xiàn)。在期望使PMOS和NMOS晶體管彼此電絕緣的功率器件應用中，使用了圖2所示的 具有使(100)和(110)區(qū)域彼此電絕緣的隔離結構的混合基板?？商鎿Q地，在期望將PMOS 和NMOS晶體管單片集成在SOI (絕緣體上硅)基板上的情況下，可以使用圖4F或圖5E中 的SOI混合基板。其中可以有利地使用上面描述的混合基板的其它技術領域是標準的CMOS技術和 BiCMOS技術。由于常規(guī)CMOS IC在單個基板上包括NMOS晶體管和PMOS晶體管兩者，因此這 些晶體管可以有利地形成在上面描述的混合基板中的任一個的相應的(100)和(110)區(qū)域 中，因此使得能夠最大化PMOS和NMOS晶體管的潛在性能。在一些CMOS IC中，期望使PMOS 和NMOS晶體管彼此電絕緣。圖2G中所示的具有使(100)和(110)區(qū)域彼此電絕緣的隔離 結構的混合基板可以用于這樣的IC中?？商鎿Q地，在期望在SOI (絕緣體上硅)基板上單 片實施PMOS和NMOS晶體管的情況下，可以使用圖4F或圖5E中的SOI混合基板。而且，上 面描述的具有獨特區(qū)域的混合基板有利地促進了在相同基板上組合CMOS晶體管和雙極晶 體管。通常，在期望單片集成基于空穴電流傳導運行的部件(例如，晶體管、二極管等) 和基于電子電流傳導運行的部件的情況下，上面描述的混合基板以及它們的變型可以有利 地用來在適當?shù)母呖昭ㄟw移率區(qū)域和高電子遷移率區(qū)域容納這樣的部件。同樣，本發(fā)明并 不限于任何特定類型的器件。圖8A、圖8B和圖9示出了三種示例性N-溝道功率M0SFET，在具有或沒有其P-溝 道MOSFET配對物的情況下，其中任何一種均可以有利地在任何上面描述的基板中形成。接 著將簡要地描述這些MOSFET中的每一種。圖8A是例如可以在任何上述混合基板的(100)區(qū)域中形成的示例性N-溝道溝槽 柵極功率MOSFET 800的簡化剖視圖。與本文中描述的所有其它圖一樣，應該理解，在圖中 描述的各種元件和部件的相對尺寸和大小并不精確反映實際尺寸，并且僅用于舉例說明的 目的。MOSFET 800包括在N+基板801上方形成的N-型外延區(qū)域806。圖3E、圖4F、圖5E 中所示的任何混合基板或它們的變型中的(100)區(qū)域可以用作基板801。P-型本體區(qū)域 804可以形成在外延區(qū)域806中。N+源極區(qū)域812和P+重本體區(qū)域817形成在本體區(qū)域 804中。溝槽803延伸通過本體區(qū)域804并終止于漂移區(qū)域(即，通過本體區(qū)域804和基板
12801限定的外延層806的區(qū)域)。每一溝槽803包括柵電極810、在柵電極810下面延伸的 厚底電介質(典型地是氧化物)、為溝槽側壁加襯的柵極電介質802、以及覆蓋每一柵電極 810的電介質層。圖8B是例如可以在任何上述混合基板的(100)區(qū)域中形成的類似于圖8A MOSFET 的示例性N-溝道屏蔽的柵極功率MOSFET的簡化剖視圖。圖8B中的MOSFET基本上類似于 圖8A中所示的M0SFET，只是溝槽605更深地延伸到外延層806中，并且每一溝槽包括在柵 電極802下面的屏蔽電極811。與圖8A中的溝槽柵極MOSFET相比，這種屏蔽的柵極結構對 于相同的擊穿電壓有利地提供了更高的Rdson。在圖8A和圖8B中所示的兩種MOSFET結構中，頂側源極互連層(未示出)可以形 成為接觸源極區(qū)域812和重本體區(qū)域817。而且，背側漏極互連層(未示出)可以形成為接 觸基板801的背側。圖9是例如可以在任何上述混合基板的(100)區(qū)域中形成的的示例性N-溝道平 面柵極MOSFET的簡化剖視圖。在圖9中，N型外延層906形成在N+基板901上方。圖3E、 圖4F、圖5E中所示的任何混合基板或它們的變型的(100)區(qū)域可以用作基板801。P-型本 體區(qū)域904形成在外延層906中。柵極絕緣體902和柵電極910在外延層906上方橫向延 伸。N+源極區(qū)域912和P+重本體區(qū)域917形成在本體區(qū)域904中。頂側源極互連層(未 示出)可以形成為接觸源極區(qū)域912和重本體區(qū)域917，并且背側漏極互連層(未示出)可 以形成為接觸基板801的背側。如上面所指出的，本發(fā)明并不限于任何特定類型的晶體管，并且可以用于制造各 種器件中。例如，任何上述混合基板可以容納p溝道M0SFET(即，除了顛倒所有硅區(qū)域的 導電類型之外，在結構上類似于任何圖8A、圖8B、圖9中的那些晶體管的晶體管)；η溝道 IGBT (即，除了使用ρ型基板代替η型基板外，在結構上類似于任何圖8Α、圖8Β、圖9中的 那些晶體管的晶體管)；P溝道IGBT(即，除了基板保持為N型之外，在結構上類似于任何 圖8A、圖8B、圖9中的那些晶體管但具有相反導電性的硅區(qū)域的晶體管)；橫向導電功率 MOSFET (即，除了漏極接觸制備在頂側上而不是背側之外，結構上類似于任何圖8A、圖8B、 圖9中的那些晶體管的晶體管)；同步FET (即，具有肖特基整流器的溝槽柵極或橫向柵極 變型的單片集成的M0SFET)；以及任何以上器件的超結變型(即，具有多列交替導電類型硅 的器件)。因此，雖然上面是本發(fā)明的具體實施方式
的完整描述，但是，可以采用各種修改、 變型和替代方式。本發(fā)明的范圍因此不應限制于這里描述的實施方式，而是相反由所附的 權利要求限定。
1權利要求
一種用于形成混合基板的方法，包括提供具有不同晶體取向的第一基板和第二基板；將所述第一基板和第二基板結合在一起從而形成單一混合基板；去除所述第一基板的預定部分，以在所述第一基板中形成開口，通過所述開口來暴露所述第二基板的表面區(qū)域；以及實施相對于所述第一基板和第二基板的所述晶體取向為選擇性的選擇性外延生長工藝，從而從所述第二基板的暴露表面而不是從所述第一基板的暴露表面形成外延硅，其中，從所述第二基板的暴露表面形成的所述外延硅具有與所述第二基板相同的晶體取向。
2.根據(jù)權利要求1所述的方法，進一步包括在所述結合步驟之前，在所述第一基板內(nèi)的預定深度處形成富氫區(qū)域；并且 在所述結合步驟之后，執(zhí)行裂開工藝以沿著所述富氫區(qū)域將所述第一基板分成兩個部分。
3.根據(jù)權利要求1所述的方法，其中，在所述去除步驟之前，將所述第一基板減薄至期望的厚度。
4.根據(jù)權利要求1所述的方法，進一步包括分別在所述外延硅和所述第二基板中形成第一晶體管和第二晶體管，所述第一晶體管 能夠基于空穴電流傳導來運行，而所述第二晶體管能夠基于電子電流傳導來運行。
5.根據(jù)權利要求1所述的方法，進一步包括執(zhí)行硅去除工藝，使得所述第二基板的頂部表面和所述外延硅的頂部表面變得基本上 共面。
6.根據(jù)權利要求1所述的方法，其中，生長的所述外延硅直接接觸所述第一基板中的 所述開口的側壁。
7.根據(jù)權利要求1所述的方法，進一步包括在形成所述外延硅之前，沿著所述第一基板中的所述開口的側壁形成電介質隔離物， 使得在形成所述外延硅之后，所述電介質隔離物使所述外延硅與所述第一基板絕緣。
8.一種用于形成混合基板的方法，包括利用在第一基板和第二基板之間延伸的電介質層將所述第一基板和第二基板結合在 一起，從而形成單一混合基板，所述第一基板和第二基板具有不同的晶體取向；去除所述第一基板和所述電介質層的預定部分，以形成在所述第一基板中和在所述電 介質層中延伸的開口，使得所述第二基板的表面區(qū)域通過所述開口變成暴露的；以及實施相對于所述第一基板和第二基板的所述晶體取向為選擇性的選擇性外延生長工 藝，從而從所述第二基板的暴露表面而不是從所述第一基板的暴露表面形成外延硅，其中， 從所述第二基板的暴露表面形成的所述外延硅具有與所述第二基板相同的晶體取向。
9.根據(jù)權利要求8所述的方法，進一步包括提供具有在所述第一基板的表面上方延伸的第一電介質層的第一基板，以及具有在所 述第二基板的表面上方延伸的第二電介質層的第二基板，其中，所述第一電介質層和第二 電介質層一起形成所述電介質層。
10.根據(jù)權利要求8所述的方法，進一步包括在所述結合步驟之前，在所述第一基板內(nèi)的預定深度處形成富氫區(qū)域；并且在所述結合步驟之后，執(zhí)行裂開工藝以沿著所述富氫區(qū)域將所述第一基板分成兩個部分。
11.根據(jù)權利要求8所述的方法，其中，在所述去除步驟之前，將所述第一基板減薄至 期望的厚度。
12.根據(jù)權利要求8所述的方法，進一步包括分別在所述外延硅和所述第二基板中形成第一晶體管和第二晶體管，所述第一晶體管 能夠基于空穴電流傳導來運行，而所述第二晶體管能夠基于電子電流傳導來運行。
13.根據(jù)權利要求8所述的方法，進一步包括執(zhí)行硅去除工藝，使得所述第二基板的頂部表面和所述外延硅的頂部表面基本上共
14.根據(jù)權利要求8所述的方法，其中，生長的所述外延硅直接接觸所述第一基板中的 所述開口的側壁。
15.根據(jù)權利要求8所述的方法，進一步包括在形成所述外延硅之前，沿著所述第一基板以及所述第一電介質層和第二電介質層中 的所述開口的側壁形成電介質隔離物，使得在形成所述外延硅之后，所述電介質隔離物使 所述外延硅與所述第一基板絕緣。
16.一種混合基板，包括結合在一起的具有不同晶體取向的第一半導體基板和第二半導體基板，第一基板具有 在其中延伸的開口；基本上填充所述第一基板中的所述開口的外延硅，所述外延硅具有與所述第二基板相 同的晶體取向，所述外延硅沿著所述開口的側壁直接接觸所述第一基板。
17.根據(jù)權利要求16所述的混合基板，進一步包括分別在所述外延硅和所述第二基板 中的第一晶體管和第二晶體管，所述第一晶體管能夠基于空穴電流傳導來運行，而所述第 二晶體管能夠基于電子電流傳導來運行。
18.根據(jù)權利要求16所述的混合基板，進一步包括使所述第一基板和第二基板彼此絕 緣的電介質層。
19.根據(jù)權利要求16所述的混合基板，其中，所述第一基板和第二基板彼此直接接觸。
20.根據(jù)權利要求16所述的混合基板，其中，硅區(qū)域與所述第二基板直接接觸。
全文摘要
第一基板和第二基板結合在一起從而形成單一混合基板。去除第一基板的預定部分以在第一基板中形成開口，通過該開口來暴露第二基板的表面區(qū)域。實施相對于第一基板和第二基板的晶體取向為選擇性的選擇性外延生長工藝，從而從第二基板的暴露表面而不是從第一基板的暴露表面形成外延硅。從第二基板的暴露表面形成的外延硅具有與第二基板相同的晶體取向。
文檔編號H01L21/30GK101903982SQ200880120999
公開日2010年12月1日 申請日期2008年12月12日 優(yōu)先權日2007年12月14日
發(fā)明者喬爾勒·夏普, 李敏華, 王 琦, 陳暉 申請人:飛兆半導體公司