專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及混合裝配邏輯電路和靜態(tài)存儲(chǔ)器(SRAM)的半導(dǎo)體器件。
背景技術(shù)：
在特開(kāi)平7-86916號(hào)中，公開(kāi)了在邏輯電路中設(shè)置電源開(kāi)關(guān)，給 構(gòu)成邏輯電路的MOS晶體管加上背面柵極偏壓的構(gòu)成。此外，在特 開(kāi)平2000-207884號(hào)中，公開(kāi)了對(duì)含有靜態(tài)存儲(chǔ)器的應(yīng)對(duì)低電壓動(dòng)作 的系統(tǒng)LSI的村底偏壓控制技術(shù)。在特開(kāi)平2001-93275號(hào)中公開(kāi)了在 邏輯電路中設(shè)置邏輯電源，在存儲(chǔ)器電路中設(shè)置存儲(chǔ)器電源的構(gòu)成。
現(xiàn)在，人們廣為制造把SRAM電路和邏輯電路集成于同一半導(dǎo) 體芯片上邊的被稱之為系統(tǒng)LSI的半導(dǎo)體集成電路。在這里，所謂 SRAM，指的是含有陣列狀地排列起來(lái)的SRAM的存儲(chǔ)單元和用來(lái)對(duì) 該存儲(chǔ)單元進(jìn)行存取的外圍電路的、僅僅用該電路就可以作為存儲(chǔ)器 起作用的電路。此外，所謂邏輯電路，指的是含有SRAM或動(dòng)態(tài)存儲(chǔ) 器(DRAM)和非易失性存儲(chǔ)器等的陣列狀排列的存儲(chǔ)單元和用來(lái)對(duì)存 儲(chǔ)單元進(jìn)行存取的電路的存儲(chǔ)器電路以外的、對(duì)輸入進(jìn)來(lái)的信號(hào)實(shí)施 特定的處理并進(jìn)行輸出的電路。因此，即便是在邏輯電路中具有保持 觸發(fā)電路等的數(shù)據(jù)的電路也把它看作是邏輯電路的一部分。
由于對(duì)系統(tǒng)LSI的低功耗的要求和LSI中的晶體管已經(jīng)微細(xì)化， 故LSI的電源電壓已降低下來(lái)。例如，用0.13微米工藝，可以制造以 電源電壓1.2V動(dòng)作的LSI。當(dāng)電源電壓降下來(lái)后，MOS晶體管的電流就會(huì)下降，電路性能將劣化。為了抑制該性能劣化，可以制造MOS 晶體管的閾值電壓降低的LSI。
當(dāng)MOS晶體管的閾值降低后，MOS晶體管的被稱之為亞閾值電 流的漏電流就會(huì)增加。漏電流在電路動(dòng)作時(shí)和不動(dòng)作時(shí)不關(guān)閉而繼續(xù) 流動(dòng)。在備用狀態(tài)的情況下，在SRAM中，雖然未進(jìn)行讀寫(xiě)動(dòng)作，但 是數(shù)據(jù)仍要繼續(xù)保持。因此，在系統(tǒng)LSI的備用狀態(tài)下的功耗是電路 中的MOS晶體管的漏電流，當(dāng)MOS晶體管的閾值電壓下降后，備用 狀態(tài)的功耗增加。在這里，在系統(tǒng)LSI中，把邏輯電路不動(dòng)作，SRAM 電路保持?jǐn)?shù)據(jù)的狀態(tài)，叫做備用狀態(tài)。
在備用時(shí)，由于邏輯電路不動(dòng)作，故對(duì)于邏輯電路來(lái)說(shuō)，可以采 用用開(kāi)關(guān)切斷電源的辦法來(lái)減小漏電流。此外，由于SRAM的存儲(chǔ)單 元作成為觸發(fā)電路構(gòu)造，故漏電流比較小，此外，在現(xiàn)有的系統(tǒng)LSI 中，由于要裝載的SRAM電路的容量增大或者用閾值電壓高的MOS 晶體管制作SRAM的存儲(chǔ)單元，故在SRAM電路中的漏電流不成其 為問(wèn)題。但是，當(dāng)隨著MOS晶體管的微細(xì)化的進(jìn)步，在系統(tǒng)LSI中 要裝載大容量的SRAM、構(gòu)成SRAM的存儲(chǔ)單元的MOS晶體管的閾 值電壓下降后，就不能再忽視SRAM的存儲(chǔ)單元中的漏電流。在邏輯 電路中，雖然只要用開(kāi)關(guān)切斷電源就可以減小備用時(shí)的漏電流，但是 由于在SRAM電路中，在備用狀態(tài)下必須把數(shù)據(jù)保持起來(lái)，故不能切 斷電源，因而不能減小漏電流。此外，當(dāng)?shù)碗妷夯牟粩嗲斑M(jìn)，MOS 晶體管的閾值電壓下降后，在SRAM電路中，為了對(duì)存儲(chǔ)單元進(jìn)行存 取，附屬電路中的漏電流就會(huì)增大。

發(fā)明內(nèi)容
在本申請(qǐng)中要公開(kāi)的發(fā)明之內(nèi)代表性發(fā)明的概要如下。
(1) 在混合裝配有邏輯電路和SRAM電路的LSI中，對(duì)MOS晶 體管的襯底電位進(jìn)行控制，使得在備用時(shí)，可以用開(kāi)關(guān)切斷邏輯電路 的電源，減小SRAM電路的漏電流。
(2) 分割切斷用來(lái)對(duì)SRAM電路內(nèi)的存儲(chǔ)單元進(jìn)行存取的控制電路的電源以降低功耗。
(3)對(duì)SRAM電路進(jìn)行分割，在一部分的SRAM中在備用時(shí)保 持?jǐn)?shù)據(jù)，不保持?jǐn)?shù)據(jù)的SRAM則切斷電源，以減小漏電流。


圖1示出了應(yīng)用本發(fā)明的系統(tǒng)LSI的邏輯電路和SRAM電路及 其電源的關(guān)系的概略。
圖2是圖1的系統(tǒng)LSI的布局的模式圖。
圖3示出了圖l所示電路中各個(gè)節(jié)點(diǎn)電位的變化。
圖4示出了圖1中的控制電路CNTS的電路例。
圖5是用來(lái)使圖1中電路的狀態(tài)發(fā)生變化的信號(hào)波形圖。
圖6示出了使之產(chǎn)生圖5所示信號(hào)的電路例。
圖7示出了應(yīng)用本發(fā)明的SRAM電路的內(nèi)部構(gòu)成與其電源的關(guān)系。
圖8示出了應(yīng)用本發(fā)明的邏輯電路的構(gòu)成。
圖9示出了應(yīng)用本發(fā)明的系統(tǒng)LSI的晶體管的構(gòu)造。
圖IO示出了邏輯電路的開(kāi)關(guān)的第1變形例。
圖11示出了圖IO所示的電路中的各個(gè)節(jié)點(diǎn)的電位的變化。
圖12示出了邏輯電路的開(kāi)關(guān)的第2變形例。
圖13示出了邏輯電路的開(kāi)關(guān)的第3變形例。
圖14是圖13的應(yīng)用例。
圖15示出了把降壓電路應(yīng)用于SRAM電路的情況。
圖16示出了圖15所示的電路中的各個(gè)節(jié)點(diǎn)的電位的變化。
圖17是圖16中的開(kāi)關(guān)電路CNTV1的電路圖。
圖18是圖7的SRAM電路的第1變形例。
圖19是圖7的SRAM電路的第2變形例。
圖20示出了把村底偏壓控制應(yīng)用于邏輯電路的情況。
圖21示出了對(duì)SRAM電路部進(jìn)行分割的第l變形例。
圖22示出了在圖21中存在的構(gòu)成SRAM電路的多個(gè)晶體管的構(gòu)造。
圖23示出了圖21的發(fā)明的系統(tǒng)的應(yīng)用例。
圖24示出了對(duì)SRAM電路進(jìn)行分割的第2變形例。
圖25示出了對(duì)SRAM電路進(jìn)行分割的第3變形例。
圖26示出了圖24中的電源控制電路CNTV2的電路構(gòu)成例。
具體實(shí)施方式
<實(shí)施例1>
圖1概略地示出了應(yīng)用本發(fā)明的系統(tǒng)LSI的邏輯電路和SRAM 電路及其電源的關(guān)系。在圖1中，作為混合裝配LSI的CHIP具備 把來(lái)自外部的電源電位線VssQ和VddQ當(dāng)作動(dòng)作電位的輸入輸出電 路IO(IO電路)；對(duì)數(shù)據(jù)執(zhí)行規(guī)定處理的邏輯電路LOGIC;存儲(chǔ)數(shù)據(jù) 的靜態(tài)存儲(chǔ)器電路SRAM;在接地電位線Vss與邏輯電路的低電位一 側(cè)的動(dòng)作電位供給線Vssl之間作為開(kāi)關(guān)的nMOS晶體管Nl;輸入在 備用狀態(tài)期間輸入的信號(hào)stby，輸出被連接到Nl的柵極電極上以控 制Nl的信號(hào)cntn的控制電路CNTS;當(dāng)輸入stby后對(duì)SRAM的襯 底電位Vbn和Vbp進(jìn)行控制的村底偏壓控制電路VBBC。以下在沒(méi) 有特別說(shuō)明的情況下，把標(biāo)有從V d d開(kāi)始的標(biāo)記的電源定為供給高的 電位(高電位)的電源，把標(biāo)有從Vss開(kāi)始的標(biāo)記的電源定為供給低的 電位(低電位)的電源。另外，供給IO電路的動(dòng)作電位差(VssQ-VddQ) 通常由標(biāo)準(zhǔn)決定，比邏輯電路或SRAM電路的動(dòng)作電位差(Vss-Vdd) 大。作為一個(gè)例子可以舉出向VddQ供給3.3V，向Vdd供給1.2V,向 Vss和VssQ供給0V的例子。在控制電路CNTS中使用的信號(hào)stby可 以通過(guò)IO電路4吏用。
圖2示出了圖1的電路的半導(dǎo)體芯片上邊的布局。在被輸入輸出 電路IO(IO電路)圍起來(lái)的區(qū)域中配置核心電路(邏輯電路或SRAM電 路)。IO電路連接到輸入輸出焊盤(pán)上。IO電路可以使用柵極絕緣膜的 膜厚比在核心電路中使用的MOS晶體管膜厚還厚的MOS晶體管。因 為一般地說(shuō)在IO電路中由于要加上比核心電路高的電源電壓，因而
8要求耐壓的緣故。借助于集中地配置含于圖1中的電源控制系統(tǒng)POW 中的電源開(kāi)關(guān)、襯底偏壓控制電路VBBC、電源開(kāi)關(guān)控制電路CNTS 的辦法，可以提高集成度。在晶體管的尺寸(溝道長(zhǎng)度、溝道寬度)與 邏輯電路或SRAM電路不同時(shí)是有利的。另外，襯底偏壓控制電路可 以用控制開(kāi)關(guān)、電荷泵電路等構(gòu)成。
圖1中的Nl,使用可以在IO電路中使用的絕緣膜厚度厚的 nMOS晶體管。電源開(kāi)關(guān)N1的襯底電位被連接到源極一側(cè)。以下， 決定只要沒(méi)有特別說(shuō)明，構(gòu)成與電源連接起來(lái)的開(kāi)關(guān)的MOS晶體管 的村底電位，N溝型和P溝型MOS晶體管都要連接到該晶體管的源 極電位上。歸因于使用厚膜的MOS晶體管，對(duì)于柵極的隧道漏電流 對(duì)策是有效的。此外，由于耐壓優(yōu)良，故可以使加在開(kāi)關(guān)Nl上的電 壓比動(dòng)作電壓還要大，因而可以抑制使nMOS變成為非導(dǎo)通的情況下 的漏電流。在構(gòu)成LSI的晶體管的膜厚只有一種的情況下，或在核心 部分中不能使用在設(shè)計(jì)上在IO電路中可以4吏用的MOS晶體管的情況 下等，可以把絕緣膜厚度薄的MOS晶體管用做開(kāi)關(guān)。在該情況下， 不可能用開(kāi)關(guān)Nl完全地切斷漏電流。因此，在該漏電流在允許范圍 內(nèi)的情況下，雖然可以僅僅用薄膜的MOS晶體管制作MOS開(kāi)關(guān)，但 是，在漏電流已超過(guò)了允許值的情況下，則必須采用控制邏輯電路和 開(kāi)關(guān)Nl或僅僅開(kāi)關(guān)Nl的襯底電位以降低漏電流等的方法。
此外，作為切斷電源的開(kāi)關(guān)之所以使用nMOS晶體管，是因?yàn)?nMOS與pMOS比較，為了增大可以流動(dòng)的電流而企圖流過(guò)相同電流 的情況下，可以把開(kāi)關(guān)的尺寸形成得小的緣故。因此，在面積有余裕 的情況下等只要不考慮開(kāi)關(guān)的大小，可以插進(jìn)切斷電源Vdd的pMOS 的開(kāi)關(guān)而不插進(jìn)切斷接地電源Vss的nMOS的開(kāi)關(guān)。
圖3示出了電路各個(gè)部分的有效狀態(tài)ACT和備用狀態(tài)STB的電 位的例子。在這里，所謂有效狀態(tài)ACT,表示邏輯電路和SRAM電 路正在動(dòng)作著的狀態(tài)。圖1中Vdd和Vss,是包括SRAM電路和邏輯 電路的核心的電源，Vdd的電壓為1.2V, Vss的電壓為0.0V。在有效 狀態(tài)的情況下，由于備用信號(hào)stby為低，故開(kāi)關(guān)的控制信號(hào)為高，nMOS開(kāi)關(guān)變成為ON。此外，作為SRAM電路的nMOS晶體管和 pMOS晶體管的襯底電位的Vbn和Vbp則分別變成為0V和1.2V, 加在SRAM電路中的MOS晶體管上的襯底偏壓Vbs則變成為0V。 因此，構(gòu)成SRAM電路的MOS晶體管的闊值電壓，不隨著由晶體管 的構(gòu)造(柵極寬度.柵極長(zhǎng)度*注入量)決定的值變化。
在備用狀態(tài)的情況下，備用信號(hào)stby變成為高。因此，控制nMOS 開(kāi)關(guān)的信號(hào)cntn變成為低，nMOS開(kāi)關(guān)變成為非導(dǎo)通狀態(tài)。同時(shí)，作 為構(gòu)成SRAM電路的nMOS晶體管和pMOS晶體管的襯底電位的 Vbn和Vbp將變成為-1.2V和2.4V。借助于此，給SRAM電路中的 MOS晶體管加上1.2V襯底偏壓，MOS晶體管的閾值電壓上升，MOS 晶體管的漏電流減少。
使用輸入進(jìn)來(lái)的備用信號(hào)stby產(chǎn)生控制開(kāi)關(guān)的信號(hào)cntn的電路， 例如可以用圖4那樣的簡(jiǎn)單電路實(shí)現(xiàn)。
在使用圖4電路的情況下，如圖3所示，在備用狀態(tài)STB下， 作為備用信號(hào)stby必須總是輸入高。在這里，例如考慮這樣的情況 僅僅在變成為備用狀態(tài)STB時(shí)才輸入備用信號(hào)stby，在從備用狀態(tài) STB變化成有效狀態(tài)ACT時(shí)則輸入有效信號(hào)ack的情況。這時(shí)的備 用信號(hào)stby和有效信號(hào)ack和控制信號(hào)cntn的電位變化示于圖5。當(dāng) 備用信號(hào)stby到來(lái)時(shí)，控制信號(hào)cntn變成為低，電源開(kāi)關(guān)被切斷因 而可以減少漏電流。此外，當(dāng)有效信號(hào)ack到來(lái)時(shí)，控制信號(hào)cntn變 成為高，電源開(kāi)關(guān)導(dǎo)通，因而可以向邏輯電路供給電源。
圖6示出了用來(lái)輸出圖5的波形信號(hào)的電路CNTS。為了在電路 中預(yù)先存儲(chǔ)下備用狀態(tài)STB這一狀態(tài)，使用了觸發(fā)電路。在這時(shí)，要 準(zhǔn)備用來(lái)返回有效狀態(tài)ACT的信號(hào)。
圖7示出了圖1中的SRAM電路SRAM的構(gòu)成例。SRAM電路， 含有存儲(chǔ)單元陣列MAR、用來(lái)對(duì)存儲(chǔ)單元進(jìn)行存取的外圍電路PERI1 和PERI2、以及反相器，目的是為了向作為用來(lái)切斷PERI1或PERI2 的電源線Vss和Vdd的開(kāi)關(guān)的MOS晶體管s—swl和s—sw2的柵極輸 入傳達(dá)備用狀態(tài)的信號(hào)stby的反轉(zhuǎn)信號(hào)。可以采用把含于SRAM一CIR中的P溝型MOS晶體管的襯底電位連接到Vbp上，把N溝型MOS 晶體管的襯底電位連接到Vbn上的辦法，控制村底偏壓電位。MAR 是把SRAM的存儲(chǔ)單元排列在陣列上邊的電路。存儲(chǔ)單元由一對(duì) CMOS反相器的輸入和輸出彼此連接起來(lái)構(gòu)成的觸發(fā)電路(用第1和 第2P溝型負(fù)栽MOS晶體管、第1和第2N溝型驅(qū)動(dòng)MOS晶體管構(gòu) 成)、和連接在上述觸發(fā)電路的2個(gè)存儲(chǔ)節(jié)點(diǎn)與位線(BL、 /BL)之間的 第1和第2N溝型傳送MOS晶體管構(gòu)成。字線WL連接到N溝型傳 送MOS晶體管的柵極電極上。存儲(chǔ)單元的動(dòng)作電位由Vddma和 Vssma提供。
外圍電路PERU含有字線驅(qū)動(dòng)器WDR和行譯碼器RDEC、用 來(lái)控制含有存儲(chǔ)器控制器MCNT的存儲(chǔ)單元的字線WL的電路。含 于PERI1中的電路的動(dòng)作電位由Vddper和Vssper提供。
外圍電路PERI2，含有預(yù)充電電路PRE、用來(lái)控制作為連接到 位線上的讀寫(xiě)控制電路的讀放大器.寫(xiě)放大器RWAMP和用來(lái)控制含 有列譯碼器CDEC的存儲(chǔ)單元的位線BL的電路。讀寫(xiě)放大器 RWAMP含有作為讀出放大器的輸出緩沖器的OBUF、寫(xiě)放大器的控 制電路WCNT。含于PERI2中的電路的動(dòng)作電位由Vddamp和 Vssamp提供。圖中的/stby，在備用時(shí)輸入低電平的信號(hào)。借助于此， 在備用時(shí)就可以切斷向PERI1輸入的電源線Vdd ，同時(shí)，切斷向PERI2 輸入的電源線Vss。此外，還同時(shí)使得MOS晶體管的閾值電壓的絕對(duì) 值上升那樣地對(duì)供給構(gòu)成PERI1和PERI2的MOS晶體管的襯底電位 的Vbn和Vbp進(jìn)行控制。如上所述，采用除了給SRAM的存儲(chǔ)單元 加上襯底偏壓，給外圍電路加上襯底偏壓之外，還在電源上設(shè)置開(kāi)關(guān) 以降低漏電流的辦法，就可以降低在備用時(shí)的SRAM中的功耗。
在圖7中，把外圍電路一分為二，分別切斷Vss和Vdd的理由 如下。除了在備用狀態(tài)下字線變成為低之外，在動(dòng)作狀態(tài)中除去被選 中的字線之外，也變成為低。因此，驅(qū)動(dòng)字線的電路，可以采用切斷 作為高電位的電源Vdd的辦法，得益于切斷作為低電位的電源Vss， 就可以減小漏電流，縮短花費(fèi)在從備用狀態(tài)的返回上的時(shí)間。即，在把開(kāi)關(guān)插入到Vdd —側(cè)的情況下，用一個(gè)比把開(kāi)關(guān)插入到Vss —側(cè)的 開(kāi)關(guān)小的開(kāi)關(guān)即可。反之，在SRAM的情況下，由于位線通常總是被 充電，故放大器等在多數(shù)的情況下都變成為充電到Vdd后的狀態(tài)，變 成為穩(wěn)定的構(gòu)成。因此，如果在備用時(shí)把位線充電到Vdd，并用開(kāi)關(guān) 切斷讀放大器和寫(xiě)i文大器的電源Vss，則可以減小漏電流，縮短從備 用狀態(tài)向有效狀態(tài)的返回時(shí)間。采用使位線預(yù)充電到Vdd的電路，雖 然切斷驅(qū)動(dòng)位線的電路的Vss這一方在漏電流和返回時(shí)間方面是有利 的，但是采用把位線預(yù)充電到Vss的電路，當(dāng)然切斷Vdd—側(cè)的開(kāi)關(guān) 這一方是有利的，選用該構(gòu)成也是可能的。
圖7的電路，雖然設(shè)想的是圖1那樣的系統(tǒng)LSI中的SRAM，但 是并不限于系統(tǒng)LSI，在存儲(chǔ)器LSI中也可以應(yīng)用。此外，圖7雖然 設(shè)想對(duì)SRAM電路的襯底偏壓進(jìn)行控制，但是只要采用抑制外圍電路 的漏電流的辦法可以充分地減小備用狀態(tài)的功耗，并不需要非得加上 村底偏壓不可。特別是今后MOS晶體管的特性變化，比起被稱之為 MOS晶體管的亞閾值的漏電流來(lái)，被稱之為MOS晶體管的結(jié)漏電流 的漏電流增加的情況下，若采用控制襯底電位的方式，就有可能不能 減小漏電流。在該情況下，人們認(rèn)為那種用開(kāi)關(guān)切斷系統(tǒng)LSI內(nèi)的邏 輯電路和SRAM電路的外圍電路的電源的構(gòu)成，將變成為特別重要的 技術(shù)。
圖8示出了圖1中的邏輯電路LOGIC的構(gòu)成例。邏輯電路 LOGIC—CIR,把用P溝型MOS晶體管和N溝型MOS晶體管構(gòu)成的 反相器、NAND、 NOR等的邏輯門(mén)電路組合起來(lái)，進(jìn)行多級(jí)連接。由 于不給邏輯電路內(nèi)的晶體管加上襯底電位，故P溝型MOS晶體管的 襯底電位被連接到動(dòng)作電位的高電位一側(cè)Vdd， N溝型MOS晶體管 的村底電位則連接到動(dòng)作電位的低電位一側(cè)Vssl。
圖9示出了在LSI中的邏輯電路或SRAM電路(CORE)中使用的 MOS晶體管、在LSI的輸入輸出電路IO中使用的MOS晶體管、在 切斷圖1中所示的邏輯電路的電源logic sw中使用的MOS晶體管， 和在切斷圖7中所示的SRAM的外圍電路的電源的開(kāi)關(guān)S—SW中使用
12的MOS晶體管的種類的構(gòu)造。在P溝型MOS和N溝型MOS晶體管 中，閾值電壓雖然不同，但是一般地說(shuō)為了使極性反轉(zhuǎn)設(shè)計(jì)成同一值， 在圖16中示出了其絕對(duì)值。 一般地說(shuō)LSI的輸入輸出電路部分，可 以使用絕緣膜厚度厚的厚膜晶體管，內(nèi)部的邏輯電路等則使用絕緣膜 厚度度薄的晶體管。在該圖中，作為絕緣膜厚度厚的MOS晶體管的 例子使用絕緣膜厚度6.7nm的晶體管，作為絕緣膜厚度薄的MOS晶 體管的例子使用絕緣膜厚度2.0nm的晶體管。此外，作為膜厚薄的 MOS晶體管大多使用歸因于雜質(zhì)量的不同而具有2種或2種以上的閾 值電壓的MOS晶體管。
在圖9中，舉出的是使用閾值電壓Vth為0.40V和0.25V這2種 的MOS晶體管的情況的例子。閾值電壓低的MOS晶體管這一方雖然 動(dòng)作時(shí)的電流大，但是，備用時(shí)的漏電流也大。在所有的組合中，在 除去控制開(kāi)關(guān)之外的邏輯電路LOGIC_CIR和SRAM電路 SRAM一CIR中，使用柵極絕緣膜為薄膜的2種Vth的MOS晶體管， 在IO中則使用柵極絕緣膜為厚膜且Vth高的MOS晶體管。在 LOGIC—CIR中，關(guān)鍵通路使用低閾值的晶體管，剩下的電路使用高 閾值的晶體管。在SRAMj:iR中，為了維持漏電流的削減和靜態(tài)噪 聲寬裕度(SNB),存儲(chǔ)單元陣列MAR使用高閾值的晶體管。包括預(yù)充 電電路，讀出放大器、字驅(qū)動(dòng)器、譯碼器在內(nèi)的外圍電路PERI，由 于要求高速性，使用低閣值的MOS晶體管。
在Patternl的組合的情況下，邏輯電路的電源開(kāi)關(guān)使用厚膜且 Vth高的MOS晶體管，SRAM電路內(nèi)的外圍電路的電源開(kāi)關(guān)則使用 薄膜且Vth高的MOS晶體管。邏輯電路的電源開(kāi)關(guān)，使用厚膜的MOS 晶體管，抑制規(guī)模大的電路的漏電流。在SRAM的情況下，由于要控 制襯底偏壓以抑制漏電流，電源開(kāi)關(guān)要使用漏電流多少大一些的薄膜 的MOS晶體管，所以可以抑制總的漏電流。
此外，在SRAM電路中占有的外圍電路的電路規(guī)模不大時(shí)，由 于被認(rèn)為外圍電路的漏電流不大，故Pattenrl的構(gòu)成是有效的。此外， 在要設(shè)計(jì)為易于再利用SRAM電路的形式的組件的情況下，在設(shè)計(jì)
13SRAM電路的情況下，由于可以僅僅考慮薄膜MOS晶體管的特性進(jìn) 行設(shè)計(jì)，故用薄膜MOS晶體管制作開(kāi)關(guān)的一方設(shè)計(jì)效率好。
如上所述，若用Patternl的構(gòu)成，在SRAM電路自身的規(guī)模不 大的情況下，在SRAM電路中的外圍電路的規(guī)模不大的情況下，在預(yù) 計(jì)歸因于控制襯底偏壓而可以大大降低漏電流的情況下，或者在考慮
SRAM的設(shè)計(jì)效率的情況下，是有效的構(gòu)成。
在Pattern2的組合的情況下，邏輯電路的電源開(kāi)關(guān)和SRAM電 路內(nèi)的外圍電路的電源開(kāi)關(guān)，都要使用厚膜且Vth高的MOS晶體管。 借助于此，可以減小LSI中的SRAM存儲(chǔ)單元以外的電路的漏電流， 與Patternl比較，備用時(shí)的功耗減小。但是，在設(shè)計(jì)SRAM電路時(shí)， 由于必須考慮厚膜的MOS晶體管的特性，故設(shè)計(jì)效率要下降。 Pattenr2的組合，在SRAM電路的規(guī)模大的情況下，在SRAM的外 圍電路的規(guī)模大的情況下，或者，在不能預(yù)計(jì)歸因于控制襯底偏壓而 使漏電流的減小效果大的情況下，則是有效的組合。
在Pattern3的組合的情況下，邏輯電路的電源開(kāi)關(guān)和SRAM電 路內(nèi)的電源開(kāi)關(guān)，都要使用薄膜且Vth高的MOS晶體管。在該情況 下，由于使用的是薄膜的MOS晶體管，故與Pattern2比較減小漏電 流的效果下降。但是，由于不需要考慮厚膜的MOS晶體管的特性， 故設(shè)計(jì)效率提高。Patterm3的組合，在那些并不是LSI的漏電流的減 小效果越大越好，而是需要設(shè)計(jì)效率的情況下是有效的。
如上所述，在備用狀態(tài)下，可以采用用開(kāi)關(guān)切斷邏輯電路的電源， 給SRAM電路加上襯底偏壓的辦法來(lái)減小備用狀態(tài)的功耗。
<實(shí)施例2>
在本實(shí)施例中，示出了在邏輯電路中使用的電源開(kāi)關(guān)的變形例。 圖IO示出了在圖1的電路中僅僅使以裝載上邏輯電路部分的電源Vss 的電源開(kāi)關(guān)加上Vdd和Vss的情況下的電路框圖。采用在作為邏輯電 路的2個(gè)電源的Vdd和Vss上設(shè)置開(kāi)關(guān)以切斷電源的辦法，雖然歸因 于設(shè)置電源開(kāi)關(guān)而產(chǎn)生的面積的增加大，但是卻使得更為確實(shí)地切斷 備用時(shí)的漏電流成為可能。另外，在圖1中雖然畫(huà)出了 IO電路，但是在圖10中卻予以省略。以下，在其它的圖中，也省略了 CHIP內(nèi)的 IO電路。
圖11示出了在使用圖10的電路時(shí)的電路各個(gè)部分的電位。該圖 示出的是給圖3的電位加上了對(duì)作為用來(lái)切斷邏輯電路部分的Vdd的 開(kāi)關(guān)的pMOS的Pl進(jìn)行控制的信號(hào)cntp后的情況。cntp在有效狀態(tài) ACT下變成為低，在備用狀態(tài)STB下則變成為高。因此，雖然沒(méi)有 對(duì)圖7中的輸出控制信號(hào)的電路CNTS2的內(nèi)部電路特別地進(jìn)行說(shuō)明， 但是也可以給圖4或圖6的電路加上輸出相反相位信號(hào)電路的電路。
在圖1和圖10中，說(shuō)明的是把圖1中的邏輯電路歸納成一個(gè)的 情況下的電路。在圖12中，示出的是把本發(fā)明應(yīng)用于把邏輯電路分割 成2個(gè)以上的塊的LSI的情況下的電路塊。在圖12中，雖然示出的 是把邏輯電路分割成2個(gè)塊的情況下的例子，但是。即便是在分割成 3個(gè)以上的塊的情況下，也可以應(yīng)用同樣的構(gòu)成。圖12所示的混合裝 配LSI,由邏輯電路LOGIC1和LOGIC2、 LOGIC1和LOGIC2各自 的接地電位電源線Vssll和Vssl2、和把Vssll和Vssl2連接到LSI 全體的電源線Vss上的開(kāi)關(guān)N2和N3、靜態(tài)存儲(chǔ)器電路SRAM、對(duì)開(kāi) 關(guān)的控制電路CNTS和SRAM的襯底電位進(jìn)行控制的電路VBBC構(gòu) 成。除去邏輯電路為多個(gè)之外，與圖1的電路構(gòu)成是同等的，動(dòng)作與 圖l的電路相同。采用把邏輯電路分割成多個(gè)塊，在每個(gè)塊上都設(shè)置 切斷電源的開(kāi)關(guān)的辦法，就可以給各個(gè)塊附加上最佳的開(kāi)關(guān)。例如， 給一部分的邏輯電路附加上切斷Vss的nMOS的開(kāi)關(guān)，給別的塊附加 上切斷Vdd的pMOS的開(kāi)關(guān)，或者，還可以在有的塊上設(shè)置切斷Vdd 和Vss這2個(gè)電源的開(kāi)關(guān)。
圖13所示的存儲(chǔ)器混合裝配LSI，與圖12的不同之處在于由 給各個(gè)邏輯電路的每個(gè)塊都附加上電源開(kāi)關(guān)，分別用另外的信號(hào)cntnl 和cntn2控制該電源，以及，可單獨(dú)地控制控制信號(hào)cntnl和cntn2 的控制電路CNTS3構(gòu)成。CNTS3變成為可對(duì)電源開(kāi)關(guān)的控制信號(hào) cntnl和cntn2進(jìn)行控制的電路，借助于電路的動(dòng)作狀態(tài)，可以進(jìn)行使 開(kāi)關(guān)N2切斷使開(kāi)關(guān)N3導(dǎo)通這樣的控制。借助于此，就可以使在備用狀態(tài)下必須動(dòng)作起來(lái)的邏輯電路塊動(dòng)作，以使可以停止動(dòng)作的邏輯電
路塊和SRAM電路變成為備用狀態(tài)，以減小漏電流。
在圖13中，與圖12的情況同樣，在有3個(gè)以上的邏輯塊的情況 下，可以在每個(gè)塊中制作使Vss —側(cè)的電源或Vdd —側(cè)的電源或者使 兩者切斷這樣的組合。在圖13的構(gòu)成的情況下，由于可以通過(guò)控制每 個(gè)塊的電源的供給而使之變成為備用狀態(tài)，即，使之變成為低漏電流 狀態(tài)，故即便是在有效狀態(tài)而不限于備用狀態(tài)下，也可以通過(guò)對(duì)電源 開(kāi)關(guān)進(jìn)行控制使得那些不需要進(jìn)行動(dòng)作的邏輯電路和SRAM電路變 成為備用狀態(tài)，把漏電流抑制到最小限度。
在圖14中舉出了把圖13的實(shí)施例應(yīng)用于裝載有中央運(yùn)算處理 裝置的系統(tǒng)(微型計(jì)算機(jī))中的例子。系統(tǒng)LSI由被稱之為中央運(yùn)算處 理裝置CPU的可進(jìn)行各種各樣計(jì)算的邏輯電路塊CPU、數(shù)字信號(hào)運(yùn) 算專用的邏輯電路塊DSP、靜態(tài)存儲(chǔ)器塊SRAM電路、把該塊連接起 來(lái)進(jìn)行數(shù)據(jù)的授受的總線BUS、控制該總線的電路BSCNT以及與外 部進(jìn)行數(shù)據(jù)的授受的電路IO構(gòu)成。每一個(gè)塊，在有效狀態(tài)下，數(shù)據(jù) 都可以通過(guò)總線進(jìn)行授受，故可以采用監(jiān)^f見(jiàn)總線動(dòng)作狀態(tài)的辦法，了 解該塊是否正在進(jìn)行動(dòng)作。例如，在電路全體都未動(dòng)作的情況下，如 果從控制總線的電路BSCNT，向開(kāi)關(guān)的控制電路CNTS3,用statl 這個(gè)信號(hào)，傳達(dá)所有的塊都處于備用狀態(tài)的信息，則CNTS3就使cntnl 和cntn2變成為低，開(kāi)關(guān)N2和N3被切斷，因而可以減小邏輯電路的 漏電流。同時(shí)，如果VBBC控制作為SRAM的襯底電位的Vbn和Vbp 使SRAM的漏電流下降，則可以減小電路全體的漏電流。
此外，例如，在只有CPU正在動(dòng)作而不存在通過(guò)總線向DSP和 SRAM進(jìn)4亍存取的情況下，就可以形成這才羊的狀態(tài)BSCNT就通過(guò) statl輸出該信息，使SRAM的襯底電位變成為備用狀態(tài)，切斷DSP 的電源開(kāi)關(guān)使DSP變成為備用狀態(tài)，而僅僅使CPU變成為有效狀態(tài)。
<實(shí)施例3>
圖15概略地示出了混合裝配有使用本發(fā)明的邏輯電路和SRAM 電路的LSI的整體構(gòu)成。作為混合裝配LSI的CHIP包括邏輯電路LOGIC;靜態(tài)存儲(chǔ)器電路SRAM;在來(lái)自外部的接地電位線Vss和邏 輯電路的接地電位線Vssl之間變成為開(kāi)關(guān)的nMOS晶體管Nl;輸入 在備用狀態(tài)期間輸入的信號(hào)stby，連接到Nl的柵極電極上輸出控制 Nl的信號(hào)cntc的控制電路CNTS;當(dāng)輸入stby后控制SRAM的襯底 電位Vbn和Vbp的襯底偏壓控制電路VBBC;借助于stby信號(hào)控制 SRAM的電源線Vddm的電路CNTV1 。
圖15的構(gòu)成，除去CNTV1之外，采用與圖l的電路同樣的構(gòu) 成，進(jìn)行與圖1同等的動(dòng)作。CNTV1，當(dāng)變成為備用狀態(tài)并輸入了 stby 信號(hào)后，就使SRAM的電源電壓從Vdd下降到比可以保持?jǐn)?shù)據(jù)的Vdd 還低的電壓。借助于此，在備用狀態(tài)的情況下，由于漏電流因SRAM 的襯底電位受控制而降低，電源電壓下降，故漏電流可以進(jìn)一步減小， 與圖1的電路比可以進(jìn)一步減小備用時(shí)的功耗。
圖15的電路各個(gè)部分有效時(shí)ACT和備用時(shí)STB的電位示于圖 16。電路的電源Vdd的電壓，示出了 1.2V的情況下的電位。stby、cntn、 Vbn、 Vbp與作為圖1的動(dòng)作電位的圖3是相同的。SRAM的電源電 壓Vddm，在有效時(shí)ACT與電源電壓相同，是1.2V，在備用時(shí)STB變 成為0.6V,借助于此，可以減小在SRAM中的漏電流。
圖15中的電源控制電路CNTV1，例如可以用圖16的電路實(shí)現(xiàn)。 CNTV1由降壓電路PDC和切換開(kāi)關(guān)構(gòu)成。在SRAM電路為有效狀態(tài) 時(shí)，借助于切換開(kāi)關(guān)把向SRAM的存儲(chǔ)單元供給動(dòng)作電位的電源線 Vddm連接到從外部供給的電源Vdd上，SRAM的電源電壓變成為與 Vdd相等。在備用狀態(tài)STB的情況下，切換開(kāi)關(guān)借助于信號(hào)stby進(jìn) 行切換，把比借助于降壓電路產(chǎn)生的比Vdd低，變成為可以保持 SRAM電路的存儲(chǔ)單元內(nèi)的數(shù)據(jù)的電位以上的Vddlow與SRAM電 路的電源Vddm連接起來(lái)，SRAM電路的電源電壓變成為比Vdd還 低。另外，在圖15中，雖然在高電位一側(cè)進(jìn)行降壓，但是，也可以把 電源控制電路CNTV1連接到Vssm與Vss之間，變成為升壓電路。 采用使低電位一側(cè)升壓，或進(jìn)行升壓降壓的組合的辦法，可以得到相 同的效果。<實(shí)施例4>
圖18示出了圖7的電路的變形例。在圖7中，SRAM電路內(nèi)的 電源一皮分成3個(gè)系統(tǒng)存儲(chǔ)單元陣列的電源Vddma和Vssma,包括 驅(qū)動(dòng)位線的電路在內(nèi)的電路RWAMP的電源Vddamp和Vssamp,除 此之外的電路的電源Vddper和Vssper，雖然在位線的控制中使用的 外圍電路PERI2和低電位一側(cè)的電源之間，插入了由N溝型MOS晶 體管構(gòu)成的開(kāi)關(guān)，在字線的控制中使用的外圍電路PERIl與高電位一 側(cè)的電源之間插入了由P溝型MOS晶體管構(gòu)成的開(kāi)關(guān)，但是，在這 里卻作成為這樣的構(gòu)成向分成3個(gè)系統(tǒng)的電源的高電位一側(cè)和低電 位一側(cè)都插入開(kāi)關(guān)使得在備用時(shí)可以切斷各個(gè)電源。在該電路中，向 所有的電源內(nèi)都插入了由MOS晶體管構(gòu)成的開(kāi)關(guān)，在備用時(shí)，采用 使控制j言號(hào)cntmpl、 cntmp2變成為4氐，4吏控制信號(hào)cntmp3變成為 高，使控制信號(hào)cntmnl、 cntmn3變成為高，使控制信號(hào)cntmn2變 成為低的辦法，4吏開(kāi)關(guān)P6、 P7、 N6和N8導(dǎo)通，使開(kāi)關(guān)P8和N7切 斷的辦法，可以實(shí)現(xiàn)圖7的構(gòu)成。此夕卜，P6和N6由雖然為了保持SRAM 存儲(chǔ)單元的信息即便是在備用時(shí)也必須導(dǎo)通，但是在后邊要講的把 SRAM電路進(jìn)行塊分割的情況下，在沒(méi)有必要保持信息的塊中，采用 切斷P6和N6的構(gòu)成，在低功耗化中也是有效的。
在備用時(shí)，如果使cntmp2變成為高。來(lái)取代使給控制Vssamp 的開(kāi)關(guān)加上的信號(hào)cntmn2變成為低，則可以實(shí)現(xiàn)切斷被認(rèn)為可以在 把位線預(yù)充電到低的電路中使用的讀寫(xiě)放大器的Vdd —側(cè)的電源的 電路。如上所述，若使用圖18所示的電路，取決于控制信號(hào)的控制方 法，可以實(shí)現(xiàn)若千種的電路。
圖19示出了使圖7的電路部分進(jìn)行變更后的電路。列譯碼器 CDEC的電源，連接到Vddper和Vssper上。在圖7中，變成為列譯 碼器CDEC切斷Vss —側(cè)的電源，這是因?yàn)槿藗冋J(rèn)為列譯碼器配置在 放大器的附近，當(dāng)與放大器用同一開(kāi)關(guān)切斷電源時(shí)電路設(shè)計(jì)會(huì)變得容 易起來(lái)的緣故。但是，采用使控制字線的電路與電源變成為共通，切 斷V d d —側(cè)的電源的辦法，只要電源的配置等的設(shè)計(jì)不會(huì)變得復(fù)雜起
18來(lái)，就可以釆用切斷Vdd —側(cè)的構(gòu)成。列譯碼器雖然對(duì)位線進(jìn)行控制， 但是，由于與字線驅(qū)動(dòng)器WDR同時(shí)動(dòng)作時(shí)，取低電位的節(jié)點(diǎn)多(選擇 線比非選擇多)，故采用與在高電位一側(cè)使用開(kāi)關(guān)的存儲(chǔ)器控制器 MNCT同一動(dòng)作電位Vddper和Vssper的一方是有利的。另外，出于 同樣的理由，圖中雖然未畫(huà)出來(lái)，但是，理想的是寫(xiě)放大器的控制電 路WCNT也連才妄到Vddper和Vssper上。
在圖19中雖然準(zhǔn)備了對(duì)圖18的3個(gè)電源的開(kāi)關(guān)(分別設(shè)置在Vdd 與Vddma、 Vddamp和Vddper之間的由P溝型MOS晶體管形成的 開(kāi)關(guān)，和分別設(shè)置在Vss與Vssma、 Vssamp和Vssper之間的由N溝 型MOS晶體管形成的開(kāi)關(guān))和不通過(guò)開(kāi)關(guān)的電源線，但是在構(gòu)成上， 取決于究竟是在低電位一側(cè)還是高電位一側(cè)中的哪一方設(shè)置開(kāi)關(guān)為 好，采用使SRAM電路內(nèi)塊化的辦法，就可以省略與Vddamp連接 起來(lái)的P溝型MOS晶體管和與Vssper連接起來(lái)的N溝型MOS晶體 管。
在該電路中，與圖7不同，連接到行譯碼器RDEC上的電源不 是SRAM電路內(nèi)的可切斷的電源，而是與SRAM電路外的電源Vdd 和Vss直接連接起來(lái)，在備用時(shí)向行譯碼器供給電源。這是因?yàn)橐?止歸因于從備用狀態(tài)返回時(shí)的電源的供給時(shí)間差等，噪聲加在字線上， 使存儲(chǔ)單元內(nèi)的傳送MOS晶體管變成為導(dǎo)通狀態(tài)的緣故，
之所以發(fā)生該噪聲，是因?yàn)樽志€驅(qū)動(dòng)器的電源，其前級(jí)電路的電 源上升得早，變成為向字驅(qū)動(dòng)器輸入低信號(hào)的狀態(tài)，使得字驅(qū)動(dòng)器輸 出高的緣故，采用在備用時(shí)就預(yù)先向行譯碼器供給電源的辦法，就不 會(huì)向字驅(qū)動(dòng)器輸入低的信號(hào)，噪聲就不可能再加到字線上去。
在圖19中，雖然把行譯碼器全體的電源直接連接到從外部供給 的電源Vdd和Vss上，但是，若釆用該構(gòu)成，則結(jié)果就變成為不能減 小行譯碼器的漏電流。因此，雖然沒(méi)有特別畫(huà)出來(lái)，但是卻可以考慮 這樣的電路構(gòu)成把電源Vdd和Vss僅僅連接到字驅(qū)動(dòng)器的前級(jí)的電 路例如NAND電路上，把要用開(kāi)關(guān)切斷的電源連接到除此之外的行譯 碼器的電路上，而不是把行譯碼器全體的電源都連接到電源Vdd和Vss上。如果是這樣的電路構(gòu)成，則雖然漏電流可以減小，但是在行 譯碼器內(nèi)的電源的配置就變得復(fù)雜起來(lái)，設(shè)計(jì)難于進(jìn)行。因此，人們 認(rèn)為在SRAM中的行譯碼器的規(guī)模比較大，且需要抑制行譯碼器的漏 電流的情況下，就要作成為把從外部供給的電源Vdd和Vss僅僅連接 到字驅(qū)動(dòng)器的前級(jí)的電路上，把借助于電源開(kāi)關(guān)在備用時(shí)可以切斷電 源的電源連接到除此之外的行譯碼器的電路上的電路構(gòu)成，而在行譯 碼器的規(guī)模不大，行譯碼器的漏電流的影響小的情況下，把行譯碼器 的電源全部都連接到Vdd和Vss上的本構(gòu)成是有效的。
如圖19所示，可以采用根據(jù)功能分割控制SRAM的外圍電路的 電源的辦法，減小SRAM的外圍電路的漏電流。
<實(shí)施例5>
圖20示出了在圖1的混合裝配有邏輯電路和SRAM電路的LSI 中，不僅對(duì)SRAM電路，對(duì)邏輯電路也進(jìn)行襯底電位控制的構(gòu)成圖。 作為混合裝配LSI的CHIP,包括邏輯電路LOGIC和靜態(tài)存儲(chǔ)器 電路SRAM;在邏輯電路的接地電位線Vssl之間將變成為開(kāi)關(guān)的 nMOS晶體管Nl;對(duì)究竟要把構(gòu)成邏輯電路和SRAM電路的MOS 晶體管的沖于底電^f立Vbnl、 Vbpl、 Vbnm和Vbpm連接到Vdd和Vss、 Vbn、 Vbp中的哪一個(gè)上進(jìn)行選擇的開(kāi)關(guān)SW1;輸出控制Nl的信號(hào) cntn和控制開(kāi)關(guān)SW1的信號(hào)cntvbbl和cntvbb2的控制電路CNTS4; 產(chǎn)生襯底偏壓Vbn和Vbp的襯底偏壓控制電路VBBC2。
有效時(shí)和備用時(shí)的各個(gè)部分的電壓變成為圖3所示的電壓。在備 用時(shí)，在切斷邏輯電路的電源的同時(shí)，控制邏輯電路的襯底電位，因 而可以減小邏輯電路的漏電流。
該電路，如圖9的Pattern3所示，在用低閾值的MOS晶體管制 作邏輯電路的電源開(kāi)關(guān)的情況下，在存在著電源開(kāi)關(guān)中的漏電流的情 況下，由于采用加上襯底偏壓的辦法，可以減小邏輯電路的漏電流， 故是有效的。若用該電路，則可以獨(dú)立地控制邏輯電路和SRAM電路 的襯底電位。采用僅僅使SRAM電路變成為備用狀態(tài)，使邏輯電路變 成為有效狀態(tài)的辦法，在只有邏輯電路動(dòng)作時(shí)減小在SRAM電路中的
20漏電流是可能的。
此外，也可以給邏輯電路加上襯底偏壓，使SRAM電路動(dòng)作， 減小邏輯電路的漏電流。如上所述，采用使邏輯電路和SRAM電路具 有可以選擇是否要加上襯底偏壓的開(kāi)關(guān)的辦法，就可以進(jìn)行根據(jù)動(dòng)作 狀態(tài)減小漏電流的那種動(dòng)作。
此外，采用細(xì)微地對(duì)控制襯底電位的塊進(jìn)行控制的辦法，就可以 使加上襯底偏壓以使電壓變化的負(fù)載的量變化。即，如果設(shè)置開(kāi)關(guān)不 給那些不需要的部分加上襯底偏壓，由于將減少必須使電位變化的負(fù) 載，故可以縮短電位的變化所花費(fèi)的時(shí)間。
<實(shí)施例6>
圖21示出了把圖1的SRAM電路分割成塊的第1變形例。在圖 24中，作為混合裝配LSI的CHIP,包括邏輯電路LOGIC;靜態(tài) 存儲(chǔ)器電路SRAMl和SRAM2;在電源Vss和邏輯電路的接地電位線 Vssl之間作為開(kāi)關(guān)的nMOS晶體管N9;在電源Vss和SRAMl的接 地電位線Vssml之間作為開(kāi)關(guān)的nMOS晶體管N10;輸出控制N9和 N10的信號(hào)cntn控制電路CNTS;產(chǎn)生襯底偏壓Vbn和Vbp的襯底 偏壓控制電路VBBC。 SRAM電路SRAMl和SRAM2可以采用與圖 7和已經(jīng)舉出過(guò)的圖7的變形例同樣的構(gòu)成。
在該電路中，把圖1的SRAM電路分割成SRAMl和SRAM2 這2個(gè)塊，在備用時(shí)，切斷邏輯電路和SRAMl的電源，給SRAM2 加上村底偏壓以減小全體的漏電流，減小備用時(shí)的功耗。因此，與圖 1的電路比較，可以減小SRAMl的電路的漏電流。但是，在該構(gòu)造 的情況下，由于在備用時(shí)存儲(chǔ)在SRAMl中的數(shù)據(jù)會(huì)消失凈盡，故必 須使SRAM2存儲(chǔ)那些在備用時(shí)必須存儲(chǔ)起來(lái)的數(shù)據(jù)。在系統(tǒng)LSI中， 由于考慮到許多構(gòu)成混合裝配有若干個(gè)SRAM塊，且混合存在著在備 用時(shí)需要和不需要預(yù)先保持好數(shù)據(jù)的塊，故在這樣的電路的情況下，
采用使用該電路構(gòu)成的辦法，減小漏電流的效果是很大的。
在圖22中示出了把SRAM電路一分為二的情況下在每一個(gè) SRAM的存儲(chǔ)單元電路中使用的MOS晶體管的組合。在該圖中，與圖9同樣，作為絕緣膜厚度厚的MOS晶體管的例子，使用絕緣膜厚 度6.7nm的晶體管，作為絕緣膜厚度薄的MOS晶體管的例子，使用 絕緣膜厚度2.0nm的晶體管。此外，作為膜厚薄的MOS晶體管具有 2種閾值電壓的例子，舉出了使用閾值電壓Vth為0.40V和0.25V這2 種晶體管的情況的例子。MAR1表示可以切斷電源的SRAM1的存儲(chǔ) 單元的MOS晶體管、MAR2表示不切斷電源的SRAM2的MOS晶體 管。邏輯電路LOGIC—CIR，就如在圖9的表中所列舉的那樣，使用2 種閾值的MOS晶體管。邏輯電路內(nèi)的大約10%，使用低閾值的MOS 晶體管，它們被分配給關(guān)鍵通路路徑內(nèi)的晶體管。
SRAM的除去存儲(chǔ)單元之外的外圍電路的MOS晶體管，使用與 邏輯電路的低閾值0.25V相同閾值的MOS晶體管，雖然沒(méi)有畫(huà)出來(lái)。 不論哪一者都可以使用薄膜的MOS晶體管。IO表示在輸入輸出電路 中使用的MOS晶體管，不論哪一種組合都可以使用厚膜且閾值電壓 高的MOS晶體管。
在Pattenrl中所有的SRAM電路塊內(nèi)的存儲(chǔ)單元都使用薄膜且 閾值電壓高的MOS晶體管。人們認(rèn)為若采用該構(gòu)成則不僅存儲(chǔ)單元 的面積會(huì)減小，SRAM的動(dòng)作穩(wěn)定性也4艮出色。
在Pattern2中，用厚膜且漏電流小的MOS晶體管制作不附加電 源開(kāi)關(guān)的SRAM存儲(chǔ)單元，是使漏電流下降的組合。若用該組合，由 于構(gòu)成已插入了電源開(kāi)關(guān)的SRAM1內(nèi)的存儲(chǔ)單元的晶體管，是用薄 膜的MOS晶體管制作的，故面積小動(dòng)作也快。此外，漏電流可以用 電源開(kāi)關(guān)進(jìn)行抑制。
此外，釆用用厚膜的MOS晶體管制作構(gòu)成未插入電源開(kāi)關(guān)的 SRAM2內(nèi)的存儲(chǔ)單元的晶體管的辦法，就可以使備用時(shí)的漏電流下 降。但是，由于人們認(rèn)為SRAM2的存儲(chǔ)單元的面積會(huì)增大，故如果 在電路面積不那么放在心上的電路或確實(shí)需要減少漏電流的電路中使 用，則該電路的優(yōu)點(diǎn)就更為突出。此外，在SRAM2的電路規(guī)模小的 情況下，該組合也是有效的。
Pattern3用薄膜且閾值電壓低的MOS晶體管制作SRAM2的存
22儲(chǔ)單元，SRAM2的存儲(chǔ)單元，用薄膜且閾值電壓高的MOS晶體管制 作。在構(gòu)成SRAM的存儲(chǔ)單元的MOS晶體管的閾值下降的情況下， 就會(huì)存在著漏電流增大備用時(shí)的功耗增大的問(wèn)題，和SRAM自身的動(dòng) 作寬裕度消失，存儲(chǔ)單元自身不能動(dòng)作的問(wèn)題。前者的問(wèn)題，可以采 用設(shè)置電源開(kāi)關(guān)的辦法避免。因此，只有在使用后者的問(wèn)題不會(huì)顯著 地出現(xiàn)的那樣的特性的MOS晶體管時(shí)，才可以實(shí)現(xiàn)該組合。
Pattern4，在Pattern3的組合之內(nèi)作為SRAM2的存儲(chǔ)單元的 MOS晶體管使用厚膜的MOS晶體管。歸因于此，電路面積雖然比 Pattern3變大，但是漏電流卻可以降低。
圖23示出了圖21的應(yīng)用例。作為混合裝配LSI的CHIP,包括 邏輯電路LOGIC;靜態(tài)存儲(chǔ)器電路SRAM1和SRAM2;作為在邏輯 電路和SRAM電路之間傳送數(shù)據(jù)的總線的BUS;在電源Vss與邏輯 電路的接地電位線Vssl之間將變成為開(kāi)關(guān)的nMOS晶體管N9;在電 源Vss和SRAM1的接地電位線Vssml之間作為開(kāi)關(guān)的nMOS晶體管 N10;輸出在備用狀態(tài)下的控制信號(hào)cntn和dtran的控制電路CNTS5; 產(chǎn)生襯底偏壓Vbn和Vbp的襯底偏壓控制電路VBBC。
通常，在系統(tǒng)LSI中，由于要通過(guò)總線在邏輯電路和SRAM電 路之間進(jìn)行數(shù)據(jù)的授受，故人們認(rèn)為在圖21的LSI電路中也要有總 線。因此，圖23的電路和圖21的電路不同之處，僅僅在于作為備用 狀態(tài)的控制電路的CNTS5，以下對(duì)該電路的動(dòng)作和總線的動(dòng)作進(jìn)行說(shuō) 明。
在要使LSI變成為備用狀態(tài)的情況下，由控制電路CNTS5使用 控制信號(hào)dtran控制邏輯電路，通過(guò)總線，使SRAMl中的在備用時(shí) 必須預(yù)先存儲(chǔ)好的數(shù)據(jù)退避到SRAM2中去。當(dāng)退避結(jié)束后，通過(guò) dtran把退避已經(jīng)結(jié)束的信息傳達(dá)給控制電路CNTS5。借助于此，從 控制電路CNTS5輸出要遷移到備用狀態(tài)的信號(hào)，并借助于開(kāi)關(guān)切斷 邏輯電路和SRAM1的電源，此外，還要給SRAM2加上使漏電流下 降那樣的襯底偏壓。反之，在要從備用狀態(tài)返回到有效狀態(tài)的情況下， 則從控制電路CNTS5輸出信號(hào)，向邏輯電路和SRAM1供給電源，同時(shí)把SRAM2的備用狀態(tài)的徹底品質(zhì)切換成有效狀態(tài)的偏壓。當(dāng)邏輯 電路和SRAM1的電源電壓和SRAM2的襯底電位穩(wěn)定后，就控制通 過(guò)控制信號(hào)dtran控制總線的電路，使先前退避到SRAM2中的 SRAM1的數(shù)據(jù)返回到退避前的地方。在該電路中，在備用時(shí)必須預(yù) 先保持起來(lái)的數(shù)據(jù)得以進(jìn)行保持，而且，得以減少與不需要預(yù)先保持 起來(lái)的數(shù)據(jù)量對(duì)應(yīng)的那么大的量的存儲(chǔ)單元的漏電流。
圖24示出了把SRAM分割成塊的第2變形例的SRAM電路及 其電源控制電路部分。在圖15中，SRAM電路雖然用1個(gè)降壓電路 用CNTV1控制SRAM電路的高電位一側(cè)的電位，但是借助于進(jìn)行分 割可以對(duì)每一個(gè)塊進(jìn)行最佳的控制(SRAM1要降壓，SRAM2由于要 進(jìn)行讀出和寫(xiě)入動(dòng)作，不降壓)。與圖15的情況下同樣，借助于在高 電位一側(cè)不降壓，使低電位一側(cè)升壓或借助于升壓降壓組合，可以得 到相同的效果。CNTV2可以分別使用圖17所示的電路。降壓電壓必 須作成為大于可以進(jìn)行SRAM的存儲(chǔ)保持的最低限的電壓。
圖25示出了把SRAM分割成塊的第3變形例的SRAM電路及 其電源控制電路部分。由4個(gè)SRAM塊SRAM1、SRAM2、SRAM3、 SRAM 4;用切斷各自的塊的電源的P溝型MOS晶體管構(gòu)成的開(kāi)關(guān) Pl、 PIO、 P11和P12;和控制該電源開(kāi)關(guān)的控制電路CNTS6構(gòu)成。 在備用時(shí)，切斷不需要保持?jǐn)?shù)據(jù)的塊的電源而不切斷需要保持?jǐn)?shù)據(jù)的 塊的電源。借助于該電路構(gòu)成，就可以使SRAM電路的漏電流變成為 那些僅僅需保持?jǐn)?shù)據(jù)的塊的漏電流的量。雖然示出的是P溝型MOS 晶體管的例子，從面積效率方面來(lái)看，就象先前已經(jīng)說(shuō)明的那樣，置 換成N溝型MOS晶體管的構(gòu)成的一方是有利的。
在圖21中，雖然采用的是設(shè)置不切斷電源的塊，以傳送雖然需 要保持信息但是在備用時(shí)卻可以切斷的別的塊的信息的構(gòu)成，但是， 倘采用本構(gòu)成，則不再需要進(jìn)行傳送數(shù)據(jù)的處理。但是，結(jié)果卻變成 為要附加檢測(cè)是否需要保持信息的手段以僅僅切斷那些不需要保持信 息的塊的電源開(kāi)關(guān)。
于是，作為控制電路CNTS6的控制方式，例如，可以考慮這樣的控制方式預(yù)先存儲(chǔ)好存放有必要的數(shù)據(jù)的塊，在要遷移到備用狀 態(tài)時(shí)，切斷未存放數(shù)據(jù)的那些塊的電源。此外，還可以考慮這樣的控 制方式在電路制作時(shí)，預(yù)先編制好要切斷電源的塊和不需要切斷電 源的塊的程序，根據(jù)該程序切斷電源。只要如上所述那樣地變更控制 電路CNTS6的控制方式，就可以實(shí)現(xiàn)各種各樣的電源切斷圖形。
圖26是把圖24的CNTV2作成為連接到3個(gè)電源狀態(tài)中的任何 一狀態(tài)上的開(kāi)關(guān)的圖。所謂3個(gè)電源狀態(tài)，指的是與從外部供給的電 源電壓Vdd進(jìn)行連接的狀態(tài)、與在SRAM中比可以保持?jǐn)?shù)據(jù)的Vdd 還低的電壓的電源進(jìn)行連接的狀態(tài)、和可以切斷電源的狀態(tài)。在可以 連接到3個(gè)電源狀態(tài)上的情況下，在有效狀態(tài)的情況下，所有的塊的 電源都與Vdd連接，在備用狀態(tài)下那些需要保持?jǐn)?shù)據(jù)的塊的電源連接 到比Vdd低的電壓的電源上，而那些不需要保持?jǐn)?shù)據(jù)的塊的電源則切 斷。借助于此，那些需要保持?jǐn)?shù)據(jù)的塊的漏電流也可以減小。圖中的 PDC是降壓電路，用比電源Vdd還低的電壓，輸出SRAM的存儲(chǔ)單 元可以保持?jǐn)?shù)據(jù)的電壓。若用該電路，根據(jù)輸入進(jìn)來(lái)的控制信號(hào)cntpl 的值切換開(kāi)關(guān)就可以把存儲(chǔ)器電源Vddm換接到Vdd或使Vdd降壓 后的電路或者與什么都不連接的狀態(tài)上。
若使用圖25的電路，雖然可以減小備用狀態(tài)的漏電流，但是， 例如在有效狀態(tài)下正在進(jìn)行存取的SRAM塊的電源要連接到Vdd上， 未進(jìn)行存取的塊的電源則要連接到比Vdd低的電壓的電源上。借助于 此，也可以減小有效時(shí)的不需要的SRAM塊的漏電流。還可以把 CNTV2從降壓電路改為升壓電路，并插入到與存儲(chǔ)單元的低電位一側(cè) 的電源之間。另外，在圖24、圖25中，雖然特地把SRAM電路分割 成4個(gè)塊，但是，作為電路構(gòu)成來(lái)說(shuō)，在有l(wèi)個(gè)以上的塊的情況下也 可以應(yīng)用。
以上，雖然說(shuō)明的是MOS(金屬-氧化物-半導(dǎo)體)晶體管，但是即 便是置換成不使用氧化膜的MIS(金屬-絕緣體-半導(dǎo)體)晶體管，在本發(fā) 明的效果方面也不會(huì)有什么不同。
倘采用本發(fā)明，則可以用混合裝配有邏輯電路和SRAM電路的 LSI減小備用時(shí)的功耗。
權(quán)利要求
1. 一種半導(dǎo)體器件，具有具備第1MIS晶體管、第2MIS晶體管、第3MIS晶體管和第4MIS晶體管的第1存儲(chǔ)單元；具備第5MIS晶體管、第6MIS晶體管、第7MIS晶體管和第8MIS晶體管的第2存儲(chǔ)單元，上述第1～第8MIS晶體管皆為N溝型，且上述第1MIS晶體管的柵極絕緣膜厚度比上述第5MIS晶體管的柵極絕緣膜厚度小。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，還具有 輸入輸出電路內(nèi)的第9MIS晶體管；和具備第10MIS晶體管的邏輯電路，上述第9MIS晶體管的柵極絕緣膜厚度比上述第1MIS晶體管的 柵極絕緣膜厚度大，上述第10MIS晶體管的柵極絕緣膜厚度比上述第5MIS晶體管的 柵極絕緣膜厚度小。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件， 還具備輸入輸出電路和邏輯電路，上述邏輯電路內(nèi)的MIS晶體管的柵極絕緣膜厚度與上述第1MIS 晶體管的柵極絕緣膜厚度相等，上述輸入輸出電路內(nèi)的MIS晶體管的柵極絕緣膜厚度與上述第5 MIS晶體管的柵極絕緣膜厚度相等，上述第1存儲(chǔ)單元具備P溝型的第9MIS晶體管和P溝型的第 10MIS晶體管，上述第2存儲(chǔ)單元具備P溝型的第IIMIS晶體管和P溝型的第 12MIS晶體管，上述第3MIS晶體管和上述第4MIS晶體管的柵極連接到字線上， 上述第1MIS晶體管的柵極連接到上述第4MIS晶體管，漏極與上述 第3MIS晶體管連接，上述第2MIS晶體管的柵極與上述第3MIS晶體管連接，漏極與上述第2MIS晶體管連接，上述第7MIS晶體管和上述第8MIS晶體管的柵極連接到字線上， 上述第5MIS晶體管的柵極連接到上述第8MIS晶體管，漏極與上述 第7MIS晶體管連接，上述第6MIS晶體管的柵極與上述第7MIS晶 體管連接，漏極與上述第8MIS晶體管連接。
4. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，還具有在上述第1存儲(chǔ)單元的動(dòng)作電壓供給點(diǎn)與電源線之間具有 源漏通路的第9MIS晶體管，上述第9MIS晶體管被控制為使得在第1狀態(tài)中變成為OFF狀 態(tài)，在第2狀態(tài)中變成為ON狀態(tài)，在從上述第2狀態(tài)向上述第1狀態(tài)變化之前，把上述第1存儲(chǔ)單 元的信息存儲(chǔ)到上述第2存儲(chǔ)單元中。
5. —種半導(dǎo)體器件，具有配置在多條字線和位線的交點(diǎn)上的多個(gè)存儲(chǔ)單元， 被供給有第1動(dòng)作電壓的第1節(jié)點(diǎn)，被供給有低于上述第1動(dòng)作電壓的第2動(dòng)作電壓的第2節(jié)點(diǎn)， 連接在上述位線上的讀寫(xiě)控制電路， 對(duì)上述字線進(jìn)行選擇的譯碼器， 連接在上述譯碼器與上述第1節(jié)點(diǎn)之間的第1開(kāi)關(guān)， 連接在上述讀寫(xiě)控制電路與上述第2節(jié)點(diǎn)之間的第2開(kāi)關(guān)， 上述第l開(kāi)關(guān)被設(shè)置成將上述譯碼器而不是上述讀寫(xiě)控制電路連 接于上述第1節(jié)點(diǎn)，上述第2開(kāi)關(guān)被設(shè)置成將上述讀寫(xiě)控制電路而不 是上述譯碼器連接于上述第2節(jié)點(diǎn)，從而使上述譯碼器的漏電流由上 述第1開(kāi)關(guān)的動(dòng)作所控制，而上述讀寫(xiě)控制電路的漏電流由上述第2 開(kāi)關(guān)的動(dòng)作所控制。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，上述第1開(kāi)關(guān)具有把源漏通路連接在上述譯碼器與上述第1節(jié)點(diǎn) 之間的P溝型第1MIS晶體管，上述第2開(kāi)關(guān)具有把源漏通路連接在上述讀寫(xiě)控制電路與上述第2節(jié)點(diǎn)之間的N溝型第2MIS晶體管。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還具有 具備多個(gè)MIS晶體管的邏輯電路，和第3MIS晶體管，其源漏通路位于上述第3MIS晶體管的動(dòng)作電 壓點(diǎn)與電源線之間，上述第3MIS晶體管的柵極絕緣膜厚度比上述第 1MIS晶體管的柵極絕緣膜厚度大。
8. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，上述多個(gè)存儲(chǔ)單元被分 割成塊，在每一個(gè)上述塊中都具有對(duì)存儲(chǔ)單元的動(dòng)作電壓進(jìn)行控制的 開(kāi)關(guān)。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體器件， 還具有輸入輸出電路，上述輸入輸出電路內(nèi)的MIS晶體管的柵極絕緣膜厚度比構(gòu)成控 制各個(gè)塊的上述動(dòng)作電壓的各開(kāi)關(guān)的MIS晶體管的柵極絕緣膜厚度 厚。
10. —種半導(dǎo)體器件，具有配置在多條字線和位線的交點(diǎn)上的多個(gè)存儲(chǔ)單元，供給第1電壓的第1電源線，供給低于上述第1電壓的第2電壓的第2電源線，連接在上述位線上的讀寫(xiě)控制電路，對(duì)上述字線進(jìn)行選擇的譯碼器，連接在上述譯碼器與上述第1電源線之間的第1開(kāi)關(guān)， 連接在上述讀寫(xiě)控制電路和上述第2電源線之間的第2開(kāi)關(guān)， 上述譯碼器直接連接于上述第2電源線。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，上述讀寫(xiě)控制電路直 接連接于上述第1電源線。
12. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體器件，上述位線被用于預(yù)充 電動(dòng)作的上述第1電壓進(jìn)行預(yù)充電。
全文摘要
本發(fā)明涉及混合裝配有邏輯電路和SRAM電路的系統(tǒng)LSI，特別是涉及減小漏電流，減小備用狀態(tài)的功耗的半導(dǎo)體器件。在系統(tǒng)LSI中的邏輯電路上設(shè)置電源開(kāi)關(guān)，在備用時(shí)，切斷該開(kāi)關(guān)以減小漏電流。同時(shí)，在SRAM電路中，控制襯底偏壓以減小漏電流。
文檔編號(hào)H01L29/94GK101488366SQ20091000743
公開(kāi)日2009年7月22日 申請(qǐng)日期2002年10月22日 優(yōu)先權(quán)日2001年10月23日
發(fā)明者山岡雅直, 松井重純, 石橋孝一郎, 長(zhǎng)田健一 申請(qǐng)人:株式會(huì)社瑞薩科技