專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體制造領域，尤其涉及半導體器件及其制造方法。
背景技術：
半導體器件廣泛應用于集成電路，半導體器件的性能嚴重影響集成電路的性能。 氮化物只讀存儲器(NROM, Nitride Read-Only Memory)包含雙疊多晶硅柵(stacked dual poly-silicon)結構，該結構用作 NROM 的控制柵(Control Gate)和字線(WL，Word Line)。 所述雙疊多晶硅柵結構包含第一柵(Polyl)和第二柵(Poly2)，其中Polyl位于Poly2下方。當Polyl和Poly2均采用非晶硅材料形成，形成工藝通常為低溫下的爐管工藝 (Furnace Process)，所述低溫可以為500 550攝氏度(V )。在形成Polyl后，需要經(jīng)過 必要的熱處理(Thermal Process)過程，然后再沉積Poly2。但在實際制造過程中，由于熱處理過程會使Polyl部分結晶，且所述結晶的晶向 為一隨機方向，而Poly2仍然為非晶硅，因此通過現(xiàn)有方案制作出的雙柵NR0M中，將導致下 述問題1，參照圖1，為現(xiàn)有雙柵NR0M部分結構的透射電子顯微結果圖，從該圖可以看出， 一方面Polyl和Poly2之間產(chǎn)生了明顯的分界面10，另一方面，Polyl靠近底部的側面有損 壞，見圖中圓圈標明的區(qū)域。2，由于Polyl在Poly2沉積后是部分或全部結晶的，具有隨機晶向的晶粒組成，而 Poly的蝕刻速率會受晶粒晶向的影響，這導致雙疊多晶硅柵結構蝕刻的寬度尺寸相差很 大。3，由于Polyl和Poly2晶體結構不匹配，它們在熱處理過程中重結晶行為不一致； 而且熱膨脹系數(shù)也不匹配，其最后的結果是雙疊多晶硅柵在后續(xù)的熱處理過程中會發(fā)生變 形，從而進一步降低硅柵的尺寸均勻性。上述問題導致Polyl和Poly2的性質不匹配，進而降低NR0M的性能。

發(fā)明內容
本發(fā)明解決的是包含雙疊多晶硅柵的半導體器件中雙柵晶體結構不匹配不同而 使得雙柵性質不匹配，降低NR0M性能的問題。本發(fā)明提出了半導體器件，包含雙疊多晶硅柵結構，所述雙疊多晶硅柵結構由第 一柵及第二柵構成，第二柵疊于第一柵上，其中所述第一柵的結構及第二柵的結構為晶體 結構，第一柵與第二柵的晶粒大小匹配，且第一柵與第二柵的晶向結構匹配。本發(fā)明還提出了半導體器件制造方法，所述半導體器件包括雙疊多晶硅柵結構， 所述雙疊多晶硅柵結構由第一柵及第二柵構成，第二柵疊于第一柵上，包括用爐管工藝形 成所述第一柵；對第一柵多晶硅進行熱處理；第一柵多晶硅圖形化；用單片腔式化學氣相 沉積工藝形成所述第二柵，由于采用單片腔式化學氣相沉積工藝沉積可以對Poly2的晶粒大小和晶粒晶向進行很好的調節(jié)和控制，而且多晶硅沉積的重復性好，在沉積前其中所述 第一柵及第二柵的結構為晶體結構，第一柵與第二柵的晶粒大小匹配，且第一柵與第二柵 的晶向結構匹配。本發(fā)明提出的方案中由于雙疊多晶硅柵結構中第一柵及第二柵的結構為晶體結 構，且Polyl和Poly2的晶粒大小和晶粒晶向結構分別匹配，因此避免了 Polyl和Poly2的 性質不匹配、在制造過程中Polyl和Poly2重結晶行為不一致，使得Polyl及Poly2產(chǎn)生交 界面且Polyl側面有損壞，各個雙疊多晶硅柵結構形狀發(fā)生扭曲變形、寬度尺寸均勻性不 好，進而降低NR0M性能的問題。


圖1為現(xiàn)有雙柵NR0M部分結構的掃描結果圖；圖2為本發(fā)明實施例中雙柵NR0M部分結構的掃描結果圖；圖3為本發(fā)明實施例提出的半導體器件制造方法流程圖。
具體實施例方式盡管下面將參照附圖對本發(fā)明進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施 例，應該理解本領域技術人員可以修改在此描述的本發(fā)明而仍然實現(xiàn)本發(fā)明的有利效果。 因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限 制。為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能 和結構，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開 發(fā)中，必須作出大量實施細節(jié)以實現(xiàn)開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的 限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費 時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比率，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。本發(fā)明實施例提出的半導體器件包含雙疊多晶硅柵結構，所述雙疊多晶硅柵結構 由第一柵及第二柵構成，第二柵疊于第一柵上，所述第一柵的結構及第二柵的結構為晶體 結構，且晶粒大小和晶粒晶向結構匹配。本實施例中第一柵和第二柵晶體結構通常是晶體 硅結構，該半導體器件可用于構成NR0M。由于雙疊多晶硅柵結構中第一柵及第二柵的結構為晶體結構，且晶粒大小和晶粒 晶向結構匹配，因此Polyl及Poly2將不會產(chǎn)生交界面且Polyl無損壞，如圖2所示，且各 個雙疊多晶硅柵結構的寬度相差很小，Polyl和Poly2的性質匹配，提高了 NR0M的性能。本發(fā)明實施例還提出了上述半導體器件的制造方法，所述半導體器件包括雙疊多 晶硅柵結構，所述雙疊多晶硅柵結構由第一柵及第二柵構成，第二柵疊于第一柵上。本實施 例中，所述器件用于NR0M。參照圖3，為本發(fā)明實施例提出的半導體器件制造方法流程圖， 結合該圖，該方法包括步驟1，用Furnace工藝形成所述第一柵，所述第一柵的結構為晶體結構；
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較佳的，該Furnace工藝的工藝溫度為580 750攝氏度。步驟2，進行熱處理及對第一柵圖形化；其中熱處理過程和第一柵圖形化的處理 次序在具體實施時，可以是先進行熱處理再進行圖形化，也可以是先進行圖形化，再進行熱處理。步驟3，用單片式化學氣相沉積(CVD)工藝形成所述第二柵，所述第二柵的結構為 晶體結構，第一柵與第二柵的晶粒大小匹配，且第一柵與第二柵的晶向結構匹配。較佳的，該化學氣相沉積工藝的工藝溫度為600 850攝氏度。為簡便起見，上述制造過程主要提及與現(xiàn)有技術相區(qū)別的處理過程，其中可能包 含的其他常規(guī)處理過程容易得到，此處無需提及。在上述制造過程中，由于采用上述方法形成的第一柵和第二柵為晶體結構，且由 于CVD工藝能夠調整第二柵的晶向，使得第二柵和第一柵的晶粒大小和晶粒晶向結構匹 配，于是第二柵和第一柵的性質會有較好的匹配，進而提高了器件所在電路的性能。顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍 之內，則本發(fā)明也意圖包含這些改動和變型在內。
權利要求
一種半導體器件，包含雙疊多晶硅柵結構，所述雙疊多晶硅柵結構由第一柵及第二柵構成，第二柵疊于第一柵上，其特征在于，所述第一柵的結構及第二柵的結構為晶體結構，第一柵與第二柵的晶粒大小匹配，且第一柵與第二柵的晶向結構匹配。
2.如權利要求1所述的器件，其特征在于，所述第一柵及第二柵為晶體硅結構。
3.一種半導體器件制作方法，所述半導體器件包括雙疊多晶硅柵結構，所述雙疊多晶 硅柵結構由第一柵及第二柵構成，第二柵疊于第一柵上，其特征在于，包括用爐管工藝形成所述第一柵； 進行熱處理及對第一柵圖形化；用單片式化學氣相沉積工藝形成所述第二柵，其中所述第一柵及第二柵的結構為晶體 結構，第一柵與第二柵的晶粒大小匹配，且第一柵與第二柵的晶向結構匹配。
4.如權利要求3所述的方法，其特征在于，所述晶體結構為晶體硅結構。
5.如權利要求3所述的方法，其特征在于，所述爐管工藝的工藝溫度為580 750攝氏度。
6.如權利要求3所述的方法，其特征在于，所述單片式化學氣相沉積工藝的工藝溫度 為600 850攝氏度。
7.如權利要求3 6中任一項權利要求所述的方法，其特征在于，制作第二柵的工藝的 工藝溫度比制作第一柵的工藝的工藝溫度高20 200攝氏度。
全文摘要
本發(fā)明提供了半導體器件及其制造方法，以提高半導體器件中雙疊多晶硅柵的雙柵匹配程度，進而提高半導體器件所在集成電路的性能。該器件包括雙疊多晶硅柵結構，所述雙疊多晶硅柵結構由第一柵及第二柵構成，第二柵疊于第一柵上，所述第一柵的結構及第二柵的結構為晶體結構，第一柵與第二柵的晶粒大小匹配，且第一柵與第二柵的晶向結構匹配。
文檔編號H01L27/112GK101877354SQ200910050409
公開日2010年11月3日 申請日期2009年4月30日 優(yōu)先權日2009年4月30日
發(fā)明者卓起德, 張文廣, 徐偉中, 林德成, 游寬結 申請人:中芯國際集成電路制造(上海)有限公司