專利名稱：金屬柵電極形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路制造領(lǐng)域，尤其涉及一種用于CMOS工藝的金屬柵電極 形成方法。
背景技術(shù)：
集成電路尤其超大規(guī)模集成電路的主要器件是金屬-氧化物-半導體場效應(yīng)晶體 管(M0S晶體管)。自M0S晶體管發(fā)明以來，其幾何尺寸按照摩爾定律一直在不斷縮小，目前 其特征尺寸發(fā)展已進入45納米范圍，在此尺度下，各種因為器件的物理極限所帶來的二級 效應(yīng)逐漸不可避免，器件的特征尺寸按比例縮小變得越來越困難。其中，在M0S晶體管器件 及其電路制造領(lǐng)域，最具挑戰(zhàn)性的是傳統(tǒng)CMOS工藝在器件按比例縮小過程中由于多晶硅、 Si02或者SiON柵介質(zhì)層厚度減小所帶來的從柵極向襯底的漏電流問題。當前在CMOS工藝中已提出的解決方法是，采用高K柵介質(zhì)材料代替?zhèn)鹘y(tǒng)的Si02柵 介質(zhì)，并使用金屬作為柵電極與之匹配以避免柵極損耗以及硼滲透所導致的漏電流問題。 目前高K柵介質(zhì)材料的研究已經(jīng)較為成熟，多選用鉿基材料(如Hf02等)，而位于柵介質(zhì)層 上的柵電極的材料選擇及其制備工藝尚不成熟。目前現(xiàn)有的一種金屬柵電極的制備技術(shù)為使用功函數(shù)可調(diào)的兩種金屬，分別作 為CMOS工藝中NM0S晶體管以及PM0S晶體管的柵電極，這樣形成的CMOS器件因為具備更 優(yōu)異的器件性能，且易于與現(xiàn)有的CMOS工藝兼容而被業(yè)界所廣泛接受。比如，美國專利 US6586288公開了一種CMOS工藝中金屬柵電極的形成方法，其主要步驟包括首先如圖la，在襯底100上形成N阱(N_well)和P阱(P_well)；在N阱和P阱的 表面依次形成柵介質(zhì)層101和偽柵102，并刻蝕偽柵102以及柵介質(zhì)層101 ；然后在N阱和 P阱內(nèi)、偽柵102以及柵介質(zhì)層101兩側(cè)進行等離子摻雜，形成源區(qū)以及漏區(qū)。所述柵介質(zhì)層101的材料可以為氧化硅、氮氧化硅、高介電常數(shù)材料中的一種，可 以通過外延生長或者沉積方式形成。所述偽柵102的材料可為氮化硅(Si3N4)或多晶硅等， 可以通過等離子增強化學氣相沉積形成。如圖lb所示，在上述結(jié)構(gòu)的表面覆蓋間隔層103，然后采用機械拋光或者刻蝕工 藝刻蝕間隔層103，直至露出偽柵102，使得間隔層103與偽柵102的頂部齊平。如圖lc所示，在NM0S晶體管區(qū)域上形成第一掩膜層104，所述第一掩膜層104可 以為氧化硅或者氮化硅，以第一掩膜層104為掩膜刻蝕掉PM0S晶體管區(qū)域的偽柵102，形成
第一凹槽。如圖Id所示，在PM0S晶體管區(qū)域以及第一掩膜層104的表面形成第一金屬層 105，此時在第一凹槽的側(cè)壁以及底部也形成有第一金屬層105。如圖le所示，去除第一凹槽側(cè)壁以及底部以外部分的第一金屬層105，然后再去 除NM0S晶體管區(qū)域上的第一掩膜層104。如圖If所示，在PM0S晶體管區(qū)域上形成第二掩膜層106，所述第二掩膜層106可 以為氧化硅或者氮化硅，然后以第二掩膜層106為掩膜刻蝕掉NM0S晶體管區(qū)域的偽柵102形成第二凹槽。如圖lg，在NM0S晶體管區(qū)域以及第二掩膜層106的表面形成第二金屬層107，此 時在第二凹槽的側(cè)壁和底部也形成有第二金屬層107。如圖lh，去除第二凹槽的側(cè)壁以及底部以外部分的第二金屬層107，然后再去除 PM0S晶體管區(qū)域上的第二掩膜層106。如圖li，在第一凹槽以及第二凹槽內(nèi)填充互連金屬，所述第一金屬層105構(gòu)成 PM0S晶體管的金屬柵電極，第二金屬層106構(gòu)成NM0S晶體管的金屬柵電極。經(jīng)過上述步驟，分別形成了 NM0S和PM0S晶體管的金屬柵電極，其中NM0S晶體管 的金屬柵電極即第二金屬層107的可選材料為W、Ti、Ta、Mo、A1以及TaCx等，PMOS晶體管 的金屬柵電極即第一金屬層105的可選材料為WN、TiN、TaN、MoN、AlN以及TaCxNy等。在上述工藝中，刻蝕了兩次偽柵，形成了兩次掩膜層以及金屬層，在實際工藝中操 作制程較為復雜，且TaCx、TaCxNy性質(zhì)不夠穩(wěn)定，采用其作為柵電極時，直接沉積金屬柵電極 的工藝條件難以控制，需要進一步改進。
發(fā)明內(nèi)容
本發(fā)明所解決的問題是提供一種工藝制程簡單、柵電極材料性質(zhì)穩(wěn)定且與現(xiàn)有 CMOS工藝相兼容的金屬柵電極形成方法。為解決上述問題，本發(fā)明提供一種可用于CMOS工藝的金屬柵電極形成方法，包 括提供一半導體襯底，所述半導體襯底分為NM0S晶體管區(qū)域和PM0S晶體管區(qū)域；所 述NM0S晶體管區(qū)域和PM0S晶體管區(qū)域均形成有柵介質(zhì)層以及位于柵介質(zhì)層表面的偽柵；在所述半導體襯底上形成間隔層，所述間隔層與偽柵頂部齊平；去除NM0S晶體管區(qū)域和PM0S晶體管區(qū)域上的偽柵，形成凹槽；至少在凹槽的底部形成金屬鉭層；將金屬鉭層碳化為TaCx層；將PM0S晶體管區(qū)域的TaCx層氮化為TaCxNy層。本發(fā)明還提供了另一種金屬柵電極的形成方法，包括提供一半導體襯底，所述半導體襯底分為NM0S晶體管區(qū)域和PM0S晶體管區(qū)域；所 述NM0S晶體管區(qū)域和PM0S晶體管區(qū)域均形成有偽柵；在所述半導體襯底上形成間隔層，所述間隔層與偽柵的頂部齊平；去除NM0S晶體管區(qū)域和PM0S晶體管區(qū)域的偽柵，形成凹槽；在凹槽的底部形成柵介質(zhì)層；至少在凹槽底部的柵介質(zhì)層上形成金屬鉭層；將金屬鉭層碳化為TaCx層；將PM0S晶體管區(qū)域的TaCx層氮化為TaCxNy層。與現(xiàn)有的CMOS工藝中金屬柵電極形成方法相比較，本發(fā)明利用掩膜工序以及等 離子摻雜，在金屬鉭層基礎(chǔ)上，先整體碳化形成TaCx層作為NM0S晶體管的金屬柵電極，再 局部氮化形成TaCxNy層作為PM0S晶體管的金屬柵電極，大幅簡化了工藝步驟，且得到的金 屬柵電極性質(zhì)穩(wěn)定易于工藝控制。
通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其他目 的、特征和優(yōu)勢將更加清晰。附圖中與現(xiàn)有技術(shù)相同的部件使用了相同的附圖標記。附圖 并未按比例繪制，重點在于示出本發(fā)明的主旨。在附圖中為清楚起見，放大了層和區(qū)域的尺 寸。圖la至圖li是現(xiàn)有的一種金屬柵電極的形成方法剖面結(jié)構(gòu)示圖；圖2是本發(fā)明的金屬柵電極形成方法的流程示意圖；圖3A至圖3J為本發(fā)明的金屬柵電極形成方法第一實施例剖面結(jié)構(gòu)示圖；圖4是本發(fā)明的另一種金屬柵電極形成方法的流程示意圖；圖5A至圖5K為本發(fā)明的金屬柵電極形成方法第二實施例剖面結(jié)構(gòu)示具體實施例方式本發(fā)明提供了一種用于CMOS工藝的金屬柵電極形成方法，其流程如圖2所示，基 本步驟如下S10 提供一半導體襯底，在半導體襯底上形成N阱(N-well)和P阱(P_well)；在 N阱和P阱的表面依次形成柵介質(zhì)層和偽柵，并刻蝕偽柵以及柵介質(zhì)層；然后在N阱和P阱 內(nèi)、柵介質(zhì)層以及偽柵的兩側(cè)進行等離子摻雜，形成源區(qū)以及漏區(qū)。此處的步驟與常規(guī)CMOS
工藝兼容。S11 在上述步驟所形成的結(jié)構(gòu)表面覆蓋間隔層；減薄所述間隔層直至露出偽柵， 使得間隔層與偽柵的頂部齊平。S12:去除NM0S晶體管區(qū)域以及PM0S晶體管區(qū)域上的偽柵，形成凹槽，所述凹槽底 部露出柵介質(zhì)層。S13 在所述凹槽的側(cè)壁、底部以及間隔層的表面形成連續(xù)的金屬鉭層。S14 在含碳氣體環(huán)境下，使用等離子摻雜將所述金屬鉭層碳化為TaCx層，其中x 表征碳化后TaCx層中碳元素的含量。S15 在NM0S晶體管區(qū)域的TaCx層表面形成掩膜層。S16 在氮氣體環(huán)境下，使用等離子摻雜將PM0S晶體管區(qū)域的TaCx層氮化為TaCxNy 層，其中y表征氮化后形成的TaCxNy層中氮元素的含量。S17:去除所述掩膜層。S18 在底部形成有TaCx層或TaCxNy層的凹槽內(nèi)填充互連金屬。S19 去除間隔層上的互連金屬、TaCx層以及TaCxNy層，直至露出間隔層。最終完成CMOS工藝中金屬柵電極的制備，其中NM0S晶體管區(qū)域的凹槽底部的 TaCx層作為NM0S晶體管的金屬柵電極，PM0S晶體管區(qū)域的凹槽底部的TaCxNy層作為PM0S 晶體管的金屬柵電極。下面結(jié)合工藝制程剖面示意圖對上述實施方式作進一步介紹，圖3A至圖3J為本 發(fā)明的金屬柵電極形成方法第一實施例的剖面示意圖。如圖3A所示，提供半導體襯底200，所述半導體襯底200可以為P型也可以為N 型，本實施例中以P型為例加以說明。所述半導體襯底200上分為NM0S晶體管區(qū)域和PM0S晶體管區(qū)域。在NM0S晶體管區(qū)域以及PM0S晶體管區(qū)域之間形成有淺溝槽隔離(STI)。所 述半導體襯底200的PM0S晶體管區(qū)域形成有N阱(Niell)，NM0S晶體管區(qū)域形成有P阱 (P-well)；在所述N阱以及P阱表面均形成有柵介質(zhì)層201以及位于柵介質(zhì)層201表面的 偽柵202 ；在PM0S晶體管區(qū)域，所述柵介質(zhì)層201兩側(cè)的N阱內(nèi)形成有P+型源極和漏極 (圖中未標號)；在NM0S晶體管區(qū)域，所述柵介質(zhì)層201兩側(cè)的P阱內(nèi)形成有N+型源極和 漏極；所述柵介質(zhì)層201以及偽柵202的兩側(cè)壁上還形成有間隙壁(未標號)。其中所述偽柵202與標準CMOS工藝中形成的柵電極相類似，但是在本發(fā)明中由于 偽柵202不具備實際的柵電極作用，且在后續(xù)工藝中將被去除，故命名為偽柵，特此說明。所述柵介質(zhì)層201可以為二氧化硅等傳統(tǒng)的柵介質(zhì)材料，也可以為高介電常數(shù)材 料如&02等。作為優(yōu)選方案，本實施例所述柵介質(zhì)層201沿半導體襯底表面向上依次包括 厚度為0. 5 2nm的Hf02柵絕緣膜以及厚度為0. 5 lnm的Dy203帶隙層(圖中未示出)； 所述帶隙層可用于調(diào)節(jié)柵介質(zhì)層201附近的能帶，以便調(diào)整金屬柵電極的功函數(shù)而獲取較 佳的器件性能，具體的厚度可以根據(jù)實際需要進行選擇。由于所述偽柵202在后段工藝中將被去除，所以為了后段工藝進行選擇性刻蝕的 便利，可選擇為半導體工藝中常用材料，本實施例中，所述偽柵202材料可以為氮化硅、多 晶硅、氧化硅，厚度約為150 500nm。形成上述結(jié)構(gòu)可以采用現(xiàn)有的標準CMOS工藝，本領(lǐng)域人員應(yīng)當能夠容易推得，不 再贅述。如圖3B所示，在上述NM0S晶體管區(qū)域以及PM0S區(qū)域的表面形成一層足夠厚的間 隔層203，以覆蓋整個結(jié)構(gòu)，通常為絕緣材料。本實施例所述間隔層203的材料為氧化硅，可 以采用化學氣相沉積等工藝沉積，然后再用化學機械拋光或者反應(yīng)離子刻蝕等工藝減薄間 隔層203，直至露出偽柵202，使得間隔層203與偽柵202的頂部齊平。如圖3C所示，去除NM0S晶體管區(qū)域以及PM0S晶體管區(qū)域上的偽柵202，形成凹 槽，所述凹槽的底部露出柵介質(zhì)層201。在本實施例中，偽柵202材料為氮化硅，可使用熱磷 酸進行選擇性濕法刻蝕去除。如圖3D所示，在圖3C所示結(jié)構(gòu)的表面形成一層比較薄的金屬鉭層204，厚度大約 為5-50nm。可采用物理氣相淀積(PVD)或者原子層淀積(ALD)工藝，使得所述金屬鉭層均 勻分布在凹槽的側(cè)壁、底部以及間隔層203表面。如圖3E所示，向等離子摻雜反應(yīng)腔中通入甲烷CH4氣體，進行等離子摻雜，將所述 的金屬鉭層204碳化為TaCx層205。所述TaCx層205的x的值表征該合金中碳的含量，取決于等離子摻雜的反應(yīng)條件， 將決定所形成的TaCx層205也即NM0S晶體管金屬柵電極的功函數(shù)。在實際工藝中可根據(jù) 需要選擇x的值。本實施例中，x的值范圍為2 5，所采用的等離子摻雜參數(shù)為氣體壓強 0. 5 5托(1托=133. 322帕)，射頻功率100 1000瓦，反應(yīng)時間5 100秒，通入氣體 主要為甲烷。作為一個具體實施例，形成TaCx層的工藝為在甲烷環(huán)境下，氣體壓強為3托，射 頻功率為800w，反應(yīng)時間為50秒，對金屬鉭層204進行的等離子摻雜，可以獲得x值大約為 4的TaCx層。同時經(jīng)過實驗，x的值基本隨著氣體壓強的增大，射頻功率的增加以及摻雜時 間的延長而呈上升的趨勢。
如圖3F所示，在TaCx層205上形成一層比較薄的掩膜層206，所述掩膜層206為 硬掩膜，可采用氧化硅等常規(guī)材料，可通過化學氣相沉積CVD工藝形成，厚度大約為10 50nmo如圖3G所示，刻蝕去除PM0S晶體管區(qū)域上的掩膜層206，曝露出位于PM0S晶體管 區(qū)域的TaCx層205，保留位于NM0S晶體管區(qū)域的掩膜層206。如圖3H所示，向等離子摻雜反應(yīng)腔中通入氮氣，進行等離子摻雜，將PM0S晶體管 區(qū)域上曝露的TaCx層205氮化為TaCxNy層205a。所述TaCxNy層中y的值表征氮的含量，也同樣取決于等離子摻雜的反應(yīng)條件。同 時，所述y值影響獲得的TaCxNy層即PM0S晶體管金屬柵電極的功函數(shù)，因此可根據(jù)需要調(diào) 整。本實施例中，y的值范圍為2 7，采用的等離子摻雜參數(shù)為壓強0. 5 5托，射頻功 率100 1000瓦，反應(yīng)時間5 500秒，通入氣體主要為氮氣。作為一個具體實施例，形成TaCxNy層的工藝為在氮氣環(huán)境下，氣體壓強為4托，射 頻功率為800w，反應(yīng)時間50秒，對PM0S晶體管區(qū)域上曝露的TaCx層205進行等離子摻雜， 可以獲得y值大約為5的TaCxNy層。同樣經(jīng)過實驗，y的值也隨著氣體壓強的增大，射頻功 率的增加以及摻雜時間的延長而呈上升的趨勢。如圖31所示，去除掩膜層206。在本實施例中，掩膜層206的材料為氧化硅，可采 用氫氟酸進行選擇性濕法刻蝕去除。經(jīng)過上述工藝形成了本發(fā)明所述的金屬柵電極。其中，TaCx層205構(gòu)成了 NM0S晶 體管的金屬柵電極，而TaCxNy層205a則構(gòu)成了 PM0S晶體管的金屬柵電極。本實施例還包括以下后續(xù)步驟如圖3J所示，在側(cè)壁和底部覆蓋有TaCx層205或 TaCxNy層205a的凹槽內(nèi)填充鋁、銅或者鎢等金屬，形成互連金屬207以降低互連電阻，然后 用化學機械拋光或者反應(yīng)離子刻蝕等工藝去除間隔層203上的溢出的互連金屬207以及 TaCx層205、TaCxNy層205a，直至露出間隔層203。作為優(yōu)選方案，本實施例使用化學機械拋 光，得到的器件表面更為平整，且工藝步驟較為簡單。從上述工藝流程可知，本發(fā)明所述金屬柵電極的形成方法與現(xiàn)有技術(shù)相比，一次 性去除了偽柵202，只需進行一次掩膜，NM0S晶體管和PM0S晶體管的金屬柵電極均由同一 層金屬鉭層處理獲得，工藝步驟大大簡化；另一方面，利用等離子摻雜對金屬鉭層進行整 體碳化再局部氮化工藝，分別在NM0S晶體管區(qū)域以及PM0S晶體管區(qū)域獲得TaCx層以及 TaCxNy層作為各自金屬柵電極，與現(xiàn)有技術(shù)直接沉積的方式相比，所獲得的金屬柵電極性質(zhì) 更穩(wěn)定、工藝也更易于控制。同時，本發(fā)明的柵介質(zhì)層201包括11 )2柵絕緣膜以及形成于柵 絕緣膜表面的Dy203帶隙層，進一步調(diào)整兩邊柵極金屬的功函數(shù)以接近4. 2/4. 9eV和帶邊， 獲得的半導體結(jié)構(gòu)將具有較好的器件性能。在上述實施方式中，依次在半導體襯底表面形成高介電常數(shù)材料的柵介質(zhì)層以及 偽柵，然而該工藝較為復雜，還可以采取先只形成偽柵，然后在后段工藝去除偽柵后形成柵 介質(zhì)層的方案，以進一步簡化工藝。因此本發(fā)明還提供了另一種金屬柵電極形成方法，其流 程如圖4所示，基本步驟如下S20 提供一半導體襯底，在半導體襯底上形成N阱(N-well)和P阱(P_well)；在 N阱和P阱的表面形成偽柵，并刻蝕偽柵；然后在N阱和P阱內(nèi)、所述偽柵兩側(cè)進行等離子 摻雜，形成源區(qū)以及漏區(qū)。
S21 在上述步驟所形成的結(jié)構(gòu)表面覆蓋間隔層；減薄所述間隔層直至露出偽柵， 使得間隔層與偽柵的頂部齊平。S22 去除NM0S晶體管區(qū)域和PM0S晶體管區(qū)域上的偽柵，形成凹槽，所述凹槽的底 部露出襯底。S23 在凹槽的底部形成柵介質(zhì)層。S24:在凹槽的側(cè)壁、底部柵介質(zhì)層以及間隔層的表面形成連續(xù)的金屬鉭層。S25 在含碳氣體環(huán)境下，使用等離子摻雜將所述金屬鉭層碳化為TaCx層。S26 在NM0S晶體管區(qū)域上的TaCx層表面形成掩膜層。S27 在氮氣體環(huán)境下，使用等離子摻雜將PM0S晶體管區(qū)域的TaCx層氮化為TaCxNy 層。S28:去除所述掩膜層。S29 在底部形成有TaCx層或TaCxNy層的凹槽內(nèi)填充互連金屬。S30 去除間隔層上的互連金屬、TaCx層以及TaCxNy層，直至露出間隔層。其中，如果S23步驟中的柵介質(zhì)層不僅形成于凹槽的底部，而是形成于整個器件 結(jié)構(gòu)的表面，還需去除間隔層表面的柵介質(zhì)層。下面結(jié)合具體實施例對上述實施方式做進一步介紹，圖5A至圖5K為本發(fā)明金屬 柵電極形成方法第二實施例剖面示意圖。如圖5A所示，與第一實施例的起始步驟相似，提供半導體襯底200，所述半導體襯 底200可以為P型也可以為N型，本實施例中以P型為例加以說明。所述半導體襯底200 分為NM0S晶體管區(qū)域和PM0S晶體管區(qū)域，兩者之間形成有淺溝槽隔離(STI)。所述半導體 襯底200的PM0S晶體管區(qū)域形成有N阱(N-well)，NM0S晶體管區(qū)域形成有P阱(P_well)； 在所述N阱以及P阱表面均形成有偽柵202。偽柵202的材料選擇與第一實施例相同，可采 用氮化硅，厚度為150 500nm。如圖5B所示，在上述NM0S晶體管區(qū)域以及PM0S區(qū)域的表面形成一層足夠厚的間 隔層203，以覆蓋整個結(jié)構(gòu)，通常為絕緣材料。本實施例所述間隔層203的材料為氧化硅，可 以采用化學氣相沉積等工藝沉積。然后再用化學機械拋光或者反應(yīng)離子刻蝕等工藝減薄間 隔層203，直至露出偽柵202，使得間隔層203與偽柵202的頂部齊平。如圖5C所示，去除NM0S晶體管區(qū)域以及PM0S晶體管區(qū)域上的偽柵202，形成凹 槽，所述凹槽的底部露出半導體襯底。在本實施例中，偽柵202材料為氮化硅，可使用熱磷 酸進行選擇性濕法刻蝕去除。如圖5D所示，在凹槽的側(cè)壁、底部以及間隔層203的表面形成柵介質(zhì)層201，所述 柵介質(zhì)層201可采用化學氣相沉積等工藝形成，可以為常規(guī)的柵介質(zhì)材料也可以為高介電 常數(shù)材料如等。本實施例中，所述柵介質(zhì)層201沿半導體襯底向上依次包括厚度為 0. 5-2nm的Hf02柵絕緣膜以及厚度為0. 5-lnm的Dy203帶隙層(圖中未示出)，然后經(jīng)過傳 統(tǒng)的后沉積處理，包括在溫度大約500至800攝氏度的范圍內(nèi)進行大約10分鐘到60分鐘 的退火。另外，還可以采用掩膜工序或者剝離工藝(lift-off)直接在凹槽的底部形成柵 介質(zhì)層201并退火。采用掩膜工序時，在圖5C所示的半導體結(jié)構(gòu)表面形成柵介質(zhì)層201后， 使用掩膜保護凹槽區(qū)域，然后刻蝕去除其他部分的柵介質(zhì)層201 ；采用剝離工藝，則可以直接在凹槽的底部形成柵介質(zhì)層201 ；上述方案無需在后續(xù)步驟中去除間隔層203表面的柵 介質(zhì)層201的工藝，能夠簡化工藝流程，但此方法對工藝控制要求較高，本實施例并未采用 此技術(shù)方案。然而本領(lǐng)域技術(shù)人員應(yīng)當容易推得僅在凹槽底部形成柵介質(zhì)層201再進行后 續(xù)工藝的方法。特此說明，不應(yīng)過分限制本發(fā)明的保護范圍。如圖5E所示，在圖5D所示的半導體結(jié)構(gòu)表面形成一層比較薄的金屬鉭層204，厚 度大約為5-50nm，可采用物理氣相淀積(PVD)或者原子層淀積(ALD)等工藝，使得所述金屬 鉭層204均勻地分布在凹槽的側(cè)壁、底部以及間隔層203表面。在本實施例中，由于柵介質(zhì) 層201已經(jīng)覆蓋了凹槽側(cè)壁、底部以及間隔層203表面，因此所述金屬鉭層204直接形成于 柵介質(zhì)層201的表面。如圖5F所示，在甲烷CH4氣體環(huán)境下進行等離子摻雜，將所述的金屬鉭層204碳 化為TaCx層205。如圖5G所示，在所述TaCx層205上形成掩膜層206。掩膜層206作為硬掩膜，可采 用常規(guī)的材料，本實施例所述掩膜層206為氧化硅，可以通過化學氣相沉積CVD工藝形成， 厚度大約為10-50nm。如圖5H所示，刻蝕去除PM0S晶體管區(qū)域上的掩膜層206，以保護NM0S晶體管區(qū)域 上的TaCx層205，而曝露出PM0S晶體管區(qū)域的TaCx層205。如圖51所示，在氮氣環(huán)境下進行等離子摻雜，將所述PM0S晶體管區(qū)域上曝露的 TaCx 層 205 氮化為 TaCxNy 層 205a。以上碳化以及氮化過程中，等離子摻雜的具體反應(yīng)參數(shù)以及x與y的值的選擇，均 與第一實施例相同，此處不再贅述。如圖5J所示，去除掩膜層206。本實施例中，掩膜層206為氧化硅，可使用氫氟酸 進行選擇性濕法刻蝕去除。基于上述工藝形成本實施例的金屬柵電極。其中，所述TaCx層205構(gòu)成了 NM0S晶 體管的金屬柵電極，而TaCxNy層205a則構(gòu)成了 PM0S晶體管的金屬柵電極。與第一實施例 的區(qū)別在于柵介質(zhì)層的形成順序。本實施例還包括以下后續(xù)步驟如圖5K所示，在側(cè)壁和底部形成有TaCx層205或 TaCxNy層205a的凹槽內(nèi)填充互連金屬207，以降低互連電阻；所述互連金屬207可以為鋁、 銅或者鎢等金屬。然后用化學機械拋光或者反應(yīng)離子刻蝕等工藝去除間隔層203上的溢出 的互連金屬207以及化(；層205、1^(； 層205a，直至露出間隔層203 ；本實施例中，間隔層 表面還形成有柵介質(zhì)層201，此處也應(yīng)當一并去除。從上述工藝流程可知，本實施例同樣一次性去除了偽柵202，也只需進行一次掩 膜，更進一步的，調(diào)整了所述柵介質(zhì)層201形成的工藝順序，便于直接調(diào)整CMOS工藝中柵極 金屬的功函數(shù)，具有工藝簡單靈活的特點。上述兩實施例中，所述金屬鉭層均是連續(xù)形成的，覆蓋于半導體結(jié)構(gòu)表面，在完成 碳化以及氮化工藝后，所述NM0S晶體管區(qū)域以及PM0S晶體管區(qū)域上形成的金屬柵電極是 相連接的，因此在后續(xù)工藝中需要經(jīng)過化學機械拋光或者等離子刻蝕等減薄工藝去除間隔 層表面的TaCx層以及TaCxNy層，使金屬柵電極之間相隔離。因此，還可以采用剝離工藝等 僅在底部已形成柵介質(zhì)層的凹槽內(nèi)形成金屬鉭層，然后再進行碳化以及氮化工藝，分區(qū)域 在凹槽內(nèi)形成TaCx層以及TaCxNy層，無需在后續(xù)工藝中去除間隔層表面的各層金屬，從而進一步簡化工藝流程。 本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定權(quán)利要求，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的 保護范圍應(yīng)當以本發(fā)明權(quán)利要求所界定的范圍為準。
權(quán)利要求
一種金屬柵電極形成方法，其特征在于，包括提供一半導體襯底，所述半導體襯底分為NMOS晶體管區(qū)域和PMOS晶體管區(qū)域；所述NMOS晶體管區(qū)域和PMOS晶體管區(qū)域均形成有柵介質(zhì)層以及位于柵介質(zhì)層表面的偽柵；在所述半導體襯底上形成間隔層，所述間隔層與偽柵頂部齊平；去除NMOS晶體管區(qū)域和PMOS晶體管區(qū)域的偽柵，形成凹槽；至少在凹槽的底部形成金屬鉭層；將金屬鉭層碳化為TaCx層；將PMOS晶體管區(qū)域的TaCx層氮化為TaCxNy層。
2.如權(quán)利要求1所述的一種金屬柵電極形成方法，其特征在于，采用物理氣相淀積或 者原子層淀積工藝形成金屬鉭層。
3.如權(quán)利要求1所述的一種金屬柵電極形成方法，其特征在于，所述將金屬鉭層碳化 為TaCx層及將PM0S晶體管區(qū)域上的TaCx層氮化為TaCxNy層通過等離子摻雜工藝形成。
4.如權(quán)利要求3所述的一種金屬柵電極形成方法，其特征在于，所述將金屬鉭層碳化 為TaCx層的等離子體摻雜工藝條件包括向等離子摻雜反應(yīng)腔中通入甲烷，氣體壓強為 0. 5 5托，射頻功率為100 1000瓦，反應(yīng)時間為5 100秒。
5.如權(quán)利要求3所述的一種金屬柵電極形成方法，其特征在于，所述將PM0S晶體管區(qū) 域上的TaCx層氮化為TaCxNy層的等離子體摻雜工藝條件包括向等離子摻雜反應(yīng)腔中通入 氮氣，氣體壓強為0. 5 5托，射頻功率為100 1000瓦，反應(yīng)時間為5 500秒。
6.如權(quán)利要求1所述的一種金屬柵電極形成方法，其特征在于，還包括如下工藝 在所述底部形成有TaCx層或TaCxNy層的凹槽內(nèi)填充互連金屬；對互連金屬進行減薄，直至露出間隔層。
7.一種用于CMOS工藝的金屬柵電極形成方法，其特征在于，包括提供半導體襯底，所 述半導體襯底分為NM0S晶體管區(qū)域和PM0S晶體管區(qū)域；所述NM0S晶體管區(qū)域和PM0S晶 體管區(qū)域均形成有偽柵；在所述半導體襯底上形成間隔層，所述間隔層與偽柵的頂部齊平；去除NM0S晶體管區(qū)域和PM0S晶體管區(qū)域的偽柵，形成凹槽；在凹槽的底部形成柵介質(zhì)層；至少在凹槽底部的柵介質(zhì)層上形成金屬鉭層；將金屬鉭層碳化為TaCx層；將PM0S晶體管區(qū)域的TaCx層氮化為TaCxNy層。
8.如權(quán)利要求7所述的一種金屬柵電極形成方法，其特征在于，采用物理氣相淀積或 者原子層淀積工藝形成金屬鉭層。
9.如權(quán)利要求7所述的一種金屬柵電極形成方法，其特征在于，所述將金屬鉭層碳化 為TaCx層及將PM0S晶體管區(qū)域上的TaCx層氮化為TaCxNy層通過等離子摻雜工藝形成。
10.如權(quán)利要求9所述的一種金屬柵電極形成方法，其特征在于，所述將金屬鉭層碳化 為TaCx層的等離子體摻雜工藝條件包括向等離子摻雜反應(yīng)腔中通入為甲烷，氣體壓強為 0. 5 5托，射頻功率為100 1000瓦，反應(yīng)時間為5 100秒。
11.如權(quán)利要求9所述的一種金屬柵電極形成方法，其特征在于，所述將PM0S晶體管區(qū) 域上的TaCx層氮化為TaCxNy層的等離子體摻雜工藝條件包括向等離子摻雜反應(yīng)腔中通入為氮氣，氣體壓強為0. 5 5托，射頻功率為100 1000瓦，反應(yīng)時間為5 500秒。
12.如權(quán)利要求7所述的一種金屬柵電極形成方法，其特征在于，在去除偽柵后的NMOS 晶體管區(qū)域以及PMOS晶體管區(qū)域表面形成柵介質(zhì)層，并進行退火。
13.如權(quán)利要求7所述的一種金屬柵電極形成方法，其特征在于，采用掩膜工序或者剝 離工藝在凹槽的底部形成柵介質(zhì)層，并進行退火。
14.如權(quán)利要求7所述的一種金屬柵電極形成方法，其特征在于，還包括如下工藝 在所述底部形成有TaCx層或TaCxNy層的凹槽內(nèi)填充互連金屬；對互連金屬進行減薄，直至露出間隔層。全文摘要
本發(fā)明提供了一種用于CMOS工藝的金屬柵電極形成方法，包括提供半導體襯底，所述半導體襯底分為NMOS晶體管區(qū)域和PMOS晶體管區(qū)域；在所述NMOS晶體管區(qū)域以及PMOS晶體管區(qū)域表面形成金屬鉭層，在此金屬鉭層基礎(chǔ)上，先整體碳化形成TaCx層作為NMOS晶體管的金屬柵電極，再局部氮化形成TaCxNy層作為PMOS晶體管的金屬柵電極。本發(fā)明利用掩膜工序以及等離子摻雜，在同一層金屬上分別形成金屬柵電極的方式，大幅簡化了工藝步驟，且得到的金屬柵電極性質(zhì)穩(wěn)定易于工藝控制。
文檔編號H01L21/283GK101930913SQ20091005410
公開日2010年12月29日 申請日期2009年6月26日 優(yōu)先權(quán)日2009年6月26日
發(fā)明者吳漢明, 季明華, 肖德元 申請人:中芯國際集成電路制造(上海)有限公司