專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，尤其涉及集成電路布局(layout)的最佳化。
背景技術(shù)：
隨著集成電路尺寸持續(xù)的縮減，集成電路裝置變的更集成化，并且其應(yīng) 用了眾多限制性的設(shè)計(jì)規(guī)范(design rule),其關(guān)于布局設(shè)計(jì)(layout design)的主 要限制。對(duì)于集成電路內(nèi)通常采用的標(biāo)準(zhǔn)單元(standardcell)而言，這些限制 性的設(shè)計(jì)規(guī)范造成了芯片使用區(qū)域的增加、自動(dòng)配置與配線(auto placement and mute)困難度的增加以及違反設(shè)計(jì)規(guī)范檢驗(yàn)時(shí)等情形。
通常為了遵守限制性的設(shè)計(jì)規(guī)范，可采用以下幾種方法，包括增加單元 的區(qū)域以避免違反設(shè)計(jì)規(guī)范、采用更多的金屬繞線以最小化設(shè)計(jì)規(guī)范的違反 情形、增加芯片區(qū)域內(nèi)的使用率以解決自動(dòng)配置與配線問(wèn)題、犧牲多晶硅的 臨界尺寸(critical dimension, CD)控制以降低第二金屬化層(metallization layer 2，M2)的使用率以及降低部分晶體管的尺寸至其期望值以降低第二金屬化層 內(nèi)的使用率。
為了解釋前述問(wèn)題，圖1A部分示出了一公知柵陣列裝置(gate array device)的布局情形，其包括了形成具有擴(kuò)散區(qū)11B的p型金屬氧化物半導(dǎo)體 晶體管(下稱PMOS晶體管)以及具有擴(kuò)散區(qū)12B的n型金屬氧化物半導(dǎo)體晶 體管(NMOS晶體管)的多晶硅導(dǎo)線102。值得注意的是多晶硅導(dǎo)線102是扭 曲的設(shè)置而具有數(shù)個(gè)轉(zhuǎn)折。于小尺寸集成電路裝置中，特別是于45納米或 以下的集成電路裝置中，如此扭曲設(shè)置的多晶硅導(dǎo)線將造成臨界尺寸的變化 情形。另外，起因于設(shè)計(jì)規(guī)范的限制，如此轉(zhuǎn)折的多晶硅導(dǎo)線也需要較多的 芯片區(qū)域，以于這些多晶硅導(dǎo)線102之間以及各多晶硅導(dǎo)線102與其鄰近元 件之間形成適當(dāng)空間。
圖1B示出了一標(biāo)準(zhǔn)單元的公知布局情形，在此標(biāo)準(zhǔn)單元包括了內(nèi)部連 接于NMOS晶體管204的PMOS晶體管202。多晶硅柵極210則延伸于有源區(qū)206與208之上。內(nèi)連接點(diǎn)212則位于PMOS晶體管202與NMOS晶體 管204之間，且連接于多晶硅柵極210。金屬導(dǎo)線214則內(nèi)部連接了PMOS 晶體管202的漏極與NMOS晶體管204的漏極。如圖1所示的標(biāo)準(zhǔn)單元于極 小型集成電路的應(yīng)用時(shí)遭遇以下缺點(diǎn)。由于內(nèi)連接點(diǎn)212與金屬導(dǎo)線214緊 鄰地設(shè)置。因此對(duì)于極小型集成電路而言，介于內(nèi)連接點(diǎn)212與金屬導(dǎo)線214 之間的距離逐漸變小，因此使得其布局情形違反了限制性的設(shè)計(jì)規(guī)范。另外， 于多晶硅柵極210連接于內(nèi)連接點(diǎn)212位置處的部分需要較其直接位于有源 區(qū)206與208上的部分為寬，因此負(fù)面地影響了多晶硅柵極210的線寬均勻 度。用于改善前述問(wèn)題的其他方法包括將內(nèi)連接點(diǎn)212偏移地設(shè)置于較左方 之處(此法也稱為多晶硅突出物法，poly jog)，或可將PMOS晶體管202與 NMOS晶體管204的漏極的連接情形改由通過(guò)包括第二金屬化層或更高層的 金屬化層而達(dá)成，因此金屬導(dǎo)線214可不位于內(nèi)連接點(diǎn)212所在的同一金屬 化層內(nèi)。然而，上述方法(如多晶硅突出物法)要不是違反了其他設(shè)計(jì)規(guī)范， 就是造成了不期望的第二金屬化層使用率的提升。因此便需要新穎方法以解 決前述問(wèn)題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供了新穎的集成電路結(jié)構(gòu)，以解決前述公知問(wèn)題。
依據(jù)一實(shí)施例，本發(fā)明提供了一種集成電路結(jié)構(gòu)，包括
一 p型金屬氧化物半導(dǎo)體(PMOS)晶體管，以及一 n型金屬氧化物半導(dǎo)體 (NMOS)晶體管。該p型金屬氧化物半導(dǎo)體(PMOS)晶體管包括 一第一柵電 極； 一第一源極；以及一第一漏極，而該n型金屬氧化物半導(dǎo)體(NMOS)晶 體管，包括 一第二柵電極，其中該第二柵電極與該第一柵電極為一柵電極 導(dǎo)線的一部分； 一第二源極；以及一第二漏極。于該p型金屬氧化物半導(dǎo)體 晶體管與該n型金屬氧化物半導(dǎo)體晶體管之間未設(shè)置有其他晶體管。
上述集成電路結(jié)構(gòu)還包括 一電源導(dǎo)線，連接該第一源極； 一接地導(dǎo)線， 連接該第二源極；以及一內(nèi)連接點(diǎn)，電性連接于該柵電極導(dǎo)線。該內(nèi)連接點(diǎn) 位于包括該P(yáng)MOS晶體管、該NMOS晶體管與介于該P(yáng)MOS晶體管以及該 NMOS晶體管間一區(qū)域的一金屬氧化物半導(dǎo)體(MOS)對(duì)區(qū)域的一外側(cè)部。該 柵電極導(dǎo)線位于該MOS對(duì)區(qū)域上的該部為大體筆直。依據(jù)另一實(shí)施例，本發(fā)明提供了一種集成電路結(jié)構(gòu)，包括-
一單元，包括 一第一有源區(qū)； 一第二有源區(qū)，鄰近該第一有源區(qū)，且
于該第二有源區(qū)與該第一有源區(qū)之間未設(shè)置有其他有源區(qū)；以及一柵電極導(dǎo) 線，位于該第一有源區(qū)與該第二有源區(qū)上，以分別形成一p型金屬氧化物半 導(dǎo)體(PMOS)晶體管以及一 n型金屬氧化物半導(dǎo)體(NMOS)晶體管。該P(yáng)MOS 晶體管與該NMOS晶體管于其柵長(zhǎng)方向上大體相互平行，而于直接位于該 PMOS晶體管與該NMOS晶體管的一區(qū)域上以及于該P(yáng)MOS晶體管與該 NMOS晶體管間的一區(qū)域上的該柵電極導(dǎo)線為大體筆直具有大體均勻的線 寬。
上述集成電路結(jié)構(gòu)還包括 一金屬導(dǎo)線，內(nèi)部連接該P(yáng)MOS晶體管的一
第一漏極與該NMOS晶體管的一第二漏極，其中該金屬導(dǎo)線大體平行于該柵
電極導(dǎo)線； 一電源導(dǎo)線，具有重疊于該第一有源區(qū)上的至少一部分，其中該
電源導(dǎo)線與該P(yáng)MOS晶體管的一第一源極電性相連接； 一接地導(dǎo)線，具有重
疊于該第二有源區(qū)上的至少一部分，其中該接地導(dǎo)線與該NMOS晶體管的一
第二源極電性相連接； 一第一接觸插拴，垂直地重疊且電性連接于該柵電極
導(dǎo)線，其中該第一有源區(qū)與該第二有源區(qū)其中之一水平地位于該第一接觸插 拴與該第一有源區(qū)與該第二有源區(qū)的另一之間。
依據(jù)又一實(shí)施例，本發(fā)明提供了一種集成電路結(jié)構(gòu)，包括 一 PMOS晶體管與鄰近該P(yáng)MOS晶體管的一 NMOS晶體管。該P(yáng)MOS 晶體管與該NMOS晶體管于其柵長(zhǎng)方向上大體相互平行。于該P(yáng)MOS晶體 管與該NMOS晶體管之間大體未設(shè)置有有源區(qū)。該集成電路結(jié)構(gòu)還包括一 柵電極導(dǎo)線，其中該柵電極導(dǎo)線的一第一部與一第二部分別形成了該P(yáng)MOS 晶體管與該NMOS晶體管的柵極，且其中該P(yáng)MOS晶體管包括一第一源極 與一第一漏極，而該NMOS晶體管包括一第二源極與一第二漏極。該集成電 路還包括 一金屬導(dǎo)線，內(nèi)部連接該P(yáng)MOS晶體管的一第一漏極與該NMOS 晶體管的一第二漏極； 一第一接觸插拴直接地位于該第一源極之上且與之相 連接； 一第二接觸插拴直接地位于該第二源極之上且與之相連接；以及一第 三接觸插拴重疊且電性地連接于該柵電極導(dǎo)線。該第一接觸插拴與該第二接 觸插拴之一水平地位于該第三接觸插拴與該第一接觸插拴與該第二接觸插 拴的另一者之間。依據(jù)另一實(shí)施例，本發(fā)明提供了一種集成電路結(jié)構(gòu)，包括 一第一單元與一第二單元。該第一單元包括 一第一導(dǎo)線，用于提供一
電源，且該第一導(dǎo)線耦接于一第一晶體管的一源極； 一第二導(dǎo)線，用于提供 接地之用，且該第二導(dǎo)線耦接于一第二晶體管的一源極；以及一第一內(nèi)連接 點(diǎn)，通過(guò)一第一接觸插拴而耦接于該第一單元的一第一共同內(nèi)連層。該第一 內(nèi)連接點(diǎn)未設(shè)置于該第一導(dǎo)線與該第二導(dǎo)線之間。該第一共同內(nèi)連層形成了 該第一晶體管與該第二晶體管的柵電極。該第二單元鄰近該第一單元且具有 大體鏡像于該第一單元的布局情形。該第二單元包括 一第三導(dǎo)線，用于提 供一電源，且該第三導(dǎo)線耦接于一第三晶體管的一源極； 一第四導(dǎo)線，用于 提供接地之用，且該第四導(dǎo)線耦接于一第四晶體管的一源極；以及一第二內(nèi) 連接點(diǎn)，通過(guò)一第二接觸插拴而耦接于該第二單元的一第二共同內(nèi)連層，其 中該第二內(nèi)連接點(diǎn)未設(shè)置于該第三導(dǎo)線與該第四導(dǎo)線之間。該第一內(nèi)連接點(diǎn) 與該第二內(nèi)連接點(diǎn)設(shè)置于該第一導(dǎo)線與該第三導(dǎo)線之間或該第二導(dǎo)線與該 第四導(dǎo)線之間。
本發(fā)明具有以下數(shù)個(gè)優(yōu)點(diǎn)，可改善柵電極導(dǎo)線的線寬均勻度，速度較具 有位于PMOS晶體管與NMOS晶體管間內(nèi)連接點(diǎn)的公知布局情形快了約 6.5%至8.1%，另外，本發(fā)明具有優(yōu)點(diǎn)降低第二金屬化層內(nèi)使用率，簡(jiǎn)化 設(shè)置與繞線情形，且使得電源導(dǎo)線的布局更具有彈性。
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特 舉一優(yōu)選實(shí)施例，并配合所附圖示，作詳細(xì)說(shuō)明如下


圖1A與圖1B顯示了公知布局情形，其包括了相連接的PMOS晶體管 與NMOS晶體管；
圖2與圖3顯示了依據(jù)本發(fā)明不同實(shí)施例的布局情形，其中包括PMOS 晶體管與NMOS晶體管的一單元內(nèi)的內(nèi)連接點(diǎn)形成于PMOS晶體管與 NMOS晶體管的外側(cè)；
圖4A 圖6顯示了依據(jù)本發(fā)明不同實(shí)施例的布局情形，其包括兩相鄰的 單元而這些單元?jiǎng)t分別包括了一PMOS晶體管與一NMOS晶體管；
圖7顯示了依據(jù)本發(fā)明的一實(shí)施例，其中柵電極導(dǎo)線采用了金屬材料；圖8顯示了依據(jù)本發(fā)明一實(shí)施例的反向器的布局情形；
圖9顯示了依據(jù)本發(fā)明一實(shí)施例的與非柵存儲(chǔ)單元的布局情形；
圖IOA為一示意圖，顯示了依據(jù)本發(fā)明一實(shí)施例的掃描型電子顯微鏡照
片所重制而成的一柵電極導(dǎo)線，其中此柵電極導(dǎo)線具有大體均勻的一線寬；
以及
圖IOB為一示意圖，依據(jù)本發(fā)明一實(shí)施例的掃描型電子顯微鏡照片所重 制而成的一柵電極導(dǎo)線，其中該柵電極導(dǎo)線的一線寬具有顯著的變化情形。 其中，附圖標(biāo)記說(shuō)明如下 IIB、 12B 擴(kuò)散區(qū)； 18 單元C1的邊界； 19 n阱區(qū)； 20~PMOS晶體管； 22 有源區(qū)；
22—Bl、 22一B2 有源區(qū)的邊界；
24 接觸插拴；
26~漏極；
28~源極；
30 接觸插拴；
40 NMOS晶體管；
42~有源區(qū)；
42—Bl、 42_82~有源區(qū)的邊緣；
44~接觸插拴；
46~漏極；
48~源極；
50 接觸插拴；
60 柵電極導(dǎo)線；
60' 虛設(shè)柵電極導(dǎo)線；
62 金屬導(dǎo)線；
64~內(nèi)連接點(diǎn)；
66 接觸插拴；70 N+讀取區(qū)； 72 P+讀取區(qū)； 80~突出物；
82 金屬材質(zhì)的柵電極導(dǎo)線；
84 更高層的金屬膜層；
86 接觸插拴；
102 多晶硅導(dǎo)線；
202 PMOS晶體管；
204 NMOS晶體管；
206、 208~有源區(qū)；
210 多晶桂柵極；
212 內(nèi)連接點(diǎn)；
214 金屬導(dǎo)線；
Cl、 C2、 C3、 C4 單元；
P、 P， 虛設(shè)柵電極導(dǎo)線60，與柵電極導(dǎo)線60間的間距;
VDD 電源導(dǎo)線；
VDD—Bl、 VDD一B2 電源導(dǎo)線的邊緣；
VSS 接地導(dǎo)線；
VSS—B2 接地導(dǎo)線的邊緣；
Wl 電源導(dǎo)線的寬度；
W2 接地導(dǎo)線的寬度；
W3、 W4、 W5 柵電極導(dǎo)線各部的寬度；
WIO、 W12、 W14 柵電極線寬。
具體實(shí)施例方式
本發(fā)明提供了標(biāo)準(zhǔn)單元(standard cell)的新穎布局方法及其最終布局情 形。并借由不同的實(shí)施例以討論其中差異。于本發(fā)明的不同附圖的示出情形 中，相同標(biāo)號(hào)代表了相同的元件。于下文中，"水平的"與"水平地"等 描述表示了本發(fā)明的電路設(shè)置于平行于芯片表面的一方向，而關(guān)于"垂直" 與"垂直地"等描述則表示了其垂直于芯片表面的方向。圖2顯示了依據(jù)本發(fā)明的一實(shí)施例，其中示出了單元(cell)Cl的一部分。 單元Cl可為儲(chǔ)存于一元件庫(kù)(cell libmry)、 一輸出/輸入單元、 一埋入型單元、 一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)單元、 一靜態(tài)隨機(jī)存取存儲(chǔ)(SRAM)單元、 一混 合信號(hào)電路單元或相似物等的一標(biāo)準(zhǔn)單元的一部分。在此單元C1的邊界則 以長(zhǎng)方形18表示。
單元Cl包括了相鄰地設(shè)置的p型金屬氧化物半導(dǎo)體晶體管(下稱PMOS 晶體管)20與n型金屬氧化物半導(dǎo)體晶體管(下稱NMOS晶體管)40。于晶體 管20與40之間較佳地不會(huì)設(shè)置有其他的有源區(qū)與MOS晶體管。PMOS晶 體管20包括位于有源區(qū)22之上的柵電極導(dǎo)線60(于下文中也稱之為共同內(nèi) 連層)的一部分，其中部分的有源區(qū)22則未為柵電極導(dǎo)線60所覆蓋但經(jīng)過(guò)p 型摻質(zhì)的重度摻雜而形成了一漏極26與一源極28。有源區(qū)22位于n阱區(qū) 19內(nèi)。
NMOS晶體管40包括位于有源區(qū)42之上的柵電極導(dǎo)線60的一部分， 其中部分的有源區(qū)42則未為柵電極導(dǎo)線60所覆蓋但經(jīng)過(guò)n型摻質(zhì)的重度摻 雜而形成了一漏極46與一源極48。 NMOS晶體管40可形成于一 p阱區(qū)(未 顯示)內(nèi)，或者直接形成于一p型基底內(nèi)。有源區(qū)22與42的注入可借由標(biāo)示 為"P+Imp"以及"N+Imp"掩模的使用所形成。通過(guò)以上解說(shuō)，"重度慘 雜"的描述指摻雜濃度高于1019/(^13的注入情形。然而，可以理解的是，"重 度摻雜"的描述并不以上述情形為限，其可視所應(yīng)用的技術(shù)工藝而采用不同 的摻雜濃度。于一實(shí)施例中，PMOS晶體管20與NMOS晶體管40的柵極的 長(zhǎng)度方向(源極-漏極區(qū)域)大體相互地平行。借由接觸插拴24與44以及金屬 導(dǎo)線62， PMOS晶體管20的漏極26可與NMOS晶體管40的漏極46相連 接。于一實(shí)施例中，柵電極導(dǎo)線60與(依其長(zhǎng)度方向上)金屬導(dǎo)線62相互地 平行。
于一實(shí)施例中，電源導(dǎo)線(VDD power mil，于圖2內(nèi)標(biāo)示為VDD)垂直 地重疊于接觸插拴30上且與之電性地連接。接觸插拴30則直接地位于PMOS 晶體管20的源極區(qū)28上且與之電性地連接。同樣地，接地導(dǎo)線(VSS power rail,于圖2內(nèi)標(biāo)示為VSS)垂直地重疊于接觸插拴50上且與之電性地連接。 接觸插拴50則直接地位于NMOS晶體管40的源極48上且與之電性地連接。
于一實(shí)施例中，電源導(dǎo)線(VDD power rail)具有垂直地位于有源區(qū)22上的至少一部分。因此，電源導(dǎo)線的邊緣VDD一B1可直接地位于有源區(qū)22上。 或者，可增加電源導(dǎo)線的寬度W1，使得電源端電源軌道的邊緣VDD一Bl與 有源區(qū)22的邊界22—Bl相重疊。此邊緣VDD一B1也可水平地位于邊界22—Bl 與內(nèi)連接點(diǎn)(interconnection port)64之間。電源導(dǎo)線也可位于第二金屬化層 (M2)、第三金屬化層(M3)、第四金屬化層(M4)或更高層的金屬化層內(nèi)。如此， 也可存在有一介層物(未顯示)以連接第一金屬化層(也為位于接觸插拴上的 最底部的金屬化層)內(nèi)的金屬導(dǎo)線與第二金屬化層內(nèi)的金屬導(dǎo)線，而此介層物 垂直地覆蓋且電性連接于導(dǎo)電插拴30。另外，電源導(dǎo)線可具有更大的寬度， 以使得其具有部分地且垂直地覆蓋(其并不電性連接)于內(nèi)連接點(diǎn)64的一部 分。相同地，電源導(dǎo)線的邊緣VDD一B2則可垂直地位于有源區(qū)22之上，或 重疊于有源區(qū)22的邊界22—B2之上?；蛘?，邊界\0)0_82可延伸至有源區(qū) 22邊緣以外之處。
接地導(dǎo)線(VSS power rail)具有直接地位于有源區(qū)42上的至少一部分。同 樣地，接地導(dǎo)線的邊緣VSS一B2可直接地位于有源區(qū)42之上?；蛘?，接地 導(dǎo)線的邊緣VSS—B2可重疊于有源區(qū)42的邊緣42—B2。接地導(dǎo)線可位于第 二金屬化層(M2)、第三金屬化層(M3)、第四金屬化層(M4)或更高層的金屬化 層內(nèi)。如此，可存在有一內(nèi)連物，以連接第一金屬化層Ml與第二金屬化層 M2，而介層物垂直地覆蓋于接觸插拴50且與之電性連接。另一方面，接地 導(dǎo)線的邊緣VSS一B1可垂直地位于有源區(qū)42上，或重疊于有源區(qū)42的邊界 42_B1?；蛘?，邊緣VSS一B2可延伸至有源區(qū)42邊緣以外之處。
由位于第一金屬化層M1內(nèi)由一金屬接墊或一金屬導(dǎo)線所形成的內(nèi)連接 點(diǎn)64位于由PMOS晶體管20、NMOS晶體管40、PMOS晶體管20及NMOS 晶體管40之間區(qū)域所定義形成區(qū)域以外的一區(qū)域內(nèi)。內(nèi)連接點(diǎn)64電性連接 柵電極導(dǎo)線60?；蛘?，內(nèi)連接點(diǎn)64可為位于如第二金屬化層(M2)、第三金 屬化層(M3)或相似的其他金屬化膜層內(nèi)的金屬接墊或金屬導(dǎo)線。如圖2所示， 于一實(shí)施例中，內(nèi)連接點(diǎn)64位于PMOS晶體管20的側(cè)邊。如此，內(nèi)部連接 柵電極導(dǎo)線60以及內(nèi)連接點(diǎn)64的接觸插拴66也位于MOS對(duì)區(qū)域的外側(cè)且 鄰近PMOS晶體管20。于如圖3所示的另一實(shí)施例中，內(nèi)連接點(diǎn)64與接觸 插拴66位于MOS對(duì)區(qū)域的外側(cè)且鄰近NMOS晶體管40。
請(qǐng)繼續(xù)參照?qǐng)D2，可選擇性地形成一 N+讀取(pick-np)區(qū)70以作為n阱區(qū)19的讀取區(qū)。于一實(shí)施例中，N+讀取區(qū)70的設(shè)置情形為內(nèi)連接點(diǎn)64水 平地位于N+讀取區(qū)70與電源導(dǎo)線之間，雖然內(nèi)連接點(diǎn)64、 N+讀取區(qū)70以 及電源導(dǎo)線可位于不同的垂直膜層(于剖面形態(tài))。相同地，可選擇性形成？+ 讀取區(qū)72，且其可直接地形成于p型基底內(nèi)或于各p阱區(qū)內(nèi)(未顯示)，如果 存在有p阱區(qū)的話。于其他實(shí)施例中，讀取區(qū)70與72可設(shè)置于其他位置處， 例如是位于各PMOS晶體管20與NMOS晶體管40的左側(cè)或右側(cè)。讀取區(qū) 70與72可位于單元邊緣18，使得其可為相鄰單元所共享。或者，讀取區(qū)70 與72可整個(gè)位于單元C1內(nèi)。
值得注意的是，借由將內(nèi)連接點(diǎn)64移至MOS對(duì)區(qū)域的外側(cè)，因此柵電 極導(dǎo)線60可維持大體筆直，其不僅意味著柵電極導(dǎo)線60的其他部分的寬度 W3、 W4與W5可大體相同，且意味著柵電極導(dǎo)線為大體一直線。至少，為 一高圖樣密度區(qū)域的于MOS對(duì)區(qū)域內(nèi)，柵電極導(dǎo)線60可較佳地維持大體直 線且具有大體均勻的線寬。然而，于本實(shí)施例中，連接于接觸插拴66的柵 電極導(dǎo)線60的部分可較寬，因而形成位于MOS對(duì)區(qū)域外側(cè)的一突出物(未 顯示，位于接觸插拴66之下)。隨著位于MOS對(duì)區(qū)域外側(cè)以及位于相對(duì)低 圖樣密度區(qū)域內(nèi)的突出物設(shè)置情形，可因而降低起因于突出物的負(fù)面效應(yīng)。
請(qǐng)參照?qǐng)D3，除了相鄰于PMOS晶體管20的設(shè)置情形外，內(nèi)連接點(diǎn)64 與接觸插拴66也可形成于MOS對(duì)區(qū)域的外側(cè)且鄰近于NMOS晶體管40。 如此，內(nèi)連接點(diǎn)64與接觸插拴66可位于接地導(dǎo)線與P+讀取區(qū)72之間。換 句話說(shuō)，內(nèi)連接點(diǎn)64與接觸插拴66可水平地位于NMOS晶體管40與P+ 讀取區(qū)72之間，雖然其可能位于不同的垂直膜層之內(nèi)。
于集成電路內(nèi)可重復(fù)地設(shè)置數(shù)個(gè)相似于單元Cl的單元。圖4A顯示了包 括單元Cl與C2的一實(shí)施例，其中單元Cl與C2具有大體相同于如圖2或 圖3所示的單元Cl的結(jié)構(gòu)。在此，單元C2具有單元Cl的一鏡像對(duì)稱結(jié)構(gòu)。 于一實(shí)施例中，單元Cl與C2共用了 N+讀取區(qū)70，因而其具有位于單元 Cl內(nèi)的一部分以及位于單元C2內(nèi)的一部分。如圖5所示，于其他實(shí)施例中， 于單元Cl與C2邊界之間并未形成有讀取區(qū)70(及/或讀取區(qū)72)。如此，位 于單元Cl或C2內(nèi)的內(nèi)連接點(diǎn)64與接觸插拴66形成于單元Cl的有源區(qū)22 與單元C2的有源區(qū)22之間。值得注意的是，如圖4A所示，內(nèi)連接點(diǎn)64 形成于分屬于單元Cl與C2的兩電源導(dǎo)線VDD之間且與之鄰近，而于任何的內(nèi)連接點(diǎn)64與任一電源導(dǎo)線之間未設(shè)置有接地導(dǎo)線。另外，于圖4A與其 他實(shí)施例中，于單元C1與C2內(nèi)的電源導(dǎo)線、接地導(dǎo)線位較佳地形成于同一 金屬化層內(nèi)，例如形成于第二金屬化層(M2)內(nèi)。單元Cl與C2的內(nèi)連接點(diǎn) 64也較佳地位于如第一金屬化層(M1)的同一金屬化層內(nèi)。
圖4B顯示了相似于圖4A的一結(jié)構(gòu)，除了內(nèi)連接點(diǎn)64與接觸插拴66 形成并相鄰于NMOS晶體管40而分PMOS晶體管20。同樣地，可于單元 Cl與C2的邊緣處形成有P+讀取區(qū)72?；蛘撸部墒÷远恍纬捎蠵+讀取 區(qū)72。值得注意的是，于圖4B內(nèi)內(nèi)連接點(diǎn)64位于分屬于單元Cl與C2的 兩接地導(dǎo)線之間且與之相鄰，而于內(nèi)連接點(diǎn)64與接地導(dǎo)線之間則未形成有 任何電源導(dǎo)線。
圖6示出了另一實(shí)施例，在此單元Cl與Cl按照同一方向而設(shè)置而非鏡 像地對(duì)稱與相鄰。如此，內(nèi)連接點(diǎn)64與接觸插拴66將設(shè)置于單元Cl有源 區(qū)42的與單元C2的有源區(qū)22之間且與之相鄰。同樣地，讀取區(qū)70與72 可形成于相鄰于單元Cl與C2的邊緣，或設(shè)置于其他位置。
值得注意的是如前述圖示中所討論的柵電極導(dǎo)線60由多晶硅所形成， 其也可采用金屬或金屬合金所形成。于如圖7所示的實(shí)施例中，位于下方用 于分隔柵電極導(dǎo)線60與下方基板的柵介電層(未顯示)可借由高介電常數(shù)介 電材料所形成，舉例來(lái)說(shuō)，其可具有高于3.9的介電常數(shù)。由于金屬柵電極 導(dǎo)線具有相對(duì)低的電阻值，因此標(biāo)準(zhǔn)單元的布局情形可更具有彈性。舉例來(lái) 說(shuō)，突出物(jogs)80可形成于介于單元Cl與C2的單元邊緣18處，其中突 出物80可僅為柵電極導(dǎo)線60的寬于其他部分的一部分?；蛘撸瑔卧狢l與 C2的柵電極導(dǎo)線60可采用具有重疊且具有相同于MOS對(duì)區(qū)域部分的其他 部分寬度的突出物而無(wú)縫地形成內(nèi)部連接。
另外，金屬材質(zhì)的柵電極導(dǎo)線82可用于電性連接不同的單元，例如單 元C3與C4。借由金屬材質(zhì)的柵電極導(dǎo)線的幫忙，更高層的金屬膜層84與 接觸插拴86可還形成了其他的局部?jī)?nèi)部連接情形。
前述附圖中所討論的實(shí)施情形可更應(yīng)用于其他眾多應(yīng)用之中。圖8示出 了包括了 PMOS晶體管20與NMOS晶體管40的一反向器(inverter)的布局情 形。于圖8內(nèi)的相同標(biāo)號(hào)顯示了相同于圖2與圖3內(nèi)所示的元件。圖8中則 示出了一虛設(shè)柵電極導(dǎo)線60，(dummy gate electrode strip),其較佳地具有與柵電極導(dǎo)線60大體相同的寬度。同樣地，由于柵電極導(dǎo)線60可大體筆直且具 有大體均勻的線寬，虛設(shè)柵電極導(dǎo)線60'可大體筆直且具有大體均勻的線寬。 另外，介于虛設(shè)柵電極導(dǎo)線60'與柵電極導(dǎo)線60間的間距P可為相同。
圖9示出了一與非柵(NAND)存儲(chǔ)單元的布局情形，其也包括了 PMOS 晶體管20與NMOS晶體管40。在此，內(nèi)連接點(diǎn)64與接觸插拴66形成于電 源導(dǎo)線與接地導(dǎo)線的外側(cè)，其相連于PMOS晶體管20與NMOS晶體管40 的漏極區(qū)。于如圖9所示的實(shí)施例中，內(nèi)連接點(diǎn)64與接觸插拴66較鄰近電 源導(dǎo)線。而于其他實(shí)施例中，內(nèi)連接點(diǎn)64與接觸插拴66可相似于圖3內(nèi)所 示情形而較為接近接地導(dǎo)線。相似于圖8，圖9也顯示了具有大體筆直且具 有大體均勻線寬的柵電極導(dǎo)線60，以及也大體筆直具有大體均勻線寬的虛設(shè) 柵電極導(dǎo)線60'。另夕卜，介于虛設(shè)柵電極導(dǎo)線60'與柵電極導(dǎo)線60的間距P' 也可相同。
如圖8所示的反向器也可相鄰于其他反向器，其中兩反向器可采用大體 相似于圖4A、圖4B、圖5與圖6的情形而形成其布局情形。本領(lǐng)域普通技 術(shù)人員當(dāng)能了解對(duì)應(yīng)的布局情形可采用本發(fā)明的圖4A、圖4B、圖5與圖6 中所揭示的不同布局情形。同樣地，如圖9所示的NAND單元也可形成于鄰 近于其他NAND單元，并使用了大體相同于圖4A、圖4B、圖5與圖6的布 局情形。
本發(fā)明的實(shí)施例具有以下數(shù)個(gè)優(yōu)點(diǎn)。借由于MOS對(duì)區(qū)域的外側(cè)布局內(nèi) 連接點(diǎn)，可因而改善了柵電極導(dǎo)線60(請(qǐng)參照?qǐng)D2)的線寬均勻度。圖10A為 一示意圖，其示出了依照一掃描型電子顯微鏡照片而重制形成的具有大體均 勻線寬W10的圖示。作為比較之用，如圖10B所示的形成于PMOS晶體管 與NMOS晶體管之間的內(nèi)連接點(diǎn)的公知布局中，于線寬W12與W14之間具 有顯著差異。圖IOB也顯示了依照一掃描型電子顯微鏡照片而重制形成的示 意圖。另外，通過(guò)模擬結(jié)果也顯示了本發(fā)明的實(shí)施例的速度較具有位于PMOS 晶體管與NMOS晶體管間內(nèi)連接點(diǎn)的公知布局情形快了約6.5%至8.1%。另 外，本發(fā)明的實(shí)施例具有優(yōu)點(diǎn)降低第二金屬化層(M2)內(nèi)使用率，簡(jiǎn)化設(shè)置與 繞線情形，且使得電源導(dǎo)線的布局更具有彈性。
雖然本發(fā)明已以優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求書(shū)所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括一p型金屬氧化物半導(dǎo)體晶體管，即PMOS晶體管，包括一第一柵電極；一第一源極，鄰近該第一柵電極；以及一第一漏極，位于該第一柵電極的一對(duì)稱側(cè)且鄰近該第一柵電極而非該第一源極；一n型金屬氧化物半導(dǎo)體晶體管，即NMOS晶體管，包括一第二柵電極，其中該第二柵電極與該第一柵電極為一柵電極導(dǎo)線的一部分；一第二源極，鄰近該第二柵電極；以及一第二漏極，位于該第二柵極的一對(duì)稱側(cè)且鄰近該第二柵電極而非該第二源極，其中于該p型金屬氧化物半導(dǎo)體晶體管與該n型金屬氧化物半導(dǎo)體晶體管之間未設(shè)置有其他晶體管；一電源導(dǎo)線，連接該第一源極；一接地導(dǎo)線，連接該第二源極；以及一內(nèi)連接點(diǎn)，電性連接于該柵電極導(dǎo)線，其中該內(nèi)連接點(diǎn)位于包括該P(yáng)MOS晶體管、該NMOS晶體管與介于該P(yáng)MOS晶體管以及該NMOS晶體管間一區(qū)域的一金屬氧化物半導(dǎo)體對(duì)區(qū)域的一外側(cè)部，且其中該柵電極導(dǎo)線位于該MOS對(duì)區(qū)域上的該部為大體筆直。
2. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該柵電極導(dǎo)線位于該MOS 對(duì)區(qū)域上的該部具有大體均勻的線寬。
3.,如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該內(nèi)連接點(diǎn)位于該電源導(dǎo)線 的對(duì)應(yīng)側(cè)而非該接地導(dǎo)線的對(duì)應(yīng)側(cè)。
4. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該內(nèi)連接點(diǎn)為于該接地導(dǎo)線 的一對(duì)應(yīng)側(cè)而非該電源導(dǎo)線的一對(duì)應(yīng)側(cè)。
5. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該電源導(dǎo)線具有直接位于該 PMOS晶體管上的至少一部分，而該接地導(dǎo)線具有直接位于該NMOS晶體管 上的至少一部分。
6. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括另一PMOS晶體管；另一NMOS晶體管，鄰近該另一PMOS晶體管，且其間未設(shè)置有任何晶體管，其中該另一PMOS晶體管與該另一NMOS晶體管的柵極為另一柵電極導(dǎo)線的一部分；另一電源導(dǎo)線，連接于該另一PMOS晶體管的一源極； 另一接地導(dǎo)線，連接于該另一NMOS晶體管的一漏極；以及 另一內(nèi)連接點(diǎn)，電性連接該另一柵電極導(dǎo)線，其中該另一內(nèi)連接點(diǎn)水平地位于該另一 PMOS晶體管與該另PMOS晶體管之間且其間未設(shè)置有其他MOS晶體管。
7. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一虛設(shè)柵電極導(dǎo)線，平行 于該柵電極導(dǎo)線，其中該虛設(shè)柵電極導(dǎo)線具有大體均勻的線寬，而其中該大 體均勻的線寬大體相等于該柵電極導(dǎo)線的線寬。
8. —種集成電路結(jié)構(gòu)，包括一第一單元，包括一第一有源區(qū)；一第二有源區(qū)，鄰近該第一有源區(qū)，且于該第二有源區(qū)與該第一有 源區(qū)之間未設(shè)置有其他有源區(qū)；. 一柵電極導(dǎo)線，位于該第一有源區(qū)與該第二有源區(qū)上，以分別形成 一 p型金屬氧化物半導(dǎo)體晶體管以及一 n型金屬氧化物半導(dǎo)體晶體管，其中 該p型金屬氧化物半導(dǎo)體即PMOS晶體管，該n型金屬氧化物半導(dǎo)體即 NMOS晶體管，該P(yáng)MOS晶體管與該NMOS晶體管于其柵長(zhǎng)方向上大體相 互平行，而于直接位于該P(yáng)MOS晶體管與該NMOS晶體管的一區(qū)域上以及 于該P(yáng)MOS晶體管與該NMOS晶體管間的一區(qū)域上的該柵電極導(dǎo)線為大體 筆直具有大體均勻的線寬；一金屬導(dǎo)線，內(nèi)部連接該P(yáng)MOS晶體管的一第一漏極與該NMOS晶 體管的一第二漏極，其中該金屬導(dǎo)線大體平行于該柵電極導(dǎo)線；一電源導(dǎo)線，具有重疊于該第一有源區(qū)上的至少一部分，其中該電 源導(dǎo)線與該P(yáng)MOS晶體管的一第一源極電性相連接；一接地導(dǎo)線，具有重疊于該第二有源區(qū)上的至少一部分，其中該接 地導(dǎo)線與該NMOS晶體管的一第二源極電性相連接；一第一接觸插拴，垂直地重疊且電性連接于該柵電極導(dǎo)線，其中該 第一有源區(qū)與該第二有源區(qū)其中的一水平地位于該第一接觸插拴與該第一有源區(qū)與該第二有源區(qū)的另一之間；以及一內(nèi)連接點(diǎn)，具有重疊且電性連接于該第一接觸插拴的至少一部分。
9. 如權(quán)利要求8所述的集成電路結(jié)構(gòu)，還包括-一第二接觸插拴，垂直地重疊且內(nèi)部連接于該第一源極與該電源導(dǎo)線；以及一第三接觸插拴，垂直地重疊且內(nèi)部連接于該第二源極與該接地導(dǎo)線。
10. 如權(quán)利要求8所述的集成電路結(jié)構(gòu)，還包括一第二單元，具有大體相同于該第一單元的結(jié)構(gòu)，其中第一單元的邊 緣大體重疊于該第二單元的邊緣，且其中該第一單元的該第一有源區(qū)與該第 二有源區(qū)與第二單元的有源區(qū)大體對(duì)準(zhǔn)于一直線；以及一讀取區(qū)，位于該第一單元與該第二單元的邊界之間。
11. 如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該P(yáng)MOS晶體管與該 NMOS晶體管為一反向器的一部分或一與非柵存儲(chǔ)單元的一部分。
12. —種集成電路結(jié)構(gòu)，包括 一第一單元，包括一第一導(dǎo)線，用于提供一電源，且該第一導(dǎo)線耦接于一第一晶體 管的一源極；一第二導(dǎo)線，用于提供接地之用，且該第二導(dǎo)線耦接于一第二晶 體管的一源極；以及一第一內(nèi)連接點(diǎn)，通過(guò)一第一接觸插拴而耦接于該第一單元的一 第一共同內(nèi)連層，其中該第一內(nèi)連接點(diǎn)未設(shè)置于該第一導(dǎo)線與該第二導(dǎo)線之 間，且該第一共同內(nèi)連層形成了該第一晶體管與該第二晶體管的柵電極；以 及一第二單元，鄰近該第一單元，其中該第二單元具有大體鏡像于該第 一單元的布局情形，其中該第二單元包括一第三導(dǎo)線，用于提供一電源，且該第三導(dǎo)線耦接于一第三晶體 管的一源極；一第四導(dǎo)線，用于提供接地之用，且該第四導(dǎo)線耦接于一第四晶體管的一源極；以及一第二內(nèi)連接點(diǎn)，通過(guò)一第二接觸插拴而耦接于該第二單元的一 第二共同內(nèi)連層，其中該第二內(nèi)連接點(diǎn)未設(shè)置于該第三導(dǎo)線與該第四導(dǎo)線之 間，且其中該第一內(nèi)連接點(diǎn)與該第二內(nèi)連接點(diǎn)設(shè)置于該第一導(dǎo)線與該第三導(dǎo) 線之間或該第二導(dǎo)線與該第四導(dǎo)線之間。
13. 如權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中該第一導(dǎo)線、該第二導(dǎo)線、 該第三導(dǎo)線與該第四導(dǎo)線為于同一金屬化層內(nèi)。
14. 如權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中該第一內(nèi)連接點(diǎn)該第二內(nèi) 連接點(diǎn)位于同一金屬化層內(nèi)。
全文摘要
本發(fā)明公開(kāi)了一種集成電路結(jié)構(gòu)，包括具有第一柵電極、第一源極與第一漏極的p型金屬氧化物半導(dǎo)體晶體管以及具有第二源極、第二漏極與第二柵電極的n型金屬氧化物半導(dǎo)體晶體管，其中第二柵電極與第一柵電極為柵電極導(dǎo)線的一部分。于p型金屬氧化物半導(dǎo)體晶體管與n型金屬氧化物半導(dǎo)體晶體管之間未設(shè)置有其他晶體管。上述集成電路結(jié)構(gòu)還包括電源導(dǎo)線，連接第一源極；接地導(dǎo)線，連接第二源極；以及內(nèi)連接點(diǎn)，電性連接于柵電極導(dǎo)線，其中內(nèi)連接點(diǎn)位于包括PMOS晶體管、NMOS晶體管與介于PMOS晶體管以及NMOS晶體管間區(qū)域的金屬氧化物半導(dǎo)體對(duì)區(qū)域的外側(cè)部，且其中柵電極導(dǎo)線位于區(qū)域上的該部為大體筆直。本發(fā)明可改善柵電極導(dǎo)線的線寬均勻度等。
文檔編號(hào)H01L27/092GK101615614SQ20091013680
公開(kāi)日2009年12月30日 申請(qǐng)日期2009年4月21日 優(yōu)先權(quán)日2008年6月23日
發(fā)明者侯永清, 戴春暉, 李秉中, 田麗鈞, 郭大鵬, 陳勝興, 魯立忠 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司