專利名稱：功率半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及功率半導(dǎo)體裝置，特別涉及具備立式功率器件的功率半 導(dǎo)體裝置。
背景技術(shù)：
作為立式功率器件，有功率二極管、功率MOSFET (Metal Oxide Semiconductor Field Effect Transistor:金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體 管)、IGBT (Insulated Gate Bipolar Transistor:絕緣柵雙極型晶體管) 等， 一般將具有單體或多個(gè)這些器件(芯片)，實(shí)施所期望的配線等并 收容在一個(gè)封裝件中的裝置，稱為功率半導(dǎo)體裝置。
作為考慮這樣的功率半導(dǎo)體裝置的可靠性的一個(gè)指標(biāo)，有"功率循 環(huán)壽命，，這樣的指標(biāo)。該功率循環(huán)壽命表示基于如下情況的壽命，即， 作為配線的一部分而接合在芯片的電極上的金屬線在其接合界面附近， 由于伴隨工作的頻繁的溫度變化而發(fā)生剝離、破斷。例如，如果是IGBT, 則該功率循環(huán)壽命依賴于接合發(fā)射極電極和發(fā)射極金屬線的區(qū)域的溫 度(Tj) , ATj (=Tjmax,Tjmin.)越小則功率循環(huán)壽命越長(zhǎng)。此外，已知
即使ATj相同，如果Tjmin.小則功率循環(huán)壽命變長(zhǎng)。而且，針對(duì)這樣的
功率循環(huán)壽命的提高而考慮的功率器件例如在日本專利申請(qǐng)公開(kāi)2004 -363327號(hào)公報(bào)中已被公開(kāi)。
例如，在IGBT芯片的發(fā)射極電極上連接有多個(gè)金屬線(發(fā)射極金 屬線)功率半導(dǎo)體裝置中，由于電流集中到發(fā)射極金屬線的連接部，所 以發(fā)射極金屬線連接部的溫度Tja變得大于其周邊區(qū)域的溫度Tjb，結(jié) 果，由于Tjmax.、 ATj的值變高，所以存在功率循環(huán)壽命下降的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問(wèn)題而完成的，其目的在于提供一種具有優(yōu)良的 功率循環(huán)壽命的功率半導(dǎo)體裝置。
本發(fā)明的一個(gè)的功率半導(dǎo)體裝置具備半導(dǎo)體村底；和形成在半導(dǎo) 體襯底上的立式功率器件的多個(gè)單元結(jié)構(gòu)。半導(dǎo)體襯底具有主表面。多個(gè)單元結(jié)構(gòu)中的位于主表面的中央部的一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比多 個(gè)單元結(jié)構(gòu)中的位于主表面的外周部的其它單元結(jié)構(gòu)的通電能力低的 通電能力。
本發(fā)明的另一個(gè)的功率半導(dǎo)體裝置具備半導(dǎo)體襯底；和形成在半 導(dǎo)體襯底上的立式功率器件的多個(gè)單元結(jié)構(gòu)。半導(dǎo)體襯底具有主表面。 多個(gè)單元結(jié)構(gòu)中的位于主表面中的金屬線接合部的正下方的一個(gè)單元 結(jié)構(gòu)構(gòu)成為，具有比多個(gè)單元結(jié)構(gòu)中的位于金屬線接合部的正下方以外 的位置的其它單元結(jié)構(gòu)的通電能力低的通電能力。
本發(fā)明的再一個(gè)的功率半導(dǎo)體裝置具備半導(dǎo)體襯底；和形成在半 導(dǎo)體襯底上的立式功率器件的多個(gè)單元結(jié)構(gòu)。半導(dǎo)體襯底具有主表面。 在主表面上，存在至少包括一個(gè)金屬線接合部和其它金屬線接合部的多 個(gè)金屬線接合部。多個(gè)單元結(jié)構(gòu)中的位于一個(gè)金屬線接合部的正下方的 一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有與多個(gè)單元結(jié)構(gòu)中的位于其它金屬線接合部 的正下方的其它單元結(jié)構(gòu)的通電能力不同的通電能力。
根據(jù)本發(fā)明，通過(guò)對(duì)應(yīng)于半導(dǎo)體襯底的主表明的熱阻分布改變多個(gè) 單元結(jié)構(gòu)的通電能力，能夠使半導(dǎo)體襯底的主表面的溫度分布均勻化， 由此，能夠?qū)崿F(xiàn)具有優(yōu)良的功率循環(huán)壽命的功率半導(dǎo)體裝置。
本發(fā)明的上述和其它目的、特征、方面和優(yōu)點(diǎn)能夠根據(jù)與附圖相關(guān) 聯(lián)地理解的本發(fā)明的后述的詳細(xì)的說(shuō)明變得很清楚。


圖l是表示作為本發(fā)明的實(shí)施方式l的功率半導(dǎo)體裝置的模塊的示
意結(jié)構(gòu)的概略平面圖。
圖2是表示圖1的功率半導(dǎo)體裝置的等價(jià)電路的圖。
圖3表示作為本發(fā)明的實(shí)施方式1的功率半導(dǎo)體裝置，形成有功率
器件的芯片的示意結(jié)構(gòu)的概略平面圖。
圖4是放大表示圖3的區(qū)域R的局部放大平面圖。
圖5是概略表示形成有圖3和圖4所示的功率器件的芯片的單元區(qū)
域的結(jié)構(gòu)的局部斷裂立體圖。
圖6是沿圖5的VI-VI線的概略截面圖。
圖7是表示本發(fā)明的實(shí)施方式1的功率半導(dǎo)體裝置的IGBT的單元 區(qū)域的中央部和外周部的概略平面圖。
6圖8A是表示溫度測(cè)定時(shí)的IGBT芯片的單元區(qū)域和發(fā)射極金屬線 的接合狀態(tài)的圖，圖8B是表示單元區(qū)域的各部分的溫度分布的圖。
圖9A是表示中央部CR和外周部PR的元胞的配置間距相同的情況 下的結(jié)構(gòu)的概略截面圖，圖9B是表示中央部CR和外周部PR的元胞的 配置間距不同的情況下的結(jié)構(gòu)的概略截面圖。
圖10是概略表示本發(fā)明的實(shí)施方式2的功率半導(dǎo)體裝置的結(jié)構(gòu)的 局部截面圖，是與沿圖3的X-X線的截面對(duì)應(yīng)的圖。
圖11是概略表示本發(fā)明的實(shí)施方式3的功率半導(dǎo)體裝置的結(jié)構(gòu)的 局部截面圖。
圖12是表示槽柵(trench gate)型的IGBT的結(jié)構(gòu)的概略截面圖。
圖13是表示平面柵型的功率MISFET的結(jié)構(gòu)的概略截面圖。
圖14是表示槽柵型的功率MISFET的結(jié)構(gòu)的概略截面圖。
圖15是表示作為本發(fā)明的實(shí)施方式3的功率半導(dǎo)體裝置的模塊的 示意結(jié)構(gòu)的概略平面圖。
圖16是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的平面柵型存儲(chǔ)器 單元(IGBT或功率MOSFET)的結(jié)構(gòu)的第一結(jié)構(gòu)的概略平面圖。
圖17是沿圖16的XVII-XVII線的概略截面圖。
圖18是沿圖16的XVIII-XVin線的概略截面圖。
圖19是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的平面柵型存儲(chǔ)器 單元(IGBT或功率MOSFET)的結(jié)構(gòu)的第二結(jié)構(gòu)的概略平面圖。
圖20是沿圖19的XX-XX線的概略截面圖。
圖21是沿圖19的XXI-XXI線的概略截面圖。
圖22是表示作為能夠應(yīng)用實(shí)施方式1 3的結(jié)構(gòu)的平面柵型存儲(chǔ)器 單元(IGBT或功率MOSFET)的結(jié)構(gòu)的第三結(jié)構(gòu)的概略平面圖。
圖23是沿圖22的XXIII-XXIII線的概略截面圖。
圖24是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的平面柵型存儲(chǔ)器 單元(IGBT或功率MOSFET)的結(jié)構(gòu)的第四結(jié)構(gòu)的概略平面圖。
圖25是沿圖24的XXV-XXV線的概略截面圖。
圖26是表示相對(duì)于圖16的結(jié)構(gòu)，使溝道寬度為短于W。的W!的結(jié) 構(gòu)的概略平面圖。
圖27另外表示相對(duì)于圖16的結(jié)構(gòu)，使溝道長(zhǎng)度為長(zhǎng)于L。的L,的 結(jié)構(gòu)的概略平面圖。圖28是表示在第一結(jié)構(gòu)(圖16 圖18所示的結(jié)構(gòu))中，使芯片的 中央部的溝道寬度W！小于芯片周邊部的溝道寬度W。的平面結(jié)構(gòu)的概 略平面圖。
圖29是表示在第一結(jié)構(gòu)(圖16~圖18所示的結(jié)構(gòu))中，使芯片的 中央部的溝道長(zhǎng)度L！大于芯片周邊部的溝道長(zhǎng)度L。的平面結(jié)構(gòu)的概略 平面圖。
圖30是表示相對(duì)于圖19的結(jié)構(gòu)，使溝道長(zhǎng)度為長(zhǎng)于L。的L!的結(jié) 構(gòu)的概略平面圖。
圖31是表示相對(duì)于圖19的結(jié)構(gòu)，使接觸間距為大于P。的Pi的結(jié) 構(gòu)的概略平面圖。
圖32是表示在第二結(jié)構(gòu)(圖19~圖21所示的結(jié)構(gòu))中，使芯片的 中央部的溝道長(zhǎng)度L！大于芯片周邊部的溝道長(zhǎng)度L。的平面結(jié)構(gòu)的概略 平面圖。
圖33是表示在第二結(jié)構(gòu)(圖19~圖21所示的結(jié)構(gòu))中，使芯片的 中央部的接觸間距P！大于芯片周邊部的接觸間距P。的平面結(jié)構(gòu)的概略 平面圖。
圖34是表示相對(duì)于圖22的結(jié)構(gòu)，使溝道寬度為短于W。的W！的結(jié) 構(gòu)的概略平面圖。
圖35是表示相對(duì)于圖22的結(jié)構(gòu)，使溝道長(zhǎng)度為長(zhǎng)于L。的L!的結(jié) 構(gòu)的概略平面圖。
圖36是表示相對(duì)于圖22的結(jié)構(gòu)，使接觸間距為大于P。的Pt的結(jié) 構(gòu)的概略平面圖。
圖37是表示在第三結(jié)構(gòu)(圖22、圖23、圖20所示的結(jié)構(gòu))中， 使芯片的中央部的溝道寬度W！小于芯片周邊部的溝道寬度W。的平面 結(jié)構(gòu)的概略平面圖。
圖38是表示在第三結(jié)構(gòu)(圖22、圖23、圖20所示的結(jié)構(gòu))中， 使芯片的中央部的溝道長(zhǎng)度L！大于芯片周邊部的溝道長(zhǎng)度L。的平面結(jié) 構(gòu)的概略平面圖。
圖39是表示在第三結(jié)構(gòu)(圖22、圖23、圖20所示的結(jié)構(gòu))中， 使芯片的中央部的接觸間距Pt大于芯片周邊部的接觸間距P。的平面結(jié) 構(gòu)的概略平面圖。
圖40是表示在第四結(jié)構(gòu)(圖24和圖25所示的結(jié)構(gòu))中，作為比圖24的結(jié)構(gòu)的溝道長(zhǎng)度L。長(zhǎng)的溝道長(zhǎng)度L!的結(jié)構(gòu)的平面圖。
圖41是表示在第四結(jié)構(gòu)(圖24和圖25所示的結(jié)構(gòu))中，使芯片
的中央部的溝道長(zhǎng)度L!大于芯片周邊部的溝道長(zhǎng)度L。的平面結(jié)構(gòu)的圖。 圖42是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的平面柵型存儲(chǔ)器
單元(IGBT或功率MOSFET)的結(jié)構(gòu)的第三結(jié)構(gòu)的概略平面圖。
圖43A、 43B、 43C是表示圖42所示的結(jié)構(gòu)的制造方法的第一工序
的概略截面圖。
圖44A、 44B、 44C是表示圖42所示的結(jié)構(gòu)的制造方法的第二工序 的概略截面圖。
圖45A、 45B、 45C是表示圖42所示的結(jié)構(gòu)的制造方法的第三工序 的概略截面圖。
圖46A、 46B、 46C是表示圖42所示的結(jié)構(gòu)的制造方法的第四工序 的概略截面圖。
圖47A、 47B、 47C是表示圖42所示的結(jié)構(gòu)的制造方法的第五工序 的概略截面圖。
圖48是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的槽柵型存儲(chǔ)器單 元(IGBT或功率MOSFET)的結(jié)構(gòu)的第一結(jié)構(gòu)的概略平面圖。 圖49是沿圖48的XLIX-XLIX線的概略截面圖。 圖50是沿圖48的L-L線的概略截面圖。
圖51是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的槽柵型存儲(chǔ)器單 元(IGBT或功率MOSFET)的結(jié)構(gòu)的第二結(jié)構(gòu)的概略平面圖。 圖52是沿圖51的LII-LII線的概略截面圖。 圖53是沿圖51的LIII-Lin線的概略截面圖。
圖54是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的槽柵型存儲(chǔ)器單 元(IGBT或功率MOSFET)的結(jié)構(gòu)的第三結(jié)構(gòu)的概略平面圖。 圖55是沿圖54的LV-LV線的概略截面圖。
圖56是表示作為能夠應(yīng)用實(shí)施方式1~3的結(jié)構(gòu)的槽柵型存儲(chǔ)器單 元(IGBT或功率MOSFET)的結(jié)構(gòu)的第四結(jié)構(gòu)的概略平面圖。 圖57是沿圖56的LVII-LVII線的概略截面圖。
具體實(shí)施例方式
以下，基于附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。(實(shí)施方式1 )
參照?qǐng)D1和圖2,該模塊100是功率模塊，主要具有功率器件20、 續(xù)流二極管30、和電阻元件40。
功率器件20例如是IGBT。該IGBT20和續(xù)流二極管30以相互反并 聯(lián)(anti-parallel)地連接的方式配置在同一絕緣襯底50a上。具體而言， IGBT20的集電極電極和二極管30的陰極(cathode)電極雙方以與絕緣 襯底50a上的導(dǎo)電圖案51電連接的方式配置。而且，IGBT20的發(fā)射極 電極和二極管30的陽(yáng)極(anode)電極通過(guò)金屬線(所謂的接合金屬線) 21被電連接。該二極管30的陽(yáng)極電極通過(guò)金屬線21與絕緣村底50a上 的導(dǎo)電圖案52電連接。
電阻元件40通過(guò)金屬線21與IGBT20的柵極電連接。該電阻元件 40與絕緣襯底50b上的導(dǎo)電圖案53電連接。
導(dǎo)電圖案51的一部分被作為外部集電極主電極端子取出區(qū)域51a, 主端子51b與導(dǎo)電圖案51在該區(qū)域51a電連接。導(dǎo)電圖案52的一部分 被作為外部發(fā)射極主電極端子取出區(qū)域52a,主端子52b與導(dǎo)電圖案52 在該區(qū)域52a電連接。導(dǎo)電圖案53的一部分被作為控制電極端子取出 區(qū)域53a,控制端子53b與導(dǎo)電圖案53在該區(qū)域53a電連接。
上述的IGBT20、續(xù)流二極管30、電阻元件40、絕緣襯底50a、 50b 配置在底板(base plate ) 60上。
接著，對(duì)在上述的功率模塊中使用的、形成有功率器件20的芯片 的結(jié)構(gòu)進(jìn)行說(shuō)明。
參照?qǐng)D3和圖4，該芯片20作為功率器件，例如是形成有IGBT的 芯片(IGBT芯片)。該IGBT芯片20具有單元區(qū)域和保護(hù)環(huán)區(qū)域。
在單元區(qū)域中，在芯片20的主表面上形成有配置為矩陣狀的多個(gè) IGBT元胞(unit cell)。在單元區(qū)域內(nèi)，配置有多個(gè)發(fā)射極焊盤11和例 如一個(gè)柵極焊盤17。多個(gè)發(fā)射極焊盤11的每一個(gè)與多個(gè)IGBT元胞的 發(fā)射極區(qū)域電連接。柵極焊盤17經(jīng)由柵極導(dǎo)電層16與多個(gè)IGBT元胞 的各自的柵極電極層9電連接。
在這多個(gè)發(fā)射極焊盤11和柵極焊盤17上形成有鈍化膜(未圖示)。 在該鈍化膜上形成有用于使多個(gè)發(fā)射極焊盤11和柵極焊盤17的各自的 表面露出的開(kāi)口部13a、 13b。從該鈍化膜露出的多個(gè)發(fā)射極焊盤11和 柵極焊盤17的各自的表面是連接金屬線21的位置。
10再有，保護(hù)環(huán)區(qū)域以包圍單元區(qū)域的方式配置。在該保護(hù)環(huán)區(qū)域中， 以包圍單元區(qū)域的外周的方式在半導(dǎo)體襯底的主表面上形成有多個(gè)保
護(hù)環(huán)18。
接著，對(duì)上述的功率器件20的元胞的結(jié)構(gòu)進(jìn)行說(shuō)明。
參照?qǐng)D5和圖6，在單元區(qū)域中，在例如由硅構(gòu)成的半導(dǎo)體村底1 上形成有立式功率器件的多個(gè)元胞。該立式功率器件例如是立式IGBT。
多個(gè)IGBT元胞的每一個(gè)主要具有p+集電極區(qū)域2、 n+外延區(qū)域3、 n外延區(qū)域4、 p型基極區(qū)域5、 n+發(fā)射極區(qū)域6、 p+區(qū)域7、柵極絕緣膜 8、柵極電極層9、發(fā)射極電極(發(fā)射極焊盤)11、和集電極電極12。
在p+集電極區(qū)域2上隔著n+外延區(qū)域3形成有rT外延區(qū)域4。該rT 外延區(qū)域4位于半導(dǎo)體襯底1的主表面的一部分上。再有，p+集電極區(qū) 域2位于半導(dǎo)體襯底1的背面。
p型基極區(qū)域5以與rT外延區(qū)域4構(gòu)成pn結(jié)的方式形成在半導(dǎo)體襯 底1的主表面上。n+發(fā)射極區(qū)域6以與p型基極區(qū)域5構(gòu)成pn結(jié)、并且 在主表面上在與n-外延區(qū)域4之間夾著p型基極區(qū)域5的方式形成在半 導(dǎo)體襯底1的主表面上。p+區(qū)域7具有比p型基極區(qū)域5高的p型雜質(zhì) 濃度，并且形成在p型基極區(qū)域5內(nèi)的半導(dǎo)體襯底1的主表面上。
柵極電極層9在半導(dǎo)體襯底1的主表面上隔著柵極絕緣膜8形成在 p型基極區(qū)域5上，其中，該p型基極區(qū)域5被夾在n—外延區(qū)域4與n+ 發(fā)射極區(qū)域6之間。該柵極電極層9在半導(dǎo)體襯底1的主表面上還隔著 柵極絕緣膜8位于被夾在p型基極區(qū)域5之間的n 卜延區(qū)域4上。
通過(guò)上述的n 卜延區(qū)域4、 p型基極區(qū)域5、 n+發(fā)射極區(qū)域6、柵極 絕緣膜8、和柵極電極層9構(gòu)成絕緣柵型場(chǎng)效應(yīng)晶體管部。
在半導(dǎo)體襯底1的主表面上，以覆蓋柵極電極層9的方式形成有例 如由PSG (Phospho-Silicate Glass:磷硅酸玻璃)構(gòu)成的絕緣膜10。在 該絕緣膜IO上形成有露出n+發(fā)射極區(qū)域6和p+區(qū)域7的各表面的接觸 孔10a。以經(jīng)由該接觸孔10a與n+發(fā)射極區(qū)域6和p+區(qū)域7電連接的方 式在絕緣膜IO上形成有發(fā)射極焊盤11。
此外，在絕緣膜10上形成有露出柵極電極層9的表面的接觸孔10b。 以經(jīng)由該接觸孔10b與柵極電極層9電連接的方式在絕緣膜10上形成 有柵極導(dǎo)電層16。
再有，在半導(dǎo)體村底l的背面上，以與集電極區(qū)域2電連接的方式形成有集電極電極12。
在本實(shí)施方式中，位于單元區(qū)域的中央部的單元結(jié)構(gòu)構(gòu)成為具有比 位于單元區(qū)域的外周部的單元結(jié)構(gòu)的通電能力低的通電能力。以下，對(duì) 此情況進(jìn)行說(shuō)明。
參照?qǐng)D7， IGBT芯片20具有單元區(qū)域和保護(hù)環(huán)區(qū)域。在單元區(qū)域 中，在芯片20的主表面上形成有配置為矩陣狀的多個(gè)IGBT元胞。在單 元區(qū)域內(nèi)配置有多個(gè)發(fā)射極焊盤11和例如一個(gè)柵極焊盤17。多個(gè)發(fā)射 極焊盤11的每一個(gè)與多個(gè)IGBT元胞的發(fā)射極區(qū)域電連接。此外,柵極 焊盤17經(jīng)由柵極導(dǎo)電層16與多個(gè)IGBT元胞的每一個(gè)的柵極電極層9 電連接。
上述的單元區(qū)域在半導(dǎo)體襯底的主表面上具有中央部CR、和包圍 該中央部CR的外周的外周部PR。在中央部CR和外周部PR的每一個(gè) 上形成有上述的發(fā)射極焊盤11。此外，上述的柵極焊盤17也可以形成 在中央部CR和外周部PR的任一個(gè)上。在該IGBT芯片20中，柵極焊 盤17形成在外周部PR上，這一點(diǎn)與圖3的IGBT芯片20不同。
當(dāng)如圖3那樣將柵極焊盤17配置在中央部時(shí)，能夠降低從柵極焊 盤17至各柵極電極層9的距離的不均勻，能夠抑制各柵極電極層9中 的電壓下降。此外，當(dāng)如圖7那樣將柵極焊盤17配置在外周部PR時(shí)， 即使在與各發(fā)射極焊盤ii連接的接合金屬線被密集地配置的情況下，
也比較易于進(jìn)行裝配。在綜合考慮比較它們的各個(gè)優(yōu)點(diǎn)的基礎(chǔ)上，可以 使用圖3和圖7的IGBT芯片20中的任一個(gè)。
此處，如圖7所示那樣，將半導(dǎo)體襯底1的主表面中的單元區(qū)域的 圖中橫方向的尺寸作為Sl,將中央部CR的圖中橫方向的尺寸作為Sla, 將外周部PR的圖中橫方向的尺寸作為Slb。即，Sl-Sla+2xSlb的關(guān)系 成立。此外，將半導(dǎo)體襯底1的主表面中的單元區(qū)域的圖中縱方向的尺 寸作為S2,將中央部CR的圖中縱方向的尺寸作為S2a,將外周部PR 的圖中縱方向的尺寸作為S2b。即，S2-S2a+2xS2b的關(guān)系成立。
在此情況下，中央部CR的圖中橫方向的尺寸Sla例如是S"4/5, 外周部PR的圖中橫方向的尺寸Slb例如是Slx1/10。此外，中央部CR 的圖中縱方向的尺寸S2a例如是S2x4/5,外周部PR的圖中縱方向的尺 寸S2b例如是S2xl/10。
此外，元胞的通電能力通過(guò)集電極電流Ic纟皮評(píng)價(jià)。此處，集電極電流Ic被表示為Ic^W( VGE-VTH) 2/L。再有，在上式中，W是溝道寬度，
L是溝道長(zhǎng)度，vth是柵極閾值電壓，vge是柵極/發(fā)射極間電壓。
在本實(shí)施方式中，優(yōu)選使中央部CR的單元結(jié)構(gòu)的通電能力(集電 極電流Ic )相對(duì)于外周部的單元結(jié)構(gòu)的通電能力(集電極電流Ic)低15% 以上。
此外，在本實(shí)施方式中，為了改變中央部CR和外周部PR的各個(gè) 單元結(jié)構(gòu)的通電能力，采用以下的(1 ) (4)的結(jié)構(gòu)中的任一種、或 這些結(jié)構(gòu)的任意的組合。
(1) 中央部CR的單元結(jié)構(gòu)構(gòu)成為，具有比外周部PR的單元結(jié)構(gòu) 的閾值電壓Vra大的閾值電壓Vth。具體而言，參照?qǐng)D6,關(guān)于形成p 型基極區(qū)域5的溝道的區(qū)域的p型雜質(zhì)濃度(所謂的溝道摻雜濃度)， 在中央部CR的單元結(jié)構(gòu)的該p型雜質(zhì)濃度比外周部PR的單元結(jié)構(gòu)的 高。
(2) 中央部CR的單元結(jié)構(gòu)構(gòu)成為，具有比外周部PR的單元結(jié)構(gòu) 的溝道寬度W小的溝道寬度W。參照?qǐng)D5，該溝道寬度W是半導(dǎo)體襯 底1的主表面中的n+發(fā)射極區(qū)域6的溝道寬度方向的尺寸。即，參照?qǐng)D 5,關(guān)于該n+發(fā)射極區(qū)域6的溝道寬度方向的尺寸W，在中央部CR的 單元結(jié)構(gòu)的該尺寸W比外周部PR的單元結(jié)構(gòu)的小。
(3) 參照?qǐng)D6，中央部CR的單元結(jié)構(gòu)構(gòu)成為，具有比外周部PR 的單元結(jié)構(gòu)的溝道長(zhǎng)度L大的溝道長(zhǎng)度L。溝道長(zhǎng)度L能夠通過(guò)改變p 型基極區(qū)域5和n+發(fā)射極區(qū)域6中的一方或雙方的擴(kuò)散深度而變更。
即，在中央部CR和外周部PR的各單元結(jié)構(gòu)中，在n+發(fā)射極區(qū)域 6的擴(kuò)散深度相同的情況下，通過(guò)使p型基極區(qū)域5的擴(kuò)散深度在中央 部CR的單元結(jié)構(gòu)中比在外周部PR的單元結(jié)構(gòu)中大，由此能夠使中央 部CR的單元結(jié)構(gòu)的溝道長(zhǎng)度L大于外周部PR的單元結(jié)構(gòu)的溝道長(zhǎng)度 L。
此外，在中央部CR和外周部PR的各單元結(jié)構(gòu)中，在p型基極區(qū) 域5的擴(kuò)散深度相同的情況下，通過(guò)使n+發(fā)射極區(qū)域6的擴(kuò)散深度在中 央部CR的單元結(jié)構(gòu)中比在外周部PR的單元結(jié)構(gòu)中小，由此能夠使中 央部CR的單元結(jié)構(gòu)的溝道長(zhǎng)度L大于外周部PR的單元結(jié)構(gòu)的溝道長(zhǎng) 度L。
(4) 中央部CR的單元結(jié)構(gòu)的n+發(fā)射極區(qū)域6構(gòu)成為，具有比外周部PR的單元結(jié)構(gòu)的n+發(fā)射極區(qū)域6的擴(kuò)散電阻大的擴(kuò)散電阻。n+發(fā) 射極區(qū)域6的擴(kuò)散電阻能夠通過(guò)改變n+發(fā)射極區(qū)域6的n型雜質(zhì)濃度而 變更。具體而言，n+發(fā)射極區(qū)域6的n型雜質(zhì)濃度在中央部CR的單元 結(jié)構(gòu)中比在外周部PR的單元結(jié)構(gòu)中低。
再有，在本實(shí)施方式中，優(yōu)選中央部CR內(nèi)的元胞的配置的間距與 外周部PR內(nèi)的元胞的配置的間距相同。
接著，對(duì)本實(shí)施方式的功率半導(dǎo)體裝置的作用效果進(jìn)行說(shuō)明。
因?yàn)樵谕庵懿縋R的附近是不為有源區(qū)的保護(hù)環(huán)區(qū)域，所以外周部 PR的單元結(jié)構(gòu)的散熱性良好，熱阻小。與此相對(duì)，在中央部CR中，因 為在單元結(jié)構(gòu)的周圍配置有作為有源區(qū)的其它單元結(jié)構(gòu)，所以在這些單 元結(jié)構(gòu)之間相互發(fā)生熱干涉。
因此，例如在單元區(qū)域中的所有的單元結(jié)構(gòu)具有大致相同的通電能 力的情況下，當(dāng)在功率器件中流過(guò)電流時(shí)，單元區(qū)域的中央部CR的溫 度變得高于外周部PR的溫度。結(jié)果，因?yàn)橹醒氩緾R中的接合發(fā)射極 焊盤和發(fā)射極金屬線的區(qū)域的溫度(Tj)變高，所以ATj變大，難以改 善功率循環(huán)壽命。
另一方面，根椐本實(shí)施方式，中央部CR的單元結(jié)構(gòu)具有比外周部 PR的單元結(jié)構(gòu)的通電能力低的通電能力。因此，能夠使中央部CR的單 元結(jié)構(gòu)的發(fā)熱量小于外周部PR的單元結(jié)構(gòu)的發(fā)熱量。由此，能夠使中 央部CR與外周部PR的接合溫度Tj均勻化，降低芯片內(nèi)的最大接合溫 度Tjmax.。由此，能夠減小ATj,改善功率循環(huán)壽命。
此外，本發(fā)明者對(duì)在所有的單元結(jié)構(gòu)具有大致相同的通電能力的 IGBT芯片中通電時(shí)的單元區(qū)域的溫度分別進(jìn)行了調(diào)查。對(duì)此作如下說(shuō) 明。
首先，在單元區(qū)域的溫度分布測(cè)定時(shí)，如圖8A所示，在IGBT芯 片的單元區(qū)域的多個(gè)位置連接發(fā)射極金屬線2h向IGBT芯片通電。再 有，雖然圖8A所示的IGBT芯片在單元區(qū)域的外周具有保護(hù)環(huán)區(qū)域， 但是省略該保護(hù)環(huán)區(qū)域的圖示。圖8B表示向IGBT芯片通電時(shí)的單位 區(qū)域的沿虛擬線A~D的部分的溫度分布的結(jié)果。
參照?qǐng)D8B可知，沿虛擬線A D的部分的溫度分布的每一個(gè)在單元 區(qū)域的中央較高，在其周邊較低。此外，可知，在沿通過(guò)單位區(qū)域的中 央的虛擬線A的溫度分布中溫度變得最高。此外，可知，關(guān)于沿溫度變
14得最高的虛擬線A的溫度分布，在單元區(qū)域的4/5區(qū)域內(nèi)，其溫度高于 虛擬線A~D的各溫度分布的平均溫度。
因此，在考慮以該平均溫度為基準(zhǔn)使單元區(qū)域內(nèi)的溫度分布均勻化 的情況下，如圖7所示，優(yōu)選將從單元區(qū)域的外緣至單元區(qū)域的尺寸的 1/10的區(qū)域作為外周部PR,并且，將剩余的4/5的區(qū)域作為中央部CR， 降低中央部CR的單元結(jié)構(gòu)的通電能力，并提高外周部PR的單元結(jié)構(gòu) 的通電能力。由此，能夠降低中央部CR的溫度而接近平均溫度，并且 能夠提高外周部PR的溫度而接近平均溫度，能夠使單元區(qū)域內(nèi)的溫度 均勻化。
此外，在本實(shí)施方式中，優(yōu)選中央部CR內(nèi)的元胞的配置間距與外 周部PR內(nèi)的元胞的配置間距相同(即，p型基極區(qū)域5的配置間距相 同)。以下，對(duì)此進(jìn)行說(shuō)明。
圖9A是表示中央部CR和外周部PR的元胞的配置間距相同的情況 下的結(jié)構(gòu)的概略截面圖，圖9B是表示中央部CR和外周部PR的元胞的 配置間距不同的情況下的結(jié)構(gòu)的概略截面圖。如圖9B所示，在相對(duì)于 外周部PR、中央部CR的元胞的配置間距較大的情況下，在中央部CR 中，p型基極區(qū)域5彼此的間隔SP2變寬。在IGBT保持耐壓時(shí)，耗盡 層19從p型基極區(qū)域5和n-外延區(qū)域4的pn結(jié)延伸。當(dāng)上述間隔SP2 變寬時(shí)，從間隔SP2的兩側(cè)延伸的一對(duì)耗盡層19彼此難以連接。因此， IGBT不能充分地保持耐壓，存在耐壓降低的可能性。
另一方面，如圖9A所示，在中央部CR和外周部PR的元胞的配置 間距相同的情況下，中央部CR的p型基極區(qū)域5彼此的間隔SP1與外 周部PR的間隔SP1相同。即，在中央部CR和外周部PR中，p型基極 區(qū)域5的配置間距相同。因此，在IGBT保持耐壓時(shí)，即使在中央部CR， 從間隔SP1的兩側(cè)延伸的一對(duì)耗盡層19彼此也容易連接。因此，IGBT 能夠充分地保持耐壓。 (實(shí)施方式2)
在本實(shí)施方式中，與實(shí)施方式l的結(jié)構(gòu)相比，使通電能力不同的對(duì) 象不同。即，參照?qǐng)D10,在本實(shí)施方式中，構(gòu)成為，位于發(fā)射極金屬線 21的接合部的正下方的單元結(jié)構(gòu)具有比位于發(fā)射極金屬線21的接合部 的正下方以外的位置的其它單元結(jié)構(gòu)的通電能力低的通電能力。
此處，發(fā)射極金屬線21的接合部是指發(fā)射極焊盤11從鈍化膜13露出的區(qū)域RE的整體。因此，在本實(shí)施方式中，位于發(fā)射極焊盤ll的 露出區(qū)域RE的正下方(直下)的單元結(jié)構(gòu)，具有比位于發(fā)射極焊盤11 的露出區(qū)域RE的正下方(直下)以外的位置的單元結(jié)構(gòu)的通電能力低 的通電能力。
此外，在本實(shí)施方式中，改變通電能力的方案能夠采用在實(shí)施方式 1中說(shuō)明過(guò)的(1)~(4)的結(jié)構(gòu)中的任一種或這些結(jié)構(gòu)的任意的組合。
此外，在本實(shí)施方式中，優(yōu)選中央部CR內(nèi)的單元結(jié)構(gòu)的配置間距 與外周部PR內(nèi)的單元結(jié)構(gòu)的配置間距相同。
再有，因?yàn)楸緦?shí)施方式的除此以外的結(jié)構(gòu)與上述的實(shí)施方式1的結(jié) 構(gòu)大致相同，所以對(duì)相同的要素標(biāo)注相同的符號(hào)，不重復(fù)其說(shuō)明。
接著，對(duì)本實(shí)施方式的功率半導(dǎo)體裝置的作用效果進(jìn)行說(shuō)明。
電流在IGBT芯片的發(fā)射極焊盤11和發(fā)射極金屬線21的接合部集 中。由此，在發(fā)射極金屬線21的接合部的溫度變得比其它區(qū)域的溫度 高。此外，當(dāng)IGBT的元胞的溫度變高時(shí)，該元胞的閾值電壓等下降， 通電能力上升，由此發(fā)射極金屬線21的接合部的溫度變得更高。由此， 存在ATj變大，使功率循環(huán)壽命下降的情況。
另一方面，根據(jù)本實(shí)施方式，構(gòu)成為，位于發(fā)射極金屬線21的接 合部的正下方的單元結(jié)構(gòu)具有比位于發(fā)射極金屬線21的接合部的正下 方以外的位置的其它單元結(jié)構(gòu)的通電能力低的通電能力。因此，能夠減 少發(fā)射極焊盤11和發(fā)射極金屬線21的接合部的發(fā)熱量。由此，能夠使 ATj變小，改善功率循環(huán)壽命。 (實(shí)施方式3 )
在本實(shí)施方式中，與實(shí)施方式l的結(jié)構(gòu)相比，使通電能力不同的對(duì) 象不同。即，參照?qǐng)D11，在本實(shí)施方式中，構(gòu)成為，位于發(fā)射極金屬線 21的接合部的正下方的單元結(jié)構(gòu)具有與位于其它發(fā)射極金屬線21的接 合部的正下方的單元結(jié)構(gòu)的通電能力不同的通電能力。
此處，發(fā)射極金屬線2的接合部與實(shí)施方式2相同，是指發(fā)射極 焊盤ll從鈍化膜13露出的區(qū)域RE1的整體、區(qū)域RE2的整體。因此， 在本實(shí)施方式中，位于發(fā)射極焊盤11的露出區(qū)域RE1的正下方(直下) 的單元結(jié)構(gòu)具有與位于發(fā)射極焊盤11的露出區(qū)域RE2的正下方(直下) 的單元結(jié)構(gòu)的通電能力不同的通電能力。具體而言，位于連接配線長(zhǎng)度 較長(zhǎng)的發(fā)射極金屬線21a的發(fā)射極焊盤11的露出區(qū)域RE1的正下方(直下)的單元結(jié)構(gòu)具有比位于連接配線長(zhǎng)度較短的發(fā)射極金屬線21b的發(fā) 射極焊盤11的露出區(qū)域RE2的正下方(直下)的單元結(jié)構(gòu)的通電能力 低的通電能力。
此外，在本實(shí)施方式中，改變通電能力的方案能夠采用在實(shí)施方式 1中說(shuō)明過(guò)的(1 ) (4)的結(jié)構(gòu)中的任一種或這些結(jié)構(gòu)的任意的組合。
此外，在本實(shí)施方式中，優(yōu)選中央部CR內(nèi)的元胞的配置間距與外 周部PR內(nèi)的元胞的配置間距相同。
此外，圖15表示具有配線長(zhǎng)度較長(zhǎng)的發(fā)射極金屬線21a和配線長(zhǎng) 度較短的發(fā)射極金屬線21b的半導(dǎo)體裝置的結(jié)構(gòu)的一例。參照?qǐng)D15， IGBT20的發(fā)射極電極和二極管30的陽(yáng)極電極通過(guò)長(zhǎng)度相互不同的金屬 線(所謂的接合金屬線)21a、 21b電連接。此外，以包圍功率器件20、 續(xù)流二極管30和電阻元件40的周圍的方式裝配有盒體61。
再有，因?yàn)楸緦?shí)施方式的除此以外的結(jié)構(gòu)與上述的實(shí)施方式1的結(jié) 構(gòu)大致相同，所以對(duì)相同的要素標(biāo)注相同的符號(hào)，不重復(fù)其說(shuō)明。
接著，對(duì)本實(shí)施方式的功率半導(dǎo)體裝置的作用效果進(jìn)行說(shuō)明。
在IGBT芯片上連接多個(gè)發(fā)射極金屬線21,而且發(fā)射極金屬線21 的每一個(gè)的配線長(zhǎng)度不同的情況下，當(dāng)在配線長(zhǎng)度較長(zhǎng)的發(fā)射極金屬線 21中流過(guò)大的電流時(shí)，發(fā)射極金屬線21自身發(fā)熱。該發(fā)射極金屬線21 的發(fā)熱對(duì)發(fā)射極焊盤11和發(fā)射極金屬線21的接合部的溫度Tj施加影 響，由此，ATj變大，存在使功率循環(huán)壽命降低的情況。
另一方面，根據(jù)本實(shí)施方式，構(gòu)成為，位于一個(gè)發(fā)射極金屬線21 的接合部的正下方的單元結(jié)構(gòu)具有與位于其它發(fā)射極金屬線21的接合 部的正下方的單元結(jié)構(gòu)的通電能力不同的通電能力。由此，能夠使位于 配線長(zhǎng)度較長(zhǎng)的發(fā)射極金屬線21的連接部的正下方的單元結(jié)構(gòu)的通電 能力變得比位于配線長(zhǎng)度較短的發(fā)射極金屬線21的連接部的正下方的 單元結(jié)構(gòu)的通電能力低。因此，能夠減少配線長(zhǎng)度較長(zhǎng)的發(fā)射極金屬線 21的連接處的發(fā)熱量。由此，能夠減小ATj，改善功率循環(huán)壽命。
再有，使上述的實(shí)施方式1 3適當(dāng)組合也可。
此外，在上述的實(shí)施方式1~3中，作為立式的功率器件，對(duì)平面 (planar)柵型的IGBT進(jìn)行了說(shuō)明，但本發(fā)明不限于此，也能夠應(yīng)用于 圖12所示那樣的槽柵型的IGBT、圖13所示那樣的平面柵型的功率 MISFET ( Metal Insulator Semiconductor Field Effect Transistor: 金屬纟色緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)、圖14所示那樣的槽柵型功率MISFET、 二 極管等中。
圖12所示的槽柵型的IGBT的結(jié)構(gòu)與圖6所示的平面柵型的IGBT 比較，不同點(diǎn)是柵極電極層9隔著柵極絕緣膜8埋入形成于半導(dǎo)體襯底 1的主表面的槽la內(nèi)。此外，沿著柵極電極層9的側(cè)壁，依次層疊有 n-外延區(qū)域4、 p型基極區(qū)域5和n+發(fā)射極區(qū)域6。此外，以與p型基極 區(qū)域5連接的方式，在半導(dǎo)體襯底1的主表面上在n+發(fā)射極區(qū)域6之間 形成有p+區(qū)域7。
再有，因?yàn)槌艘酝獾膱D12的結(jié)構(gòu)與圖6所示的結(jié)構(gòu)大致相同， 所以針對(duì)相同的要素標(biāo)注相同的符號(hào)，不重復(fù)其說(shuō)明。
此外，圖13所示的平面柵型的功率MISFET的結(jié)構(gòu)與圖6所示的 平面柵型的IGBT相比較，不同點(diǎn)是省略p+集電極區(qū)域2且n+外延區(qū)域 3與漏極電極12連接。該功率MISFET也可以是柵極絕緣膜8是由硅氧 化膜構(gòu)成的功率MOSFET (Metal Oxide Semiconductor Field Effect Transistor:金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管)。
再有，因?yàn)槌艘酝獾膱D13的結(jié)構(gòu)與圖6所示的結(jié)構(gòu)大致相同， 所以針對(duì)相同的要素標(biāo)注相同的符號(hào)，不重復(fù)其說(shuō)明。
此外，圖14所示的槽柵型的功率MISFET的結(jié)構(gòu)與圖12所示的平 面柵型的IGBT相比較，不同點(diǎn)是省略p+集電極區(qū)域2且n+外延區(qū)域3 與漏極電極12連接。該功率MISFET也可以是柵極絕緣膜8是由硅氧 化膜構(gòu)成的功率MOSFET。
再有，因?yàn)槌艘酝獾膱D14的結(jié)構(gòu)與圖12所示的結(jié)構(gòu)大致相同， 所以針對(duì)相同的要素標(biāo)注相同的符號(hào)，不重復(fù)其說(shuō)明。
作為能夠應(yīng)用上述的實(shí)施方式1~3的結(jié)構(gòu)的存儲(chǔ)器單元(IGBT或 功率MOSFET)的具體的結(jié)構(gòu)，例如能夠考慮以下的4種結(jié)構(gòu)。
笫一種結(jié)構(gòu)是圖16~圖18所示的結(jié)構(gòu)，第二種結(jié)構(gòu)是圖19~圖21 所示的結(jié)構(gòu)，第一種結(jié)構(gòu)是圖22和圖23所示的結(jié)構(gòu)，第四種結(jié)構(gòu)是圖 24和圖25所示的結(jié)構(gòu)。
關(guān)于第一種結(jié)構(gòu)，圖16是表示平面柵型存儲(chǔ)器單元的結(jié)構(gòu)的概略
平面圖。此外，圖17和圖18分別是沿圖16的xvn-xvii線和xvin-xvin
線的概略截面圖。
參照?qǐng)D16~圖18，在半導(dǎo)體襯底1的主表面的、形成有p型基極區(qū)
18域5的區(qū)域內(nèi)的主表面上，在平面視圖中以梯狀延伸的方式形成有n+ 發(fā)射極區(qū)域6。在平面視圖中，在與n+發(fā)射極區(qū)域6的梯子的延伸方向 相同的方向上，以在梯子的中央部以連續(xù)延伸的方式形成有p+區(qū)域7。 該p+區(qū)域7相對(duì)于半導(dǎo)體襯底1的主表面，比n+發(fā)射極區(qū)域6更深地形 成。
以隔著位于n-外延區(qū)域4和n+發(fā)射極區(qū)域6之間的p型基極區(qū)域5 和柵極絕緣膜8相向的方式，在半導(dǎo)體襯底1的主表面上形成有柵極電 極層9。該柵極電極層9在被相互相鄰的p型基極區(qū)域5之間夾著的n_ 外延區(qū)域4上，也以隔著柵極絕緣膜8相向的方式形成。
以到達(dá)n+發(fā)射極區(qū)域6的梯子的橫檔(rung)部分和p+區(qū)域7的各 自的表面的方式，在絕緣膜IO上設(shè)置有接觸孔10a。由此，發(fā)射極焊盤 U經(jīng)由接觸孔10a與n+發(fā)射極區(qū)域6和p+區(qū)域7分別電連接。
再有，為了便于說(shuō)明，在圖16中，接觸孔10a的一部分被省略。 該第一種結(jié)構(gòu)是與圖5和圖6所示的IGBT的發(fā)射極側(cè)的結(jié)構(gòu)相同的結(jié) 構(gòu)。
關(guān)于第二種結(jié)構(gòu)，圖19是表示平面柵型存儲(chǔ)器單元的結(jié)構(gòu)的概略 平面圖。此外，圖20和圖21是沿圖19的XX-XX線和XXI-XXI線的 概略截面圖。
參照?qǐng)D19~圖21，該第二種結(jié)構(gòu)在以下兩點(diǎn)與上述的第一種結(jié)構(gòu)不 同，第一點(diǎn)是，p+區(qū)域7在由形成為梯狀的n+發(fā)射極區(qū)域6的2個(gè)框 (frame)和2個(gè)橫檔包圍的半導(dǎo)體襯底1的主表面上形成為島狀，第二 點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7以大致相同的深度形成。
再有，因?yàn)槌艘酝獾慕Y(jié)構(gòu)與上述第一種結(jié)構(gòu)大致相同，所以針對(duì) 相同的要素標(biāo)注相同的符號(hào)，省略其說(shuō)明。
此外，為了便于說(shuō)明，在圖19中，接觸孔10a的一部分被省略。
關(guān)于第三種結(jié)構(gòu)，圖22是表示平面柵型存儲(chǔ)器單元的結(jié)構(gòu)的概略
平面圖。此外，圖23是沿圖22的xxm-xxin線的概略截面圖。再有，
圖20的結(jié)構(gòu)與沿圖22的XX-XX線的截面的結(jié)構(gòu)對(duì)應(yīng)。
參照?qǐng)D20、圖22和圖23，該第三種結(jié)構(gòu)在以下兩點(diǎn)與上述的第一 種結(jié)構(gòu)不同，第一點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7在作為半導(dǎo)體襯底 1的主表面的、形成有p型基極區(qū)域5的區(qū)域內(nèi)的主表面上相互交替地 形成，第二點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7以大致相同的深度形成。再有，因?yàn)槌艘酝獾慕Y(jié)構(gòu)與上述第一種結(jié)構(gòu)大致相同，所以針對(duì) 相同的要素標(biāo)注相同的符號(hào)，省略其說(shuō)明。
此外，為了便于說(shuō)明，在圖22中，接觸孔10a的一部分被省略。 關(guān)于第四種結(jié)構(gòu)，圖24是表示平面柵型存儲(chǔ)器單元的結(jié)構(gòu)的概略 平面圖。此外，圖25是沿圖24的XXV-XXV線的概略截面圖。參照?qǐng)D 24和圖25，該第四種結(jié)構(gòu)在以下兩點(diǎn)與上述的第一種結(jié)構(gòu)不同，第一 點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7在作為半導(dǎo)體襯底1的主表面的、形 成有p型基極區(qū)域5的區(qū)域內(nèi)的主表面上相互并行地延長(zhǎng)，第二點(diǎn)是， n+發(fā)射極區(qū)域6和p+區(qū)域7以大致相同的深度形成。
再有，因?yàn)槌艘酝獾慕Y(jié)構(gòu)與上述第一種結(jié)構(gòu)大致相同，所以針對(duì) 相同的要素標(biāo)注相同的符號(hào)，省略其說(shuō)明。
此外，為了便于說(shuō)明，在圖22中，接觸孔10a的一部分被省略。 這些各結(jié)構(gòu)的圖16、圖19、圖22和圖24所示的尺寸W。表示溝道 寬度，尺寸L。表示溝道長(zhǎng)度。此外，尺寸P。表示n+發(fā)射極區(qū)域6與發(fā) 射極焊盤11的接觸間距，尺寸EC。表示n+發(fā)射極區(qū)域6與接觸孔10a 的連接長(zhǎng)度。
在上述的第一種結(jié)構(gòu)(圖16~圖18所示的結(jié)構(gòu))中，通過(guò)改變p 型基極區(qū)域5的溝道摻雜的濃度、溝道寬度W。、溝道長(zhǎng)度L。、 n+發(fā)射 極區(qū)域6的濃度、和接觸間距P。中的至少任一個(gè)，能夠改變單元結(jié)構(gòu)的 通電能力。圖26表示釆用比圖16所示的溝道寬度W。更短的溝道寬度 W!的情況下的結(jié)構(gòu)。此外，圖27表示采用比圖16所示的溝道長(zhǎng)度L。 更長(zhǎng)的溝道長(zhǎng)度L！的情況下的結(jié)構(gòu)。
此外，圖28表示在上述第一種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的溝道寬度W,比芯片(單元區(qū)域)周邊部的溝道寬度W。小的情況下 的平面結(jié)構(gòu)。由此，能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯片 周邊部的單元結(jié)構(gòu)的通電能力。再有，在圖28所示的結(jié)構(gòu)中，在芯片 的中央部和芯片周邊部，溝道長(zhǎng)度L。、接觸間距P。和連接長(zhǎng)度EC。分 別被形成為相同的大小。
此外，圖29表示在上述的第一種結(jié)構(gòu)中，使芯片(單元區(qū)域)中 央部的溝道長(zhǎng)度L!比芯片(單元區(qū)域)周邊部的溝道長(zhǎng)度L。大的情況 下的平面結(jié)構(gòu)。由此，也能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于 芯片周邊部的單元結(jié)構(gòu)的通電能力。再有，在圖29所示的結(jié)構(gòu)中，在芯片的中央部和芯片周邊部，溝道寬度W。、接觸間距P。和連接長(zhǎng)度EC。 分別被形成為相同的大小。
在上述第二種結(jié)構(gòu)(圖19 圖21所示的結(jié)構(gòu))中，通過(guò)改變p型基 極區(qū)域5的溝道摻雜的濃度、溝道長(zhǎng)度L。、 n+發(fā)射極區(qū)域6的濃度、和 接觸間距P。中的至少任一個(gè)，能夠改變單元結(jié)構(gòu)的通電能力。圖30表 示采用比圖19所示的溝道長(zhǎng)度L。更長(zhǎng)的溝道長(zhǎng)度L！的情況下的結(jié)構(gòu)。 此外，圖31表示采用比圖19所示的接觸間距P。更大的接觸間距Pi的 情況下的結(jié)構(gòu)。
此外，圖32表示在上述第二種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的溝道長(zhǎng)度L!比芯片(單元區(qū)域)周邊部的溝道長(zhǎng)度L。大的情況下 的平面結(jié)構(gòu)。由此，能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯片 周邊部的單元結(jié)構(gòu)的通電能力。再有在圖32所示的結(jié)構(gòu)中，在芯片的 中央部和芯片周邊部，接觸間距P。和連接長(zhǎng)度EC。分別被形成為相同的 大小。
此外，在圖33表示上述第二種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的接觸間距P!比芯片(單元區(qū)域)周邊部的接觸間距P。大的情況下 的平面結(jié)構(gòu)。由此，也能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯 片周邊部的單元結(jié)構(gòu)的通電能力。再有，在圖33所示的結(jié)構(gòu)中，在芯 片的中央部和芯片周邊部，溝道長(zhǎng)度L。和連接長(zhǎng)度EC。分別被形成為相 同的大小。
在上述第三種結(jié)構(gòu)(圖22、圖23、圖20所示的結(jié)構(gòu))中，通過(guò)改 變p型基極區(qū)域5的溝道摻雜的濃度、溝道寬度W。、溝道長(zhǎng)度L。、 n+ 發(fā)射極區(qū)域6的濃度、和接觸間距P。中的至少任一個(gè)，能夠改變單元結(jié) 構(gòu)的通電能力。圖34表示采用比圖22所示的溝道寬度W。更短的溝道 寬度Wi的情況下的結(jié)構(gòu)。此外，圖35表示采用比圖22所示的溝道長(zhǎng) 度L。更長(zhǎng)的溝道長(zhǎng)度L,的情況下的結(jié)構(gòu)。此外，圖36表示采用比圖22 所示的接觸間距P。更大的接觸間距P,的情況下的結(jié)構(gòu)。
此外，圖37表示在上述第三種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的溝道寬度W！比芯片(單元區(qū)域)周邊部的溝道寬度W。小的情況下 的平面結(jié)構(gòu)。由此，能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯片 周邊部的單元結(jié)構(gòu)的通電能力。再有，在圖37所示的結(jié)構(gòu)中，在芯片 的中央部和芯片周邊部，溝道長(zhǎng)度L。和接觸間距P。分別被形成為相同的大小。
此外，圖38表示在上述第三種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的溝道長(zhǎng)度L，比芯片(單元區(qū)域)周邊部的溝道長(zhǎng)度L。大的情況下 的平面結(jié)構(gòu)。由此，也能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯 片周邊部的單元結(jié)構(gòu)的通電能力。再有，在圖38所示的結(jié)構(gòu)中，在芯 片的中央部和芯片周邊部，溝道寬度W。和接觸間距P。分別被形成為相 同的大小。
此外，圖39表示在上述第三種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的接觸間距P!比芯片(單元區(qū)域)周邊部的接觸間距P。大的情況下 的平面結(jié)構(gòu)。由此，也能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯 片周邊部的單元結(jié)構(gòu)的通電能力。再有，在圖39所示的結(jié)構(gòu)中，在芯 片的中央部和芯片周邊部，溝道寬度W。和溝道長(zhǎng)度L。分別被形成為相 同的大小。
在上述第四種結(jié)構(gòu)(圖24和圖25所示的結(jié)構(gòu))中，通過(guò)改變p型 基極區(qū)域5的溝道摻雜的濃度、溝道長(zhǎng)度L。、和n+發(fā)射極區(qū)域6的濃度 中的至少任一個(gè)，能夠改變單元結(jié)構(gòu)的通電能力。圖40表示采用比圖 24所示的溝道長(zhǎng)度L。更長(zhǎng)的溝道長(zhǎng)度L,的情況下的結(jié)構(gòu)。
此外，圖41表示在上述第四種結(jié)構(gòu)中，使芯片(單元區(qū)域)中央 部的溝道長(zhǎng)度"比芯片(單元區(qū)域)周邊部的溝道長(zhǎng)度L。大的情況下 的平面結(jié)構(gòu)。由此，能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯片 周邊部的單元結(jié)構(gòu)的通電能力。
接著，以上述第三種結(jié)構(gòu)(圖38)為例，對(duì)使芯片的中央部的溝道 長(zhǎng)度M比芯片周邊部的溝道長(zhǎng)度L。大的結(jié)構(gòu)的制造方法進(jìn)行說(shuō)明。
圖43A、圖44A、圖45A、圖46A、圖47A是分別表示沿圖42的 XUIIA-XLmA線的截面的概略截面圖。圖43B、圖44B、圖45B、圖46B、 圖47B是分別表示沿圖42的XLIIIB-XLIIIB線的截面的概略截面圖。圖 43C、圖44C、圖45C、圖46C、圖47C是分別表示沿圖42的XLIIIC-XLIIIC 線的截面的概略截面圖。
首先，參照?qǐng)D43A、 43B、 43C,由多晶硅形成的柵極電極層9隔著 柵極絕緣膜9形成在半導(dǎo)體襯底1的主表面上。
參照?qǐng)D44A、 44B、 44C,利用通常的照片制版技術(shù)，以覆蓋芯片周 邊部(圖44B和圖44C的左側(cè))的方式形成光致抗蝕劑圖案65。以該光致抗蝕劑圖案65為掩模，向露出的半導(dǎo)體襯底的主表面離子注入p 型雜質(zhì)，形成p型雜質(zhì)的注入?yún)^(qū)域5a。之后，通過(guò)灰化等除去光致抗蝕 劑圖案65。
參照?qǐng)D45A、 45B、 45C,實(shí)施用于使注入?yún)^(qū)域5a內(nèi)的p型雜質(zhì)活 化的熱處理。由此，注入?yún)^(qū)域5a內(nèi)的p型雜質(zhì)擴(kuò)散，注入?yún)^(qū)域5a向下 側(cè)和橫側(cè)擴(kuò)展少許。
參照?qǐng)D46A、 46B、 46C，利用通常的照片制版技術(shù)，以覆蓋芯片中 央部(圖46A和圖46C的右側(cè))的方式形成光致抗蝕劑圖案66。以該 光致抗蝕劑圖案66為掩模，向露出的半導(dǎo)體襯底的主表面離子注入p 型雜質(zhì)，形成p型雜質(zhì)的注入?yún)^(qū)域5b。該注入?yún)^(qū)域5b形成得比注入?yún)^(qū) 域5a淺。之后，通過(guò)灰化等除去光致抗蝕劑圖案65。
參照?qǐng)D47A、 47B、 47C,實(shí)施用于使注入?yún)^(qū)域5b內(nèi)的p型雜質(zhì)活 化的熱處理。由此，注入各個(gè)區(qū)域5a、 5b內(nèi)的p型雜質(zhì)擴(kuò)散，各個(gè)注 入?yún)^(qū)域5a、 5b向下側(cè)和橫側(cè)若干擴(kuò)展。
由此，由注入?yún)^(qū)域5b和比該注入?yún)^(qū)域5b深且寬度較大注入?yún)^(qū)域5a 構(gòu)成的p型基極區(qū)域5被形成。即，如圖47C所示，注入?yún)^(qū)域5a的深 度X^比注入?yún)^(qū)域5b的深度Xj。深，并且，如圖47A、 47B所示，繞入 注入?yún)^(qū)域5 a的柵極電極層9的下側(cè)的寬度1,大于繞入注入?yún)^(qū)域5 b的柵 極電極層9的下側(cè)的寬度12。因此，如圖42所示，能夠使芯片的中央部 的柵極長(zhǎng)度L！大于芯片的周邊部的柵極長(zhǎng)度L。。
再有，上述第一~第四種結(jié)構(gòu)的每一個(gè)能夠應(yīng)用于IGBT,此外，也 能夠應(yīng)用于功率MOSFET。
關(guān)于上述的4種結(jié)構(gòu)，針對(duì)平面柵型的存儲(chǔ)器單元(IGBT或功率 MOSFET)進(jìn)行了說(shuō)明，但是上述實(shí)施方式1~3的結(jié)構(gòu)例如也能夠應(yīng)用 于槽柵型的存儲(chǔ)器單元中。
作為能夠應(yīng)用上述的實(shí)施方式1 3的結(jié)構(gòu)的槽柵型的存儲(chǔ)器單元 (IGBT或功率MOSFET)的結(jié)構(gòu)，例如能夠考慮以下的4種結(jié)構(gòu)。
槽柵型的第一種結(jié)構(gòu)是圖48 圖50所示的結(jié)構(gòu)，第二種結(jié)構(gòu)是圖 51 圖53所示的結(jié)構(gòu)，第三種結(jié)構(gòu)是圖54和圖55所示的結(jié)構(gòu)，第四種 結(jié)構(gòu)是圖56和圖57所示的結(jié)構(gòu)。
關(guān)于槽柵型的第一種結(jié)構(gòu)，圖48是表示槽柵型存儲(chǔ)器單元的結(jié)構(gòu) 的概略平面圖。此外，圖49和圖50分別是沿圖48的XLIX-XLIX線和L-L線的概略截面圖。
參照?qǐng)D48~圖50，在作為半導(dǎo)體襯底1的主表面的、形成有p型基 極區(qū)域5的區(qū)域內(nèi)的主表面上，在平面^L圖中以梯狀延伸的方式形成有 n+發(fā)射極區(qū)域6。在平面視圖中，在與n+發(fā)射極區(qū)域6的梯子的延伸方 向相同的方向上，以在梯子的中央部以連續(xù)延伸的方式形成有p+區(qū)域7。 該p+區(qū)域7相對(duì)于半導(dǎo)體襯底1的主表面，比n+發(fā)射極區(qū)域6更深地形 成。
在半導(dǎo)體襯底1的主表面上，以貫通n+發(fā)射極區(qū)域6、 p+區(qū)域7和 p型基極區(qū)域5到達(dá)n-外延區(qū)域4的方式形成有槽la。沿該槽la內(nèi)的壁 面形成有柵極絕緣膜8，以埋入槽la的方式形成有柵極電極層9。由此， 如圖50所示，以隔著位于tT外延區(qū)域4和n+發(fā)射極區(qū)域6之間的p型 基極區(qū)域5和柵極絕緣膜8而相向的方式形成有柵極電極層9。
以到達(dá)n+發(fā)射極區(qū)域6的梯子的橫檔部分和p+區(qū)域7的每 一 個(gè)的表 面的方式，在絕緣膜10上設(shè)置有接觸孔10a。由此，發(fā)射極焊盤ll經(jīng) 由接觸孔10a與n+發(fā)射極區(qū)域6和p+區(qū)域7分別電連接。
再有，為了便于說(shuō)明，在圖16中，接觸孔10a的一部分被省略。
關(guān)于槽柵型的第二種結(jié)構(gòu)，圖51是表示槽柵型存儲(chǔ)器單元的結(jié)構(gòu) 的概略平面圖。此外，圖52和圖53是沿圖51的LII-LII線和LIII-LIII 線的概略截面圖。
參照?qǐng)D51~圖53，該槽柵型的第二種結(jié)構(gòu)在以下兩點(diǎn)與上述的槽柵 型的第一種結(jié)構(gòu)不同，第一點(diǎn)是，p+區(qū)域7在由形成為梯狀的n+發(fā)射極 區(qū)域6的2個(gè)框和2個(gè)橫檔包圍的半導(dǎo)體襯底1的主表面上形成為島狀， 第二點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7以大致相同的深度形成。
再有，因?yàn)槌艘酝獾慕Y(jié)構(gòu)與上述槽柵型的第一種結(jié)構(gòu)大致相同， 所以針對(duì)相同的要素標(biāo)注相同的符號(hào)，省略其說(shuō)明。此外，為了便于說(shuō) 明，在圖56中，接觸孔10a的一部分被省略。
此外，關(guān)于槽柵型的第三種結(jié)構(gòu)，圖54是表示槽柵型存儲(chǔ)器單元 的結(jié)構(gòu)的概略平面圖。此外，圖55是沿圖54的LV-LV線的概略截面圖。 再有，圖52的結(jié)構(gòu)與沿圖54的LII-LII線的截面的結(jié)構(gòu)對(duì)應(yīng)。
參照?qǐng)D54、圖55和圖52,該槽柵型的第三種結(jié)構(gòu)在以下兩點(diǎn)與上 述槽柵型的第一種結(jié)構(gòu)不同，第一點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7在 作為半導(dǎo)體襯底l的主表面的、形成有p型基極區(qū)域5的區(qū)域內(nèi)的主表面上相互交替地形成，第二點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7以大致相 同的深度形成。
再有，因?yàn)槌艘酝獾慕Y(jié)構(gòu)與上述槽柵型的第一種結(jié)構(gòu)大致相同， 所以針對(duì)相同的要素標(biāo)注相同的符號(hào)，省略其說(shuō)明。此外，為了便于說(shuō) 明，在圖54中，接觸孔10a的一部分被省略。
此外，關(guān)于槽柵型的第四種結(jié)構(gòu)，圖56是表示槽柵型存儲(chǔ)器單元 的結(jié)構(gòu)的概略平面圖。此外，圖57是沿圖56的LVII-LVII線的概略截 面圖。
參照?qǐng)D56和圖57,該槽柵型的第四種結(jié)構(gòu)在以下兩點(diǎn)與上述槽柵 型的第一種結(jié)構(gòu)不同，第一點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7在作為半 導(dǎo)體襯底l的主表面的、形成有p型基極區(qū)域5的區(qū)域內(nèi)的主表面上相 互并行地延長(zhǎng)，第二點(diǎn)是，n+發(fā)射極區(qū)域6和p+區(qū)域7以大致相同的深 度形成。
再有，因?yàn)槌艘酝獾慕Y(jié)構(gòu)與上述槽柵型的第 一種結(jié)構(gòu)大致相同， 所以針對(duì)相同的要素標(biāo)注相同的符號(hào)，省略其說(shuō)明。此外，為了便于說(shuō) 明，在圖56中，接觸孔10a的一部分被省略。
這些各結(jié)構(gòu)的圖48和圖54所示的尺寸W。表示溝道寬度，圖50、 圖52、圖53和圖57所示的尺寸L。、 L!表示溝道長(zhǎng)度。此外，圖48、 圖51和圖54所示的尺寸P。表示n+發(fā)射極區(qū)域6與發(fā)射極焊盤11的接 觸間距。
在上述槽柵型的第一種結(jié)構(gòu)(圖48~圖50所示的結(jié)構(gòu))中，通過(guò)改 變p型基極區(qū)域5的溝道摻雜的濃度、溝道寬度W。、溝道長(zhǎng)度L。、 n+ 發(fā)射極區(qū)域6的濃度、和接觸間距P。中的至少任一個(gè)，能夠改變單元結(jié) 構(gòu)的通電能力。例如，如圖50所示，通過(guò)改變p型基極區(qū)域5的深度， 能夠?qū)系篱L(zhǎng)度L。改變?yōu)闇系篱L(zhǎng)度L!。
在上述槽柵型的笫二種結(jié)構(gòu)(圖51~圖53所示的結(jié)構(gòu))中，通過(guò)改 變p型基極區(qū)域5的溝道摻雜的濃度、溝道長(zhǎng)度L。、 n+發(fā)射極區(qū)域6的 濃度、和接觸間距P。中的至少任一個(gè)，能夠改變單元結(jié)構(gòu)的通電能力。 例如，如圖52、 53所示，通過(guò)改變p型基極區(qū)域5的深度，能夠?qū)?道長(zhǎng)度L。改變?yōu)闇系篱L(zhǎng)度LlB
在上迷槽柵型的第三種結(jié)構(gòu)(圖54、圖55、圖52所示的結(jié)構(gòu))中， 通過(guò)改變p型基極區(qū)域5的溝道摻雜的濃度、溝道寬度W。、溝道長(zhǎng)度L。、 n+發(fā)射極區(qū)域6的濃度、和接觸間距P。中的至少任一個(gè)，能夠改變 單元結(jié)構(gòu)的通電能力。例如，如圖52所示，通過(guò)改變p型基極區(qū)域5 的深度，能夠?qū)系篱L(zhǎng)度L。改變?yōu)闇系篱L(zhǎng)度L!。
在上述槽柵型的第四種結(jié)構(gòu)(圖56和圖57所示的結(jié)構(gòu))中，通過(guò) 改變p型基極區(qū)域5的溝道摻雜的濃度、溝道長(zhǎng)度L。和n+發(fā)射極區(qū)域6 的濃度中的至少任一個(gè)，能夠改變單元結(jié)構(gòu)的通電能力。例如，如圖57 所示，通過(guò)改變p型基極區(qū)域5的深度，能夠?qū)系篱L(zhǎng)度L。改變?yōu)闇系?長(zhǎng)度L。
如上所述，在槽柵型的第一~第四種中的任一結(jié)構(gòu)中，通過(guò)改變芯. 片(單元區(qū)域)中央部和芯片(單元區(qū)域)周邊部的單元結(jié)構(gòu)的通電能 力，能夠使芯片中央部的單元結(jié)構(gòu)的通電能力低于芯片周邊部的單元結(jié) 構(gòu)的通電能力。
關(guān)于上述的平面柵型的第一 第四種結(jié)構(gòu)和槽柵型的第一~第四種 結(jié)構(gòu)的每一個(gè)，針對(duì)改變芯片(單元區(qū)域)中央部和芯片(單元區(qū)域) 周邊部的單元結(jié)構(gòu)的通電能力的情況進(jìn)行了說(shuō)明，也能夠與此情況相同
力，此外丫還^夠改i長(zhǎng)度不同的金屬線正下方的單元結(jié)構(gòu);此的通電 能力。
以上，對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，但以上說(shuō)明均僅為例示，不是 限定，很明顯應(yīng)該認(rèn)為發(fā)明的范圍由本技術(shù)方案所要求的范圍解釋。 本發(fā)明特別利于應(yīng)用于具有立式的功率器件的功率半導(dǎo)體裝置中。
權(quán)利要求
1.一種功率半導(dǎo)體裝置，具備具有主表面的半導(dǎo)體襯底；以及形成在所述半導(dǎo)體襯底上的立式功率器件的多個(gè)單元結(jié)構(gòu)，其中，所述多個(gè)單元結(jié)構(gòu)中的位于所述主表面的中央部的一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述多個(gè)單元結(jié)構(gòu)中的位于所述主表面的外周部的其它單元結(jié)構(gòu)的通電能力低的通電能力。
2. 如權(quán)利要求1所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的閾值電壓 大的閾值電壓。
3. 如權(quán)利要求1所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的溝道寬度 小的溝道寬度。
4. 如權(quán)利要求1所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的溝道長(zhǎng)度 大的溝道長(zhǎng)度。
5. 如權(quán)利要求1所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)是具有發(fā)射極區(qū)域的IGBT,所述一個(gè)單元結(jié)構(gòu)的所述發(fā)射極區(qū)域構(gòu)成為，具有比所述其它單 元結(jié)構(gòu)的所述發(fā)射極區(qū)域的擴(kuò)散電阻大的擴(kuò)散電阻。
6. —種功率半導(dǎo)體裝置，具備 具有主表面的半導(dǎo)體襯底；以及形成在所述半導(dǎo)體襯底上的立式功率器件的多個(gè)單元結(jié)構(gòu)，其中， 所述多個(gè)單元結(jié)構(gòu)中的位于所述主表面的金屬線接合部的正下方 的一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述多個(gè)單元結(jié)構(gòu)中的位于所述金屬線接合部的正下方以外的位置的其它單元結(jié)構(gòu)的通電能力低的通電能 力。
7. 如權(quán)利要求6所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的閾值電壓 大的閾值電壓。
8. 如權(quán)利要求6所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的溝道寬度 小的溝道寬度。
9. 如權(quán)利要求6所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的溝道長(zhǎng)度 大的溝道長(zhǎng)度。
10. 如權(quán)利要求6所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)是具有發(fā)射極區(qū)域的IGBT，所述一個(gè)單元結(jié)構(gòu)的所述發(fā)射極區(qū)域構(gòu)成為，具有比所述其它單 元結(jié)構(gòu)的所述發(fā)射極區(qū)域的擴(kuò)散電阻大的擴(kuò)散電阻。
11. 一種功率半導(dǎo)體裝置，具備 具有主表面的半導(dǎo)體襯底；以及形成在所述半導(dǎo)體襯底上的立式功率器件的多個(gè)單元結(jié)構(gòu)，其中， 在所述主表面上，存在至少包括一個(gè)金屬線接合部和其它金屬線接 合部的多個(gè)金屬線接合部，所述多個(gè)單元結(jié)構(gòu)中的位于所述一個(gè)金屬線接合部的正下方的一 個(gè)單元結(jié)構(gòu)構(gòu)成為，具有與所述多個(gè)單元結(jié)構(gòu)中的位于所述其它金屬 線接合部的正下方的其它單元結(jié)構(gòu)的通電能力不同的通電能力。
12. 如權(quán)利要求11所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的閾值電壓 大的閾值電壓。
13. 如權(quán)利要求11所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的溝道寬度 小的溝道寬度。
14. 如權(quán)利要求11所述的功率半導(dǎo)體裝置，其中， 所述一個(gè)單元結(jié)構(gòu)和所迷其它單元結(jié)構(gòu)的每一個(gè)具有絕緣柵型場(chǎng)效應(yīng)晶體管部，所述一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比所述其它單元結(jié)構(gòu)的溝道長(zhǎng)度 大的溝道長(zhǎng)度。
15. 如權(quán)利要求11所述的功率半導(dǎo)體裝置，其中， 所迷一個(gè)單元結(jié)構(gòu)和所述其它單元結(jié)構(gòu)的每一個(gè)是具有發(fā)射極區(qū)域的IGBT，所述一個(gè)單元結(jié)構(gòu)的所述發(fā)射極區(qū)域構(gòu)成為，具有比所述其它單 元結(jié)構(gòu)的所述發(fā)射極區(qū)域的擴(kuò)散電阻大的擴(kuò)散電阻。
全文摘要
本發(fā)明提供功率半導(dǎo)體裝置，其中，在半導(dǎo)體襯底(1)上形成有立式功率器件的多個(gè)單元結(jié)構(gòu)。多個(gè)單元結(jié)構(gòu)中的位于主表面的中央部(CR)的一個(gè)單元結(jié)構(gòu)構(gòu)成為，具有比多個(gè)單元結(jié)構(gòu)中的位于主表面的外周部(PR)的其它單元結(jié)構(gòu)的通電能力低的通電能力。由此，得到具有優(yōu)良的功率循環(huán)壽命的功率半導(dǎo)體裝置。
文檔編號(hào)H01L29/739GK101587893SQ200910141079
公開(kāi)日2009年11月25日 申請(qǐng)日期2009年5月20日 優(yōu)先權(quán)日2008年5月20日
發(fā)明者山口博史 申請(qǐng)人:三菱電機(jī)株式會(huì)社