專利名稱：：一種基于神經(jīng)mos管的多值計(jì)數(shù)器單元及多位多值計(jì)數(shù)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種多值計(jì)數(shù)器，尤其是涉及一種基于神經(jīng)MOS管的多值計(jì)數(shù)器單元及多位多值計(jì)數(shù)器。
背景技術(shù)：
：目前，集成電路幾乎以超越Moore規(guī)律的速度發(fā)展著，在一塊芯片上所能集成的電路規(guī)模越來(lái)越大，且速度也越來(lái)越快。由此導(dǎo)致集成電路的功耗越來(lái)越大，巨大的功耗不僅使各種便攜式設(shè)備遇到電源方面的困難，而且芯片的過(guò)熱亦導(dǎo)致它們易于工作失效與壽命縮短。另一方面由于半導(dǎo)體工藝技術(shù)的進(jìn)步，門(mén)電路等占用的面積急劇下降，相反在超大規(guī)模集成電路(VLSI)的基片中，有70%以上的硅片面積用于布線。由此限制了電路的集成度、提高了集成電路的生產(chǎn)成本，而且由于線路間的電磁效應(yīng)，必將導(dǎo)致電路性能降低，甚至產(chǎn)生意想不到的錯(cuò)誤。多值邏輯電路能增加單線攜帶信息的能力，提高數(shù)字電路的信息密度，而且可以減少VLSI引線數(shù)，降低電路間接線連接的復(fù)雜度和成本，提高電路的可靠性。但現(xiàn)有的多值電路都是由二值元器件組成，由于二值元器件只是一個(gè)二值開(kāi)關(guān)，因此隨著基數(shù)的增大其電路結(jié)構(gòu)將變得越來(lái)越復(fù)雜，阻礙了多值邏輯電路發(fā)展的進(jìn)程。在數(shù)字集成電路中計(jì)數(shù)器應(yīng)用十分廣泛，多值計(jì)數(shù)器是構(gòu)成多值數(shù)字系統(tǒng)最為重要的器件之一。常用的如四值計(jì)數(shù)器，它的設(shè)計(jì)與二值計(jì)數(shù)器的設(shè)計(jì)不完全相同，需要解決以下兩個(gè)問(wèn)題1)要解決一位四值計(jì)數(shù)器的四值輸出；2)要解決四值計(jì)數(shù)器低位向高位的進(jìn)位。傳統(tǒng)的四值計(jì)數(shù)器大都采用四值D觸發(fā)器和四值門(mén)電路來(lái)實(shí)現(xiàn)，而這些四值元器件結(jié)構(gòu)復(fù)雜、設(shè)計(jì)煩瑣，從而導(dǎo)致計(jì)數(shù)器成本高、功耗大，不利于提高電路的集成度。新近出現(xiàn)的神經(jīng)MOS管不僅具有多輸入柵加權(quán)信號(hào)控制及浮柵上的電容耦合效應(yīng)等特性，而且具有將數(shù)據(jù)保存在浮柵上等功能。神經(jīng)MOS管是基于晶體管功能度的提高，尤其是智能化的概念提出來(lái)的。它是一種帶有多輸入柵的新型晶體管元件，可以對(duì)多輸入柵電壓進(jìn)行加權(quán)求和，并且以這個(gè)加權(quán)和來(lái)控制晶體管導(dǎo)通和截止，不僅模仿了生物神經(jīng)元的多輸入結(jié)構(gòu)，而且模擬了生物神經(jīng)元的功能，因此被稱為"神經(jīng)M0S管"，亦稱為"vM0S管"。神經(jīng)nMOS管的基本結(jié)構(gòu)及其在電路設(shè)計(jì)中的表示符號(hào)分別如圖1(a)和圖1(b)所示。從圖中可以發(fā)現(xiàn)，從結(jié)構(gòu)上來(lái)講除了浮柵和多輸入控制柵外，神經(jīng)MOS晶體管和常規(guī)MOS晶體管是很相似的，然而正是浮柵和多輸入控制柵改變了它的特性。晶體管的導(dǎo)通與截止不是僅由單個(gè)輸入信號(hào)來(lái)控制，而是由各個(gè)輸入信號(hào)的加權(quán)和來(lái)共同決定。由于神經(jīng)MOS晶體管工作原理上的優(yōu)勢(shì)，使得此器件與普通MOS管相比在電路應(yīng)用方面具有很大潛能。根據(jù)神經(jīng)MOS管的特點(diǎn)，人們將一個(gè)神經(jīng)nMOS管和一個(gè)神經(jīng)pMOS管組成了兩個(gè)互補(bǔ)的基本單元電路，如圖2(a)和圖2(b)所示。圖2(a)為神經(jīng)MOS反相器，它的結(jié)構(gòu)和普通CMOS反相器十分相似，不同之處在于神經(jīng)MOS管的導(dǎo)通與截止由多個(gè)輸入柵共同決定當(dāng)輸入信號(hào)的加權(quán)和大于浮柵閾值電壓時(shí)，神經(jīng)nMOS管導(dǎo)通，神經(jīng)pMOS管截止，輸出為低電平；當(dāng)加權(quán)和小于浮柵閾值電壓時(shí)，神經(jīng)pM0S管導(dǎo)通，神經(jīng)nM0S管截止，輸出為高電平。圖2(b)為神經(jīng)MOS源極跟隨器，圖2(b)中的神經(jīng)pMOS管一直處于截止?fàn)顟B(tài)，也就是神經(jīng)nMOS管的源極端始終接了一個(gè)阻值無(wú)窮的電阻，這個(gè)"電阻"遠(yuǎn)大于nMOS管導(dǎo)通時(shí)的電阻值，因此輸出電壓V。UT"Vren-Vtn。如果使閾值電壓Vtn足夠小，則V。UT"Vren，輸出電壓就近似于浮柵電壓Vren。
發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問(wèn)題是提供成本低、功耗小，有利于提高電路的集成度的基于神經(jīng)MOS管的多值計(jì)數(shù)器單元及多位多值計(jì)數(shù)器。本發(fā)明解決上述技術(shù)問(wèn)題所采用的技術(shù)方案為一種基于神經(jīng)MOS管的多值計(jì)數(shù)器單元，包括一個(gè)神經(jīng)MOS源極跟隨器和至少一個(gè)連接在所述的神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，所述的單元觸發(fā)電路包括第一二值D觸發(fā)器、第二二值D觸發(fā)器、與門(mén)和或門(mén)，所述的第一二值D觸發(fā)器的第二輸入端和所述的第二二值D觸發(fā)器的第二輸入端并接于時(shí)鐘信號(hào)輸入端，所述的第一二值D觸發(fā)器的第一輸入端與所述的第二二值D觸發(fā)器的第二輸出端連接，所述的第二二值D觸發(fā)器的第一輸入端和所述的第一二值D觸發(fā)器的第一輸出端并接于所述的或門(mén)的第一輸入端，所述的第一二值D觸發(fā)器的第二輸出端和所述的與門(mén)的第一輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端分別與所述的與門(mén)的第二輸入端和所述的或門(mén)的第二輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端、所述的與門(mén)的輸出端和所述的或門(mén)的輸出端分別與所述的神經(jīng)MOS源極跟隨器的不同的輸入控制柵連接?！N基于神經(jīng)MOS管的多位多值計(jì)數(shù)器，包括多個(gè)相互串接的多值計(jì)數(shù)器單元，下一級(jí)的多值計(jì)數(shù)器單元的時(shí)鐘輸入端通過(guò)一個(gè)輔助與門(mén)與上一級(jí)的多值計(jì)數(shù)器單元連接，所述的多值計(jì)數(shù)器單元包括一個(gè)神經(jīng)MOS源極跟隨器和至少一個(gè)連接在所述的神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，所述的單元觸發(fā)電路包括第一二值D觸發(fā)器、第二二值D觸發(fā)器、與門(mén)和或門(mén)，所述的第一二值D觸發(fā)器的第二輸入端和所述的第二二值D觸發(fā)器的第二輸入端并接于時(shí)鐘信號(hào)輸入端，所述的第一二值D觸發(fā)器的第一輸入端與所述的第二二值D觸發(fā)器的第二輸出端連接，所述的第二二值D觸發(fā)器的第一輸入端和所述的第一二值D觸發(fā)器的第一輸出端并接于所述的或門(mén)的第一輸入端，所述的第一二值D觸發(fā)器的第二輸出端和所述的與門(mén)的第一輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端分別與所述的與門(mén)的第二輸入端和所述的或門(mén)的第二輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端、所述的與門(mén)的輸出端和所述的或門(mén)的輸出端分別與所述的神經(jīng)MOS源極跟隨器的不同的輸入控制柵連接，下一級(jí)的多值計(jì)數(shù)器單元的時(shí)鐘輸入端與所述的輔助與門(mén)的輸出端連接，上一級(jí)的多值計(jì)數(shù)器單元的第一二值D觸發(fā)器的第二輸出端和第二二值D觸發(fā)器的第一輸出端分別與所述的輔助與門(mén)的第一輸入端和所述的輔助與門(mén)的第二輸入端連接。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于本發(fā)明的多值計(jì)數(shù)器單元，利用神經(jīng)MOS管來(lái)取代多值邏輯中復(fù)雜的閾值操作，實(shí)現(xiàn)真正意義上的多值邏輯，只要增加由二值D觸發(fā)器構(gòu)成的單元觸發(fā)電路的數(shù)量并與源極跟隨器的空閑的輸入控制柵連接就可以實(shí)現(xiàn)不同基數(shù)的多值計(jì)數(shù)器。與傳統(tǒng)的多值計(jì)數(shù)器相比，可以大大節(jié)省元器件的數(shù)量，降低電路設(shè)計(jì)的成本和功耗。本發(fā)明在多值計(jì)數(shù)器單元的基礎(chǔ)上采用異步進(jìn)位的方式實(shí)現(xiàn)多位多值計(jì)數(shù)器，用PSPICE模擬驗(yàn)證所設(shè)計(jì)的電路具有正確的邏輯功能。圖la為神經(jīng)nM0S管的基本結(jié)構(gòu)示意圖；圖lb為神經(jīng)nMOS管在電路設(shè)計(jì)中的符號(hào)示意圖；圖2a為由神經(jīng)nMOS管和神經(jīng)pMOS管組成的反相器的符號(hào)示意圖；圖2b為由神經(jīng)nMOS管和神經(jīng)pMOS管組成的源極跟隨器的符號(hào)示意圖；圖3本發(fā)明實(shí)施例一的結(jié)構(gòu)示意圖；圖4本發(fā)明實(shí)施例二的結(jié)構(gòu)示意圖；圖5本發(fā)明實(shí)施例二的二位四值計(jì)數(shù)器的模擬波形。具體實(shí)施例方式以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。實(shí)施例一一種基于神經(jīng)MOS管的多值計(jì)數(shù)器單元，包括一個(gè)神經(jīng)MOS源極跟隨器1和一個(gè)連接在神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，單元觸發(fā)電路包括第一二值D觸發(fā)器2、第二二值D觸發(fā)器3、與門(mén)4和或門(mén)5，第一二值D觸發(fā)器2的第二輸入端C。和第二二值D觸發(fā)器3的第二輸入端Q并接于時(shí)鐘信號(hào)輸入端CP，第一二值D觸發(fā)器2的第一輸入端D。與第二二值D觸發(fā)器3的第二輸出端連接，第二二值D觸發(fā)器3的第一輸入端D工和第一二值D觸發(fā)器2的第一輸出端Q。并接于或門(mén)5的第一輸入端，第一二值D觸發(fā)器2的第二輸出端Q。和與門(mén)4的第一輸入端連接，第二二值D觸發(fā)器3的第一輸出端分別與與門(mén)4的第二輸入端和或門(mén)5的第二輸入端連接，第二二值D觸發(fā)器3的第一輸出端Qi、與門(mén)4的輸出端和或門(mén)5的輸出端分別與神經(jīng)MOS源極跟隨器1的三個(gè)輸入控制柵&、X2和X3連接。實(shí)施例二一種基于神經(jīng)MOS管的多位多值計(jì)數(shù)器，包括兩個(gè)相互串接的第一多值計(jì)數(shù)器單元10和第二多值計(jì)數(shù)器單元20，第二多值計(jì)數(shù)器單元20的時(shí)鐘輸入端CP2通過(guò)一個(gè)輔助與門(mén)6與第一多值計(jì)數(shù)器單元10連接，第一多值計(jì)數(shù)器單元10包括一個(gè)神經(jīng)MOS源極跟隨器11和一個(gè)連接在神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，單元觸發(fā)電路包括第一二值D觸發(fā)器21、第二二值D觸發(fā)器31、與門(mén)41和或門(mén)51，第一二值D觸發(fā)器21的第二輸入端CQ1和第二二值D觸發(fā)器31的第二輸入端Cn并接于時(shí)鐘信號(hào)輸入端CP1，第一二值D觸發(fā)器2的第一輸入端DQ1與第二二值D觸發(fā)器31的第二輸出端連接，第二二值D觸發(fā)器31的第一輸入端Dn和第一二值D觸發(fā)器21的第一輸出端QQ1并接于或門(mén)51的第一輸入端，第一二值D觸發(fā)器21的第二輸出端^r和與門(mén)41的第一輸入端連接，第二二值D觸發(fā)器31的第一輸出端Qu分別與與門(mén)41的第二輸入端和或門(mén)51的第二輸入端連接，第二二值D觸發(fā)器31的第一輸出端Qn、與門(mén)41的輸出端和或門(mén)51的輸出端分別與神經(jīng)M0S源極跟隨器11的三個(gè)輸入控制柵Xn、X21和X31連接，第二多值計(jì)數(shù)器單元20包括一個(gè)神經(jīng)MOS源極跟隨器12和一個(gè)連接在神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，單元觸發(fā)電路包括第一二值D觸發(fā)器22、第二二值D觸發(fā)器32、一個(gè)與門(mén)42和一個(gè)或門(mén)52，第一二值D觸發(fā)器22的第二輸入端C。2和第二二值D觸發(fā)器32的第二輸入端C12并接于時(shí)鐘信號(hào)輸入端CP2，第一二值D觸發(fā)器22的第一輸入端D。2與第二二值D觸發(fā)器32的第二輸出端^連接，第二二值D觸發(fā)器32的第一輸入端D12和第一二值D觸發(fā)器22的第一輸出端Q。2并接于或門(mén)52的第一輸入端，第一二值D觸發(fā)器22的第二輸出端^和與門(mén)42的第一輸入端連接，第二二值D觸發(fā)器32的第一輸出端Q12分別與與門(mén)42的第二輸入端和或門(mén)52的第二輸入端連接，第二二值D觸發(fā)器32的第一輸出端Q12、與門(mén)42的輸出端和或門(mén)52的輸出端分別與神經(jīng)MOS源極跟隨器12的三個(gè)輸入控制柵X『X22和X32連接，第二多值計(jì)數(shù)器單元20的時(shí)鐘輸入端CP2與輔助與門(mén)6的輸出端連接，第一多值計(jì)數(shù)器單元10的第一二值D觸發(fā)器21的第二輸出端和第二二值D觸發(fā)器的第一輸出端Qn分別與輔助與門(mén)6的第一輸入端和輔助與門(mén)6的第二輸入端連接。本實(shí)施例中的二位四值計(jì)數(shù)器的輸出信號(hào)僅僅取決于存儲(chǔ)電路的狀態(tài)，因此是典型的穆?tīng)?Moore)機(jī)，其在時(shí)鐘信號(hào)控制下，能依次從一個(gè)狀態(tài)轉(zhuǎn)換為下一個(gè)狀態(tài)。一位四值計(jì)數(shù)器有四個(gè)不同電平值，需要使用四個(gè)狀態(tài)(S。、Sp&、S》來(lái)實(shí)現(xiàn)相應(yīng)輸出。同時(shí)為避免競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，因此將利用格雷碼進(jìn)行編碼，其狀態(tài)轉(zhuǎn)換過(guò)程如表1所示。表1一位四值計(jì)數(shù)器狀態(tài)轉(zhuǎn)換表<table>tableseeoriginaldocumentpage6</column></row><table>由于穆?tīng)?Moore)型電路的次態(tài)Q,Q廣和進(jìn)位輸出唯一地取決于電路現(xiàn)態(tài)Q,Q。11的值，故可根據(jù)表1得到電路次態(tài)的卡諾圖，并依此可得到電路的狀態(tài)方程込"+、^n若采用二值D觸發(fā)器，即可實(shí)現(xiàn)S。、S"S2、S3四個(gè)狀態(tài)之間的循環(huán)轉(zhuǎn)換。但此時(shí)電路輸出的仍是二值信號(hào)，為實(shí)現(xiàn)計(jì)數(shù)器的四值輸出，需解決二值到四值的轉(zhuǎn)換。而神經(jīng)M0S源極跟隨器具有多個(gè)輸入端口，并能對(duì)各輸入信號(hào)進(jìn)行加權(quán)求和，因此可以利用這個(gè)特點(diǎn)實(shí)現(xiàn)二值到四值信號(hào)的轉(zhuǎn)換。由上文可知，源極跟隨器的輸出電壓近似于浮柵電壓，因此n變量vM0S源極跟隨器的輸出電壓為「■*^=^+4+…+C~~若取神經(jīng)M0S源極跟隨器的輸入變量數(shù)為3，且Q=C2=C3=C，則公式可化簡(jiǎn)為<formula>formulaseeoriginaldocumentpage7</formula>為實(shí)現(xiàn)上述設(shè)計(jì)的二位二值計(jì)數(shù)器與三輸入神經(jīng)MOS源極跟隨器的連接，還需增加二者之間的轉(zhuǎn)換電路。根據(jù)二位二值計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換特點(diǎn)和三輸入神經(jīng)MOS源極跟隨器加權(quán)求和方式，可列出如表2所示的轉(zhuǎn)換電路真值表表2轉(zhuǎn)換電路真值表<table>tableseeoriginaldocumentpage7</column></row><table>表2中QpQ。為二值計(jì)數(shù)器的輸出信號(hào)，&、&、&為三輸入神經(jīng)MOS源極跟隨器的三個(gè)輸入信號(hào)，其對(duì)應(yīng)電壓分別為m故可得出X丄=Q,Q。X2=X3=因此，當(dāng)Q!Q。=00時(shí)，X!=0，V!=0v，X2=0，V20v(邏輯0);當(dāng)=01時(shí)，X丄=1，V丄=Vdd，X2=0，V2=Vdd/3(邏輯1);當(dāng)=11時(shí)，X丄=1，V丄=Vdd，X2=1，V22Vdd/3(邏輯2);當(dāng)Q!Q。=10時(shí)，X!=l，V工=Vdd，X2=1，V2=0v，X30v，X3=vdd，x3:0，V3o，v3=0，V3=i，v30v，V00v，V0Ov，V。Vdd(邏輯3)，從而實(shí)現(xiàn)神經(jīng)M0S源極跟隨器的四值輸出。由此可得到如圖3所示的四值計(jì)數(shù)器的電路結(jié)構(gòu)。實(shí)施例二中的二位四值計(jì)數(shù)器當(dāng)?shù)臀凰闹涤?jì)數(shù)器的輸出端V。UT由3跳變到0時(shí)，向高位進(jìn)位，并將進(jìn)位信號(hào)Cs作為第二位四值計(jì)數(shù)器的時(shí)鐘信號(hào)CP2。由表1可得到進(jìn)位信號(hào)Cs=Q^5。據(jù)此，得到圖5所示的二位四值計(jì)數(shù)器電路。在PSPICE9.0環(huán)境下，采用0.25iimCMOS工藝，對(duì)所設(shè)計(jì)的電路進(jìn)行模擬。圖5給出了二位四值計(jì)數(shù)器的模擬波形?？梢园l(fā)現(xiàn)輸出波形較理想，從而驗(yàn)證了其邏輯功能的正確性。權(quán)利要求一種基于神經(jīng)MOS管的多值計(jì)數(shù)器單元，其特征在于包括一個(gè)神經(jīng)MOS源極跟隨器和至少一個(gè)連接在所述的神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，所述的單元觸發(fā)電路包括第一二值D觸發(fā)器、第二二值D觸發(fā)器、與門(mén)和或門(mén)，所述的第一二值D觸發(fā)器的第二輸入端和所述的第二二值D觸發(fā)器的第二輸入端并接于時(shí)鐘信號(hào)輸入端，所述的第一二值D觸發(fā)器的第一輸入端與所述的第二二值D觸發(fā)器的第二輸出端連接，所述的第二二值D觸發(fā)器的第一輸入端和所述的第一二值D觸發(fā)器的第一輸出端并接于所述的或門(mén)的第一輸入端，所述的第一二值D觸發(fā)器的第二輸出端和所述的與門(mén)的第一輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端分別與所述的與門(mén)的第二輸入端和所述的或門(mén)的第二輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端、所述的與門(mén)的輸出端和所述的或門(mén)的輸出端分別與所述的神經(jīng)MOS源極跟隨器的不同的輸入控制柵連接。2.—種基于神經(jīng)MOS管的多位多值計(jì)數(shù)器，其特征在于包括多個(gè)相互串接的多值計(jì)數(shù)器單元，下一級(jí)的多值計(jì)數(shù)器單元的時(shí)鐘輸入端通過(guò)一個(gè)輔助與門(mén)與上一級(jí)的多值計(jì)數(shù)器單元連接，所述的多值計(jì)數(shù)器單元包括一個(gè)神經(jīng)MOS源極跟隨器和至少一個(gè)連接在所述的神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，所述的單元觸發(fā)電路包括第一二值D觸發(fā)器、第二二值D觸發(fā)器、與門(mén)和或門(mén)，所述的第一二值D觸發(fā)器的第二輸入端和所述的第二二值D觸發(fā)器的第二輸入端并接于時(shí)鐘信號(hào)輸入端，所述的第一二值D觸發(fā)器的第一輸入端與所述的第二二值D觸發(fā)器的第二輸出端連接，所述的第二二值D觸發(fā)器的第一輸入端和所述的第一二值D觸發(fā)器的第一輸出端并接于所述的或門(mén)的第一輸入端，所述的第一二值D觸發(fā)器的第二輸出端和所述的與門(mén)的第一輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端分別與所述的與門(mén)的第二輸入端和所述的或門(mén)的第二輸入端連接，所述的第二二值D觸發(fā)器的第一輸出端、所述的與門(mén)的輸出端和所述的或門(mén)的輸出端分別與所述的神經(jīng)MOS源極跟隨器的不同的輸入控制柵連接，下一級(jí)的多值計(jì)數(shù)器單元的時(shí)鐘輸入端與所述的輔助與門(mén)的輸出端連接，上一級(jí)的多值計(jì)數(shù)器單元的第一二值D觸發(fā)器的第二輸出端和第二二值D觸發(fā)器的第一輸出端分別與所述的輔助與門(mén)的第一輸入端和所述的輔助與門(mén)的第二輸入端連接。全文摘要本發(fā)明公開(kāi)了一種基于神經(jīng)MOS管的多值計(jì)數(shù)器單元，包括一個(gè)神經(jīng)MOS源極跟隨器和至少一個(gè)連接在神經(jīng)MOS源極跟隨器的輸入控制柵上的單元觸發(fā)電路，單元觸發(fā)電路包括第一二值D觸發(fā)器、第二二值D觸發(fā)器、與門(mén)和或門(mén)，優(yōu)點(diǎn)在于利用神經(jīng)MOS管來(lái)取代多值邏輯中復(fù)雜的閾值操作，實(shí)現(xiàn)真正意義上的多值邏輯，只要增加由二值D觸發(fā)器構(gòu)成的單元觸發(fā)電路的數(shù)量并與源極跟隨器的空閑的輸入控制柵連接就可以實(shí)現(xiàn)不同基數(shù)的多值計(jì)數(shù)器，與傳統(tǒng)的多值計(jì)數(shù)器相比，可以大大節(jié)省元器件的數(shù)量，降低電路設(shè)計(jì)的成本和功耗，本發(fā)明在多值計(jì)數(shù)器單元的基礎(chǔ)上采用異步進(jìn)位的方式實(shí)現(xiàn)多位多值計(jì)數(shù)器，用PSPICE模擬驗(yàn)證所設(shè)計(jì)的電路具有正確的邏輯功能。文檔編號(hào)H01L29/78GK101777139SQ20091015703公開(kāi)日2010年7月14日申請(qǐng)日期2009年12月30日優(yōu)先權(quán)日2009年12月30日發(fā)明者張躍軍,汪鵬君申請(qǐng)人:寧波大學(xué)