專利名稱：不通過打線即實現電性連接的芯片封裝結構及其制作方法
技術領域：
本發(fā)明涉及一種半導體芯片封裝結構及其制作方法，尤其涉及一種不需通過打線 工藝(Wire-bonding process)即可實現倒裝芯片式電性連接的半導體芯片封裝結構及其 制作方法。
背景技術：
請參閱圖1所示，其為公知以打線工藝制作的發(fā)光二極管封裝結構的剖面示意 圖。由圖中可知，公知的發(fā)光二極管封裝結構包括一基底結構1A、多個設置于該基底結構 IA上端的發(fā)光二極管2A、多條導線3A、及多個熒光膠體4A。其中，每一個發(fā)光二極管2A以其發(fā)光表面20A背向該基底結構IA而設置于該基 底結構IA上，并且每一個發(fā)光二極管2A上端的正、負電極區(qū)域21A、22A通過兩條導線3A以 電性連接于該基底結構IA的相對應的正、負電極區(qū)域11A、12A。再者，每一個熒光膠體4A 覆蓋于該相對應的發(fā)光二極管2A及兩條導線3A上端，以保護該相對應的發(fā)光二極管2A。然而，公知的打線工藝除了增加制造程序及成本外，有時還必須擔心因打線而有 電性接觸不良的情況發(fā)生。再者，由于該兩個導線3A的一端皆設置于該發(fā)光二極管2A上 端的正負電極區(qū)域21A、22A，因此當該發(fā)光二極管2A通過該發(fā)光表面20A進行光線投射時， 該兩條導線3A將造成投射陰影，而降低該發(fā)光二極管2A的發(fā)光品質。是以，由上可知，目前公知的發(fā)光二極管封裝結構，顯然具有不便與缺陷存在，而 待加以改善。

發(fā)明內容
本發(fā)明所要解決的技術問題，在于提供一種不通過打線即實現電性連接的芯片封 裝結構及其制作方法。因為本發(fā)明的半導體芯片封裝結構不需通過打線工藝即可實現電性 連接，因此本發(fā)明可省略打線工藝并且可免去因打線而有電性接觸不良的情況發(fā)生。為了解決上述技術問題，根據本發(fā)明的其中一種方案，提供一種不通過打線即 實現電性連接的芯片封裝結構，其包括一封裝單元(package unit)、至少一半導體芯 片(semiconductor chip)、一第一絕緣單兀(first insulative unit)、一第一導電單兀 (first conductive unit)、一第二絕緣單兀(second conductive unit)、及一第二導電單 元(second conductive unit)。其中，該封裝單元具有至少一容置槽。所述至少一半導體 芯片，其容置于所述至少一容置槽內，并且所述至少一半導體芯片的上表面具有多個導電 焊墊。該第一絕緣單元具有至少一形成于所述多個導電焊墊之間的第一絕緣層，以使得所 述多個導電焊墊彼此絕緣。該第一導電單元具有多個成形于所述至少一第一絕緣層及該封 裝單元上的第一導電層，并且每一個第一導電層的一端電性連接于相對應的導電焊墊。該 第二絕緣單元具有至少一形成于所述多個第一導電層之間的第二絕緣層，以使得所述多個 第一導電層彼此絕緣。該第二導電單元具有多個成形于所述多個第一導電層的另一相反端 上的第二導電層。
為了解決上述技術問題，根據本發(fā)明的其中一種方案，提供一種不通過打線即實 現電性連接的芯片封裝結構的制作方法，其包括下列步驟首先，提供至少兩個半導體芯 片，其中每一個半導體芯片具有多個導電焊墊；然后，形成至少一第一絕緣層于所述多個導 電焊墊之間，以使得所述多個導電焊墊彼此絕緣；接著，將上述至少兩個半導體芯片設置于 一附著性高分子材料上，其中所述多個導電焊墊面向該附著性高分子材料；接下來，將一封 裝單元覆蓋于上述至少兩個半導體芯片上；緊接著，將該封裝單元反轉并且移除該附著性 高分子材料，以使得所述多個導電焊墊外露并朝上；然后，形成多個第一導電層于所述至少 一第一絕緣層上并電性連接于所述多個導電焊墊；接著，分別形成多個第二絕緣層于所述 多個第一導電層之間；緊接著，分別形成多個第二導電層于所述多個第一導電層上，以間接 地電性連接于所述多個導電焊墊；最后，進行切割，以形成至少兩個單個的半導體芯片封裝 結構。其中，上述形成所述至少一第一絕緣層的步驟中，更進一步包括形成一第一絕緣 材料于上述至少兩個半導體芯片上，以覆蓋所述多個導電焊墊；然后，移除部分的第一絕緣 材料而形成所述至少一第一絕緣層，以露出所述多個導電焊墊。其中，該第一絕緣材料以印 刷、涂布、或噴涂的方式形成于上述至少兩個半導體芯片上，并且經過預烤過程以硬化該第 一絕緣材料，然后通過曝光、顯影、及蝕刻過程的配合以移除上述部分的第一絕緣材料。其中，上述形成所述多個第一導電層的步驟中，更進一步包括形成一第一導電材 料于所述至少一第一絕緣層、所述多個導電焊墊、及該封裝單元上；然后，移除部分的第一 導電材料，以形成所述多個分別電性連接于所述多個導電焊墊的第一導電層。其中，該第一 導電材料以蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述至少一第一絕緣層、所述多個 導電焊墊、及該封裝單元上，然后通過曝光、顯影及蝕刻過程的配合以移除上述部分的第一 導電材料。其中，上述形成所述多個第二絕緣層的步驟中，更進一步包括形成一第二絕緣材 料于所述多個第一導電層及所述至少一第一絕緣層上；然后，移除部分的第二絕緣材料而 形成所述多個第二絕緣層，以露出所述多個第一導電層的一部分。其中，該第二絕緣材料以 印刷、涂布、或噴涂的方式形成于所述多個第一導電層及所述至少一第一絕緣層上，并且經 過預烤過程以硬化該第二絕緣材料，然后通過曝光、顯影、及蝕刻過程的配合以移除上述部 分的第二絕緣材料。因此，由上述本發(fā)明的半導體芯片封裝結構及其制作方法可知，因為本發(fā)明的半 導體芯片封裝結構不需通過打線工藝即可實現電性連接，因此本發(fā)明可省略打線工藝并且 可免去因打線而有電性接觸不良的情況發(fā)生。為了能更進一步了解本發(fā)明為實現預定目的所采取的技術、手段及功效，請參閱 以下有關本發(fā)明的詳細說明與附圖，相信本發(fā)明的目的、特征與特點，當可由此得一深入且 具體的了解，然而附圖僅提供參考與說明用，并非用來對本發(fā)明加以限制。


圖1為公知以打線工藝制作的發(fā)光二極管封裝結構的剖面示意圖；圖2為本發(fā)明不通過打線即實現電性連接的芯片封裝結構的制作方法的第一實 施例及第二實施例的流程圖；以及圖2A至圖2L分別為本發(fā)明不通過打線即實現電性連接的芯片封裝結構的第一實 的剖面流程示意圖。上述附圖中的附圖標記說
公知正電極區(qū)域
基底結構IA
負電極區(qū)域12A
發(fā)光二極管2A 發(fā)光表面 21A正電極區(qū)域21A
負電極區(qū)域22k
導線3A
熒光膠體4A
本發(fā)明
半導體芯片1 導電焊墊 10
正極焊墊100
負極焊墊101
發(fā)光表面102
第一絕緣層2 第一部分導電層41
封裝單元3
第一導電層4
第二部分導電層42
第二絕緣層5
第二導電層6
附著性高分子材料A
第一絕緣材料Bl
第一導電材料Cl
第二絕緣材料B2
虛線X
單個半導體芯片封裝結構
半導體芯片封裝結構Pi、
發(fā)光二極管芯片1
導電焊墊10
第一絕緣層2，
封裝單元3，
容置槽30，
第一導電層4、4，
第二絕緣層5
第二導電層6、6，
具體實施例方式請參閱圖2、及圖2A至圖2L所示，圖2為本發(fā)明不通過打線即實現電性連接的芯 片封裝結構的制作方法的第一實施例及第二實施例的流程圖；圖2A至圖2L分別為本發(fā)明 不通過打線即實現電性連接的芯片封裝結構的第一實施例的剖面流程示意圖。由上述所述多個圖中可知，本發(fā)明第一實施例提供一種不通過打線即實現電性連 接的芯片封裝結構的制作方法，其包括下列步驟步驟SlOO 首先，請配合圖2及圖2A所示，提供至少兩個半導體芯片1，其中每一 個半導體芯片1具有多個導電焊墊10。步驟S102 然后，請配合圖2及圖2B所示，形成一第一絕緣材料Bl于上述至少兩 個半導體芯片1上，以覆蓋所述多個導電焊墊10。其中，該第一絕緣材料Bl以印刷、涂布、 或噴涂的方式形成于上述至少兩個半導體芯片1上，并且經過預烤過程以硬化該第一絕緣 材料Bi。步驟S104 接著，請配合圖2及圖2C所示，移除部分的第一絕緣材料Bl而形成至 少一第一絕緣層2于所述多個導電焊墊10之間，以露出所述多個導電焊墊10。換言之，通 過曝光、顯影、及蝕刻過程的配合，以移除上述部分的第一絕緣材料Bi，并且形成上述至少 一第一絕緣層2于所述多個導電焊墊10之間，以使得所述多個導電焊墊10彼此絕緣。步驟S106 緊接著，請配合圖2及圖2D所示，將至少兩個半導體芯片1設置于一 附著性高分子材料(adhesive polymeric material)A上，并且所述多個導電焊墊10面向 該附著性高分子材料A，其中該附著性高分子材料A為一具有黏性的可移除式基材，其為玻 璃、陶瓷、晶體材料、或膠膜。以第一實施而言，每一個半導體芯片1可為一發(fā)光二極管芯片 (LED chip)。步驟S 108:接著，請配合圖2及圖2E所示，將一封裝單元3覆蓋于上述至少兩 個半導體芯片1上，其中該封裝單元3可通過涂布、噴涂、印刷或壓模的方式覆蓋于上述至 少兩個半導體芯片1上。以第一實施而言，該封裝單元3可為一熒光材料(fluorescent material)，并且所述多個導電焊墊10分成一正極焊墊(positive electrode pad) 100及 一負極焊墊(negative electrode pad) 101，此外每一個半導體芯片1具有一設置于所述多 個導電焊墊10的相反端的發(fā)光表面(light-emitting surface) 102。步驟SllO 然后，請配合圖2及圖2F所示，將該封裝單元3反轉并且移除該附著 性高分子材料A，以使得所述多個導電焊墊10外露并朝上。步驟S112 然后，請配合圖2及圖2G所示，形成一第一導電材料Cl于所述至少一 第一絕緣層2、所述多個導電焊墊10、及該封裝單元3上。另外，該第一導電材料Cl以蒸 渡(evaporation)、減渡(sputtering)、電渡(electroplating)、或無電電渡(electroless plating)的方式形成于所述至少一第一絕緣層2、所述多個導電焊墊10、及該封裝單元3上。步驟S114 接著，請配合圖2及圖2H所示，移除部分的第一導電材料Cl，以形成多 個分別電性連接于所述多個導電焊墊10的第一導電層4。換言之，通過曝光、顯影及蝕刻過 程的配合以移除上述部分的第一導電材料Cl，以使得所述多個第一導電層形成于所述至少 一第一絕緣層2及該封裝單元3上并電性連接于所述多個導電焊墊10。步驟S116 接下來，請配合圖2及圖21所示，形成一第二絕緣材料B2于所述多 個第一導電層4及所述至少一第一絕緣層2上。此外，該第二絕緣材料B2以印刷、涂布、或噴涂的方式形成于所述多個第一導電層4及所述至少一第一絕緣層2上，并且經過預烤 (pre-curing)過程以硬化該第二絕緣材料B2。再者，所述多個第一導電層4分成多個第 一部分導電層(first part conductive layer) 41及多個第二部分導電層(second part conductive layer)42，并且每一個第一部分導電層41的一端電性連接于相對應的導電焊 墊10，每一個第二部分導電層42的兩端分別電性連接于相對應的導電焊墊10。步驟S118 緊接著，請配合圖2及圖2J所示，移除部分的第二絕緣材料B2而形成 多個第二絕緣層5，以露出所述多個第一導電層4的一部分。換言之，通過曝光、顯影、及蝕 刻過程的配合，以移除上述部分的第二絕緣材料B2，以使得所述多個第二絕緣層5成形于 所述多個第一導電層4之間。再者，所述多個第二絕緣層5分別形成于所述多個第一部分 導電層41及所述多個第二部分導電層42之間。步驟S120 然后，請配合圖2及圖2K所示，分別形成多個第二導電層6于所述多 個第一導電層4上，以電性連接于所述多個導電焊墊10。此外，所述多個第二導電層6通過 蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述多個第一導電層4上。再者，一部分的第二 導電層6 (外緣的第二導電層6)形成于所述多個第一部分導電層41的另一相反端，其余部 分的第二導電層6 (中心的第二導電層6)形成于每一個第二部分導電層42的中間處。步驟S122 接下來，請配合圖2及圖2L所示，延著圖2K的虛線X進行切割，以形 成至少兩個單個的半導體芯片封裝結構(P1、P2)。其中，每一個半導體芯片封裝結構(P1、P2)包括一半導體芯片1、一封裝單元3’、 一第一絕緣單元、一第一導電單元、一第二絕緣單元、及一第二導電單元。再者，該封裝單元3’具有至少一容置槽30’。該半導體芯片1容置于所述至少一 容置槽30’內，并且該半導體芯片1的上表面具有多個導電焊墊10。該第一絕緣單元具有 至少一形成于所述多個導電焊墊10之間的第一絕緣層2’，以使得所述多個導電焊墊10彼 此絕緣。該第一導電單元具有多個成形于所述至少一第一絕緣層2’及該封裝單元3’上 的第一導電層(4、4’)，并且每一個第一導電層(4、4’ )的一端電性連接于相對應的導電焊 墊10。該第二絕緣單元具有至少一形成于所述多個第一導電層(4、4’)之間的第二絕緣層 (5)，以使得所述多個第一導電層(4、4’ )彼此絕緣。該第二導電單元具有多個成形于所述 多個第一導電層(4、4’ )的另一相反端上的第二導電層(6、6’)。此外，該半導體芯片1與該封裝單元3包括下列不同的選擇1、該半導體芯片1可為一發(fā)光二極管芯片，而該封裝單元3可為一熒光材料，并且 所述多個導電焊墊10分成一正極焊墊100及一負極焊墊101。例如若該發(fā)光二極管芯片 為一個藍色發(fā)光二極管芯片，則通過該藍色發(fā)光二極管芯片與該熒光材料的配合，即可產 生白色光束。2、該半導體芯片1可為一發(fā)光二極管芯片，而該封裝單元3可為一透明材料，并且 所述多個導電焊墊10分成一正極焊墊100及一負極焊墊101。例如若該發(fā)光二極管芯片 為一個白色發(fā)光二極管芯片，則通過該白色發(fā)光二極管芯片與該透明材料的配合，也可產 生白色光束。3、該半導體芯片1可為一光感測芯片(light-sensing chip)，而該封裝單元3可 為一透明材料或一透光材料(translucent materiAl)，并且所述多個導電焊墊10至少分成一電極焊墊組(electrode pad set)及一信號焊墊組(signal pad set)。4、該半導體芯片1可為一集成電路芯片(IC chip)，而該封裝單元3可為一不透光 材料(opaque material)，并且所述多個導電焊墊10至少分成一電極焊墊組及一信號焊墊組。綜上所述，因此，由上述本發(fā)明的半導體芯片封裝結構及其制作方法可知，因為本 發(fā)明的半導體芯片封裝結構不需通過打線工藝即可實現電性連接，因此本發(fā)明可省略打線 工藝并且可免去因打線而有電性接觸不良的情況發(fā)生。以上所述，僅為本發(fā)明最佳之一的具體實施例的詳細說明與附圖，本發(fā)明的特征 并不局限于此，并非用以限制本發(fā)明，本發(fā)明的所有范圍應以所附的權利要求為準，凡合于 本發(fā)明權利要求的精神與其類似變化的實施例，都應包含于本發(fā)明的范疇中，任何本領域 的普通技術人員在本發(fā)明的領域內，可輕易思及的變化或修飾皆可涵蓋在本發(fā)明的權利要 求。
權利要求
1. 一種不通過打線即實現電性連接的芯片封裝結構，其特征在于，包括一封裝單元，其具有至少一容置槽；至少一半導體芯片，其容置于所述至少一容置槽內，并且所述至少一半導體芯片的上 表面具有多個導電焊墊；一第一絕緣單元，其具有至少一形成于所述多個導電焊墊之間的第一絕緣層，以使得 所述多個導電焊墊彼此絕緣；一第一導電單元，其具有多個成形于所述至少一第一絕緣層及該封裝單元上的第一導 電層，并且每一個第一導電層的一端電性連接于相對應的導電焊墊；一第二絕緣單元，其具有至少一形成于所述多個第一導電層之間的第二絕緣層，以使 得所述多個第一導電層彼此絕緣；以及一第二導電單元，其具有多個成形于所述多個第一導電層的另一相反端上的第二導電層。
2.如權利要求1所述的不通過打線即實現電性連接的芯片封裝結構，其特征在于所 述至少一半導體芯片為一發(fā)光二極管芯片，該封裝單元為一熒光材料或一透明材料，并且 所述多個導電焊墊分成一正極焊墊及一負極焊墊，此外該發(fā)光二極管芯片具有一設置于所 述多個導電焊墊的相反端的發(fā)光表面。
3.如權利要求1所述的不通過打線即實現電性連接的芯片封裝結構，其特征在于所 述至少一半導體芯片為一光感測芯片，該封裝單元為一透明材料或一透光材料，并且所述 多個導電焊墊至少分成一電極焊墊組及一信號焊墊組。
4.如權利要求1項所述的不通過打線即實現電性連接的芯片封裝結構，其特征在于 所述至少一半導體芯片為一集成電路芯片，該封裝單元為一不透光材料，并且所述多個導 電焊墊至少分成一電極焊墊組及一信號焊墊組。
5.如權利要求1所述的不通過打線即實現電性連接的芯片封裝結構，其特征在于該 第一絕緣層形成于該封裝單元及所述至少一半導體芯片上。
6.如權利要求1所述的不通過打線即實現電性連接的芯片封裝結構，其特征在于該 第二絕緣單元覆蓋于所述多個導電層上。
7. —種不通過打線即實現電性連接的芯片封裝結構的制作方法，其特征在于，包括下 列步驟提供至少兩個半導體芯片，其中每一個半導體芯片具有多個導電焊墊；形成至少一第一絕緣層于所述多個導電焊墊之間，以使得所述多個導電焊墊彼此絕緣；將上述至少兩個半導體芯片設置于一附著性高分子材料上，其中所述多個導電焊墊面 向該附著性高分子材料；將一封裝單元覆蓋于上述至少兩個半導體芯片上；將該封裝單元反轉并且移除該附著性高分子材料，以使得所述多個導電焊墊外露并朝上；形成多個第一導電層于所述至少一第一絕緣層上并電性連接于所述多個導電焊墊； 分別形成多個第二絕緣層于所述多個第一導電層之間；分別形成多個第二導電層于所述多個第一導電層上，以間接地電性連接于所述多個導電焊墊；以及進行切割，以形成至少兩個單個的半導體芯片封裝結構。
8.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其特 征在于該附著性高分子材料為一具有黏性的可移除式基材，其為玻璃、陶瓷、晶體材料、或 膠膜。
9.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其特 征在于每一個半導體芯片為一發(fā)光二極管芯片，該封裝單元為一熒光材料或一透明材料， 并且所述多個導電焊墊分成一正極焊墊及一負極焊墊，此外該發(fā)光二極管芯片具有一設置 于所述多個導電焊墊的相反端的發(fā)光表面。
10.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于每一個半導體芯片為一光感測芯片，該封裝單元為一透明材料或一透光材料，并 且所述多個導電焊墊至少分成一電極焊墊組及一信號焊墊組。
11.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于每一個半導體芯片為一集成電路芯片，該封裝單元為一不透光材料，并且所述多 個導電焊墊至少分成一電極焊墊組及一信號焊墊組。
12.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于該封裝單元通過涂布、噴涂、印刷或壓模的方式覆蓋于上述至少兩個半導體芯片 上。
13.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于，上述形成所述至少一第一絕緣層的步驟中，更進一步包括形成一第一絕緣材料于上述至少兩個半導體芯片上，以覆蓋所述多個導電焊墊；以及移除部分的第一絕緣材料而形成所述至少一第一絕緣層，以露出所述多個導電焊墊；其中，該第一絕緣材料以印刷、涂布、或噴涂的方式形成于上述至少兩個半導體芯片 上，并且經過預烤過程以硬化該第一絕緣材料，然后通過曝光、顯影、及蝕刻過程的配合以 移除上述部分的第一絕緣材料。
14.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于上述形成所述多個第一導電層的步驟中，更進一步包括形成一第一導電材料于所述至少一第一絕緣層、所述多個導電焊墊、及該封裝單元上；以及移除部分的第一導電材料，以形成所述多個分別電性連接于所述多個導電焊墊的第一 導電層；其中，該第一導電材料以蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述至少一第一 絕緣層、所述多個導電焊墊、及該封裝單元上，然后通過曝光、顯影及蝕刻過程的配合以移 除上述部分的第一導電材料。
15.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于上述形成所述多個第二絕緣層的步驟中，更進一步包括形成一第二絕緣材料于所述多個第一導電層及所述至少一第一絕緣層上；以及移除部分的第二絕緣材料而形成所述多個第二絕緣層，以露出所述多個第一導電層的 一部分；其中，該第二絕緣材料以印刷、涂布、或噴涂的方式形成于所述多個第一導電層及所述 至少一第一絕緣層上，并且經過預烤過程以硬化該第二絕緣材料，然后通過曝光、顯影、及 蝕刻過程的配合以移除上述部分的第二絕緣材料。
16.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于所述多個第二導電層通過蒸鍍、濺鍍、電鍍、或無電電鍍的方式形成于所述多個 第一導電層上。
17.如權利要求7所述的不通過打線即實現電性連接的芯片封裝結構的制作方法，其 特征在于所述多個第一導電層分成多個第一部分導電層及多個第二部分導電層，并且每 一個第一部分導電層的一端電性連接于相對應的導電焊墊，每一個第二部分導電層的兩端 分別電性連接于相對應的導電焊墊，此外所述多個第二絕緣層分別形成于所述多個第一部 分導電層及所述多個第二部分導電層之間，再者一部分的第二導電層形成于所述多個第一 部分導電層的另一相反端，其余部分的第二導電層形成于每一個第二部分導電層的中間 處。
全文摘要
一種不通過打線即實現電性連接的芯片封裝結構及其制作方法，該封裝結構包括一封裝單元、一半導體芯片、一第一絕緣層、多個第一導電層、一第二絕緣層及多個第二導電層。該封裝單元具有一容置槽。該半導體芯片容置于該容置槽內，該半導體芯片具有多個導電焊墊。該第一絕緣層形成于所述多個導電焊墊之間。所述多個第一導電層成形于該第一絕緣層及該封裝單元上，每一個第一導電層的一端電性連接于相對應的導電焊墊。該第二絕緣層形成于所述多個第一導電層之間，使得所述多個第一導電層彼此絕緣。所述多個第二導電層分別成形于所述多個第一導電層的另一相反端上。本發(fā)明可省略打線工藝并且可免去因打線而有電性接觸不良的情況發(fā)生。
文檔編號H01L21/50GK101996960SQ20091016643
公開日2011年3月30日 申請日期2009年8月17日 優(yōu)先權日2009年8月17日
發(fā)明者張正儒, 楊宏洲, 汪秉龍 申請人:宏齊科技股份有限公司