專利名稱：一種垂直雙擴(kuò)散mos晶體管測試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管器件的測試結(jié)構(gòu)，具體涉及一種適用于垂直雙擴(kuò)散 MOS晶體管的測試結(jié)構(gòu)，屬于半導(dǎo)體技術(shù)領(lǐng)域。
背景技術(shù)：
在半導(dǎo)體集成電路中，以雙擴(kuò)散MOS晶體管為基礎(chǔ)的電路，簡稱 DMOS,利用兩種雜質(zhì)原子的側(cè)向擴(kuò)皿度差，形成自對準(zhǔn)的亞微米溝道， 可以達(dá)到很高的工作頻率和速度。
與普通MOS晶體管相比，DMOS在結(jié)構(gòu)上有兩個主要區(qū)別 一是將P 型、N型雜質(zhì)通過同一氧化層窗口順次擴(kuò)散，形成很短的溝道；二是在溝道 與漏區(qū)之間加入一個輕摻雜的N-漂移區(qū)，其摻雜濃度遠(yuǎn)小于溝道區(qū)。這個區(qū) 承受大部分所加的漏電壓，從而使短溝道效應(yīng)減弱，提高漏擊穿電壓，從而 實(shí)現(xiàn)短溝道與高擊穿電壓結(jié)合而得到的 一 系列優(yōu)點(diǎn)。
DMOS晶體管又可分為4黃向DMOS晶體管(簡稱LDMOS )和垂直DMOS 晶體管(VDMOS)兩種。其中，垂直DMOS晶體管由于其良好的性能和高 集成度，在半導(dǎo)體集成電路領(lǐng)域中得到越來越多的應(yīng)用。
圖l為垂直DMOS晶體管(簡稱VDMOS)結(jié)構(gòu)示意圖。如圖l所示， VDMOS在N""硅襯底110上生長一層N"外延層120，電子由N^原摻雜區(qū)104 流經(jīng)溝道105后改為垂直方向由襯底110流出。因此，漏電極101由硅片底面引出，硅片表面只有源電極102和柵電極103，有利于提高集成度，其中， 源電極102和柵電極103之間通過柵氧化層106隔開，半導(dǎo)體硅襯底上的所 有源電極102連接在一起。
然而，正是由于垂直DMOS晶體管的源電極和漏電極在半導(dǎo)體硅襯底 的不同表面引出，在器件表征過程中，其輸出特性的^:表征及相應(yīng)晶圓可 接受性測試(Wafer Acceptance Test, WAT)若在半導(dǎo)體珪襯底的背面研磨之 前進(jìn)行，則測試結(jié)果與器件實(shí)際參數(shù)有較大誤差，故其測試通常在半導(dǎo)體硅 襯底的背面研磨之后進(jìn)行，這與半導(dǎo)體襯底上其他器件在襯底背面研磨之前 進(jìn)行的測試不匹配，與此同時，由于背面研磨后的半導(dǎo)體襯底尺寸變薄，也 為測試帶來了較大的難度和較高的成本。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題主要有兩個， 一是解決垂直雙擴(kuò)散MOS晶體 管WAT表征過程中存在的較大誤差；二是統(tǒng)一測試程序，解決垂直雙擴(kuò)散 MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測試表征與大多半導(dǎo)體器件在半 導(dǎo)體襯底背面研磨前進(jìn)行的測試之間測試順序不匹配的問題。
為解決上述技術(shù)問題，本發(fā)明提供了一種垂直雙擴(kuò)散MOS晶體管測試 結(jié)構(gòu)，該結(jié)構(gòu)包括第一導(dǎo)電類型的半導(dǎo)體襯底，位于半導(dǎo)體襯底上表面的 第一導(dǎo)電類型的外延層，位于外延層表面的第一導(dǎo)電類型的笫一源摻雜區(qū)和 第二源摻雜區(qū)，位于第一源摻雜區(qū)下方的第二導(dǎo)電類型的第一源溝道區(qū)和位 于第二源摻雜區(qū)下方的第二導(dǎo)電類型的第二源溝道區(qū)，覆蓋柵;^面的夾層
電介質(zhì)層，覆蓋在外延層表面用于引出第一源電極和第二源電極的金屬層以 M蓋半導(dǎo)體襯底底面、用于引出漏電極的背金屬層，其中，第一源電極和第二源電極相互斷開，第一源溝道區(qū)和第二源溝道區(qū)無重疊部分，且相互不 接觸，半導(dǎo)體襯底的摻雜濃度大于外延層的摻雜濃度，第一源摻雜區(qū)和第二
源摻雜區(qū)的摻雜濃度相當(dāng)，均為重?fù)诫s，其摻雜濃度約為lE21cm-3，遠(yuǎn)大于 外延層的摻雜濃度，第一源溝道區(qū)和第二源溝道區(qū)的摻雜濃度相當(dāng)，均為輕 摻雜，其摻雜濃度約為1E17cm—3。
根據(jù)本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其中，夾層電介 質(zhì)層為柵氧化層，第一源摻雜區(qū)、第二源摻雜區(qū)以及第一源溝道區(qū)和第二源 溝道區(qū)均通過離子注入方法實(shí)現(xiàn)，且第一源溝道區(qū)和第二源溝道區(qū)分別位于 第一源摻雜區(qū)和第二源摻雜區(qū)下方。其中，第一源溝道區(qū)位于柵極下方的部 分為第一源擴(kuò)散溝道，第二源溝道區(qū)位于柵極下方的部分為第二源擴(kuò)散溝 道，第一源擴(kuò)散溝道和第二源擴(kuò)散溝道的長度均為lMm 3Mm,且擴(kuò)散溝道 相互隔開，垂直雙擴(kuò)散MOS晶體管柵極覆蓋該第一源擴(kuò)散溝道和第二源擴(kuò) 散溝道的間隔部分，柵極長度大于第一源擴(kuò)散溝道與第二源擴(kuò)散溝道的長度 之和。
根據(jù)本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其中，覆蓋半導(dǎo) 體襯底底面的背金屬層引出的才是該垂直擴(kuò)散MOS晶體管真正的漏電極， 覆蓋在外延層表面的金屬層引出的第一源電極為測試用源電極，引出的第二 源電極為測試用漏電極。
作為又一實(shí)施方案，覆蓋半導(dǎo)體村底底面的背金屬層引出的才是該垂直 擴(kuò)散MOS晶體管真正的漏電極，覆蓋在外延層表面的金屬層引出的第二源 電極為測試用源電極，引出的第一源電極為測試用漏電極。
垂直雙擴(kuò)散MOS晶體管的測試用源電極與測試用漏電極同位于半導(dǎo)體 襯底的上表面，可與其他半導(dǎo)體器件一樣，在背面研磨前進(jìn)行WAT表征，起測試順序相匹配。采用測試用源電極與測試用漏電極作為輸出電極測試得
到的表征參數(shù)與垂直雙擴(kuò)散MOS晶體管實(shí)際的參數(shù)相比，存在一定漂移， 但二者之間的變化關(guān)系可通過相關(guān)計(jì)算得到，通過測試用源電極與測試用漏 電極作為輸出電極進(jìn)行測試，可有效實(shí)現(xiàn)對垂直雙擴(kuò)散MOS晶體管實(shí)際參 數(shù)的監(jiān)控，并克服研磨后表征的困難，并統(tǒng)一測試程序，解決垂直雙擴(kuò)散 MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測試表征與大多半導(dǎo)體器件在半 導(dǎo)體村底背面研磨前進(jìn)行的測試之間測試順序不匹配的問題，從而進(jìn)一步降 低維護(hù)、開發(fā)成本，提高產(chǎn)品測試、反饋的效率。
作為較佳技術(shù)方案，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。 作為又一實(shí)施方案，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。 本發(fā)明的技術(shù)效果是，通過引入與源電極位于同 一表面的測試用漏電 極，大大降低了對于器件WAT表征的困難，并使得對垂直雙擴(kuò)散MOS晶體 管的參數(shù)表征可在背面研磨前進(jìn)行，通過測試用漏電極與源電極作為引出電 極進(jìn)行測試，對器件的實(shí)際參數(shù)進(jìn)行有效監(jiān)控，避免了通過分別位于外延層
大誤差，也避免了在背面研磨后進(jìn)行測試表征時所需的較高成本，對于垂直 雙擴(kuò)散MOS晶體管器件的WAT表征精確性和便利性，都帶來了極大的改善， 除此之外，垂直雙擴(kuò)散MOS晶體管的參數(shù)表征與其他半導(dǎo)體器件的測試一 樣，在半導(dǎo)體襯底背面研磨前進(jìn)行，使WAT的表征測試程序得到統(tǒng)一，解 決了垂直雙擴(kuò)散MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測試表征與大多 半導(dǎo)體器件在半導(dǎo)體襯底背面研磨前進(jìn)行的測試之間測試順序不匹配的問 題，從而進(jìn)一步降低維護(hù)、開發(fā)成本，提高產(chǎn)品測試、反饋的效率。


圖1為垂直雙擴(kuò)散MOS晶體管結(jié)構(gòu)示意圖2為本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)示意圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對本發(fā)明 作進(jìn)一步的詳細(xì)描述。
圖2為本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)示意圖。 如圖2所示，本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)包括第 一導(dǎo)電類型的半導(dǎo)體襯底，位于半導(dǎo)體襯底210上表面301的第一導(dǎo)電類型 的外延層220，位于外延層220表面303的第 一導(dǎo)電類型的第一源摻雜區(qū)204 和第二源摻雜區(qū)206，位于第一源摻雜區(qū)204下方的第二導(dǎo)電類型的第一源 溝道區(qū)205和位于第二源摻雜區(qū)206下方的第二導(dǎo)電類型的第二源溝道區(qū) 207，覆蓋柵極表面的夾層電介質(zhì)層203，覆蓋在外延層220表面303用于引 出第一源電極201和第二源電極202的金屬層以及覆蓋半導(dǎo)體襯底210底面 302、用于引出漏電極240的背金屬層，其中，第一源溝道區(qū)205位于柵極 203下方的部分為第一源擴(kuò)散溝道，第二源溝道區(qū)207位于柵極203下方的 部分為第二源擴(kuò)散溝道，第一源擴(kuò)散溝道和第二源擴(kuò)散溝道相互隔開，且半
導(dǎo)體襯底210的摻雜濃度大于外延層220的摻雜濃度，第一源摻雜區(qū)204和 第二源摻雜區(qū)206的摻雜濃度大致相當(dāng)，均為重?fù)诫s，其摻雜濃度約為 1E21cnf3,遠(yuǎn)大于外延層220的摻雜濃度，第一源溝道區(qū)和第二源溝道區(qū)的 摻雜濃度也大致相當(dāng)，均為輕摻雜，其摻雜濃度約為lEHcm-3。
在本具體實(shí)施方式
中，夾層電介質(zhì)層230為柵氧化層，第一源摻雜區(qū)204和第二源摻雜區(qū)206以及第一源溝道區(qū)205、第二源溝道區(qū)207均通過離子 注入方法實(shí)現(xiàn)，且第一源溝道區(qū)205、第二源溝道區(qū)207的離子注入和第一 源摻雜區(qū)204、第二源摻雜區(qū)206的離子注入采用用一塊掩膜版、利用同一 窗口先后注入形成。第一源溝道區(qū)205位于第一源摻雜區(qū)204下方，第二源 溝道區(qū)207位于第二源摻雜區(qū)206下方中。其中，第一源溝道區(qū)205位于柵 極203下方的部分為第一源擴(kuò)散溝道，第二源溝道區(qū)207位于槺才及203下方 的部分為第二源擴(kuò)散溝道，第 一源擴(kuò)散溝道長度310和第二源擴(kuò)散溝道長度 320均為1^m 3^m,且第一源擴(kuò)散溝道和第二源擴(kuò)散溝道相互隔開，垂直雙 擴(kuò)散MOS晶體管柵極203覆蓋該擴(kuò)散溝道的間隔部分208,柵極203長度 大于源擴(kuò)散溝道長度310與漏擴(kuò)散溝道長度320之和。
在如圖2所示垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)中，覆蓋半導(dǎo)體襯底210 底面302的背金屬層引出的是該垂直擴(kuò)散MOS晶體管真正的漏電極240, 覆蓋在外延層220表面303的金屬層所引出的第一源電極201為測試用源電 極，所引出的第二源電極202為測試用漏電極。
作為最佳實(shí)施方案，本實(shí)施例中笫一導(dǎo)電類型為N型，第二導(dǎo)電類型為 P型。即所采用的半導(dǎo)體硅襯底210為N型村底，位于襯底上方的外延層 220也為N型，第 一源摻雜區(qū)204和第二源摻雜區(qū)206均為N型重?fù)诫s區(qū)域， 襯底硅210和第一源摻雜區(qū)204、第二源摻雜區(qū)206的摻雜濃度均大于外延 層硅220的摻雜濃度，而分別位于第一源摻雜區(qū)204和第二源摻雜區(qū)206下 方的第一源溝道區(qū)205、第二源溝道區(qū)207均為P型半導(dǎo)體輕摻雜，第一源 溝道區(qū)205、第二源溝道區(qū)207位于柵極203下方的部分為第一源擴(kuò)散溝道 和第二源擴(kuò)散溝道，兩擴(kuò)散溝道相互隔開，形成雙溝道。對該垂直雙擴(kuò)散 MOS晶體管進(jìn)行測試表征時，柵極203和測試用源電極(即第一源電極201)之間加正壓V(js，當(dāng)V(js〉閾值電壓Vt時，P型溝道區(qū)205、 207反型成N型而成為反型層，該反型層形成N溝道從而使測試用漏電極(即第二源電極202)和測試用源電極(即第一源電極201)導(dǎo)電。而該垂直雙擴(kuò)散MOS晶體管實(shí)際工作時，其實(shí)際漏電極240是由位于半導(dǎo)體襯底210底面302的金屬層引出的，柵極203和測試用源電極(即第一源電才及201)之間所加正壓VGs〉閾值電壓Vt時，P型溝道反型成N型成為反型層，位于外延層220表面303的源電極201和位于半導(dǎo)體襯底210底面302的漏極之間的結(jié)構(gòu)由N^P-:NT結(jié)構(gòu)變?yōu)榱?]ST-N-N^吉構(gòu)，在Vds的作用下，N型源區(qū)的電子經(jīng)過溝道區(qū)到達(dá)漏區(qū)，形成由漏流向源的漏源電流。顯然，V(js的數(shù)值越大，表面處的電子密度越大，相對的溝道電阻越小，在同祥的Vds的作用下，漏源電流越大。電子流經(jīng)溝道后改為垂直方向，由襯底流出，從而實(shí)現(xiàn)位于半導(dǎo)體村底210底面302的漏極和位于外延層220表面303的源電極201之間的導(dǎo)電。
垂直雙擴(kuò)散MOS晶體管的測試用源電極(即第一源電極201 )與測試用漏電極(即第二源電極202)同位于半導(dǎo)體襯底210的上表面301,可同其他半導(dǎo)體器件一樣，在背面研磨前進(jìn)行WAT表征。采用測試用源電極(即第一源電極201)與測試用漏電極(即第二源電極202)作為輸出電極測試得到的表征參數(shù)與垂直雙擴(kuò)散MOS晶體管實(shí)際的參數(shù)相比，存在一定漂移，由模擬結(jié)果可知，以測試用漏電極202與源電極201作為輸出電極得到的閾值電壓Vt為4.57V，而垂直雙擴(kuò)散MOS晶體管的實(shí)際閾值電壓為4.55V,但二者之間的誤差很小，且其變化關(guān)系可通過相關(guān)計(jì)算得到，通過測試用源電極(即第一源電極201)與測試用漏電極(即第二源電極202)作為輸出電極進(jìn)行測試，可有效實(shí)現(xiàn)對垂直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控，克
10月良研磨后表征的困難，并統(tǒng)一測試程序，解決垂直雙擴(kuò)散MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測試表征與大多半導(dǎo)體器件在半導(dǎo)體襯底背面研磨前進(jìn)行的測試之間測試順序不匹配的問題，從而進(jìn)一步降低維護(hù)、開發(fā)成本，提高產(chǎn)品測試、反饋的效率。
作為又一實(shí)施例，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。即所采用的半導(dǎo)體硅襯底210為P型襯底,位于襯底上方的外延層220也為P型，第一源摻雜區(qū)204和第二源摻雜區(qū)206均為P型重?fù)诫s區(qū)域，襯底硅210和第一源摻雜區(qū)204、第二源摻雜區(qū)206的摻雜濃度均大于外延層硅220的摻雜濃度，而分別位于第一源摻雜區(qū)204和第二源摻雜區(qū)206下方的第一源溝道區(qū)205、第二源溝道區(qū)207均為N型半導(dǎo)體輕摻雜，第一源溝道區(qū)205、第二源溝道區(qū)207位于柵極203下方的部分分別為第一源擴(kuò)散溝道和第二源擴(kuò)散溝道，兩擴(kuò)散溝道相互隔開，形成雙溝道。
對該垂直雙擴(kuò)散MOS晶體管進(jìn)行測試表征時，柵極203和測試用源電極(即第一源電極201)之間加負(fù)壓VGS,當(dāng)lVesl〉閣值電壓IVtl時，N型溝道區(qū)205、 207反型成P型而成為反型層，該反型層形成P溝道從而使測試用漏電極(即第二源電極202)和測試用源電極(即第一源電極201)導(dǎo)電。而該垂直雙擴(kuò)散MOS晶體管實(shí)際工作時，其實(shí)際漏電極240是由位于半導(dǎo)體襯底210底面302的金屬層引出的，柵極203和源電極201之間所加正壓IV(3sl〉閾值電壓IVtl時，N型溝道反型成P型成為反型層，位于外延層220表面303的源電極201和位于半導(dǎo)體襯底210底面302的漏極之間的結(jié)構(gòu)由P+-N-P+結(jié)構(gòu)變?yōu)榱?P、P-P+結(jié)構(gòu)，在相對于源電極端為負(fù)的漏源電壓的作用下，源端得正電荷空穴經(jīng)過導(dǎo)通的P型溝道到達(dá)漏端，形成>^人源到漏的源漏
電流，V(js越負(fù)(絕對值越大)，溝道的導(dǎo)通電阻越小，電流的數(shù)值越大。通過測試用漏電極(即第二源電極202)與測試用源電極(即第一源電極201)作為輸出電極進(jìn)行測試，可有效實(shí)現(xiàn)對垂直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控，克服研磨后表征的困難，并統(tǒng)一測試程序，解決垂直雙擴(kuò)散MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測試表征與大多半導(dǎo)體器件在半導(dǎo)體襯
底背面研磨前進(jìn)行的測試之間測試順序不匹配的問題，從而進(jìn)一步降低維護(hù)、開發(fā)成本，提高產(chǎn)品測試、反饋的效率。
在本實(shí)施方式中，也可選擇覆蓋在外延層220表面303的金屬層所引出的第二源電極202為測試用源電極，所引出的第一源電極201為測試用漏電才及，測試方式及結(jié)果并無不同。
在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的
實(shí)施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說明書中所述的具體實(shí)施例。
權(quán)利要求
1.一種垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，包括第一導(dǎo)電類型的半導(dǎo)體襯底，位于半導(dǎo)體襯底上表面的第一導(dǎo)電類型的外延層，位于外延層表面的第一導(dǎo)電類型的第一源摻雜區(qū)和第二源摻雜區(qū)，位于所述第一源摻雜區(qū)下方的第二導(dǎo)電類型的第一源溝道區(qū)和位于所述第二源摻雜區(qū)下方的第二導(dǎo)電類型的第二源溝道區(qū)，覆蓋柵極表面的夾層電介質(zhì)層，覆蓋在外延層表面用于引出第一源電極和第二源電極的金屬層以及覆蓋半導(dǎo)體襯底底面、用于引出漏電極的背金屬層，其特征在于，所述第一源電極和所述第二源電極相互斷開，所述第一源溝道區(qū)和所述第二源溝道區(qū)相互隔開。
2. 根據(jù)權(quán)利要求l所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述第一源摻雜區(qū)和第二源摻雜區(qū)均通過離子注入方法實(shí)現(xiàn)。
3. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述第一源溝道區(qū)和第二源溝道區(qū)通過離子注入方法實(shí)現(xiàn)。
4. 根據(jù)權(quán)利要求3所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述第一源溝道區(qū)位于柵極下方的部分為第一源擴(kuò)散溝道，其長度為 lfim 3(im。
5. 根據(jù)權(quán)利要求3所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述第二源溝道區(qū)位于柵極下方的部分為第二源擴(kuò)散溝道，其長度為
6. 根據(jù)權(quán)利要求1或4或5所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特 征在于，所述柵札葭蓋所述第一源擴(kuò)散溝道和第二源擴(kuò)散溝道的間隔部 分。
7. 根據(jù)權(quán)利要求1或4或5所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于，所述柵極的長度大于所述第一源擴(kuò)散溝道長度與第二源擴(kuò)散溝 道長度之和。
8. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述夾層電介質(zhì)層為柵氧化層。
9. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述半導(dǎo)體襯底的摻雜濃度大于所述外延層的摻雜濃度。
10. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述源摻雜區(qū)和漏摻雜區(qū)的摻雜濃度均遠(yuǎn)大于所述外延層的摻雜濃度。
11. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述第一導(dǎo)電類型為N型，所述第二導(dǎo)電類型為P型。
12. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，其特征在于， 所述第一導(dǎo)電類型為P型，所述第二導(dǎo)電類型為N型。
13. 根據(jù)權(quán)利要求1或11或12所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)， 其特征在于，所述第一源電極為測試用源電極，所述第二源電極為測試 用漏電極。
14. 根據(jù)權(quán)利要求1或11或12所述的垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)， 其特征在于，所述第一源電極為測試用漏電極，所述第二源電極為測試 用源電極。
全文摘要
一種垂直雙擴(kuò)散MOS晶體管測試結(jié)構(gòu)，屬于半導(dǎo)體技術(shù)領(lǐng)域，包括半導(dǎo)體襯底、外延層、第一、第二源摻雜區(qū)、溝道區(qū)、夾層電介質(zhì)層，覆蓋在半導(dǎo)體襯底上表面用于引出兩源電極和柵極的金屬層以及覆蓋半導(dǎo)體襯底底面的背金屬層。其中，位于源摻雜區(qū)下方的溝道區(qū)相互隔開，形成雙溝道，位于外延層表面的源電極相互斷開，分別用作測試用源電極和測試用漏電極。通過測試用源電極與測試用漏電極作為輸出電極進(jìn)行測試，有效實(shí)現(xiàn)對垂直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控，并克服研磨后表征的困難，統(tǒng)一測試程序，從而進(jìn)一步降低維護(hù)、開發(fā)成本，提高產(chǎn)品測試、反饋的效率。
文檔編號H01L29/78GK101667598SQ20091019541
公開日2010年3月10日 申請日期2009年9月9日 優(yōu)先權(quán)日2009年9月9日
發(fā)明者克里絲, 劉憲周 申請人:上海宏力半導(dǎo)體制造有限公司