專利名稱：分立柵快閃存儲(chǔ)器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種快閃存儲(chǔ)器，尤其涉及一種電荷陷阱單元(S0N0Q快閃存儲(chǔ)器及 其形成方法。
背景技術(shù)：
在目前的半導(dǎo)體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型模擬電路、數(shù)字電路 和數(shù)/?；旌想娐?，其中存儲(chǔ)器件是數(shù)字電路中的一個(gè)重要類型。而在存儲(chǔ)器件中，近年來 閃速存儲(chǔ)器(flash memory，簡稱閃存)的發(fā)展尤為迅速。閃存的主要特點(diǎn)是在不加電的情 況下能長期保持存儲(chǔ)的信息；且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點(diǎn)，因而 在微機(jī)、自動(dòng)化控制等多項(xiàng)領(lǐng)域得到了廣泛的應(yīng)用。閃存的標(biāo)準(zhǔn)物理結(jié)構(gòu)稱為存儲(chǔ)單元(bit)。存儲(chǔ)單元的結(jié)構(gòu)與常規(guī)MOS晶體管 不同。常規(guī)的MOS晶體管的柵極(gate)和導(dǎo)電溝道間由柵極絕緣層隔開，一般為氧化層 (oxide)；而閃存在控制柵(CG control gate，相當(dāng)于常規(guī)的MOS晶體管的柵極)與導(dǎo)電溝 道間還多了一層物質(zhì)，稱之為浮柵(Refloating gate)。由于浮柵的存在，使閃存可以完 成三種基本操作模式即讀、寫、擦除。即便在沒有電源供給的情況下，浮柵的存在可以保 持存儲(chǔ)數(shù)據(jù)的完整性。圖1給出了一個(gè)現(xiàn)有的分立柵快閃存儲(chǔ)器的結(jié)構(gòu)示意圖。每個(gè)存儲(chǔ) 單元包括一個(gè)存儲(chǔ)管10和與之相鄰的擦除柵20 (EG erasing gate)。圖1中主要包括兩 個(gè)存儲(chǔ)單元，這兩個(gè)存儲(chǔ)單元的存儲(chǔ)晶體管共用一個(gè)擦除柵20，所述存儲(chǔ)晶體管包括浮柵 11、控制柵13，所述浮柵11與控制柵13間具有層間絕緣層(未標(biāo)記)；同時(shí)在控制柵13和 層間絕緣層兩側(cè)形成有側(cè)墻12，所述浮柵11靠近層間絕緣層的一側(cè)兩邊被刻掉部分，且所 述側(cè)墻12位于所述浮柵11的被刻掉的部分上。所述擦除柵20與浮柵11之間具有隧穿絕 緣層14。由于所述浮柵11的物理特性與結(jié)構(gòu)，其可以儲(chǔ)存電荷，根據(jù)儲(chǔ)存電荷的情況，可 以通過在浮柵11上存在或者不存在電荷來表示二進(jìn)制狀態(tài)。從而可以存儲(chǔ)一位二進(jìn)制數(shù) 據(jù)。浮柵11中儲(chǔ)存電荷的狀態(tài)和其所代表的二進(jìn)制數(shù)據(jù)(0或1)之間的對(duì)應(yīng)關(guān)系可以有 不同的定義，一般而言，當(dāng)浮柵11被注入負(fù)電子時(shí)，該位就由數(shù)字“1”被寫成“0”，這一過程 為寫入，也可稱為編程模式；相對(duì)的，當(dāng)負(fù)電子從浮柵11中移走后，該位就由數(shù)字“0”變成 “1”，此過程稱為擦除。關(guān)于電子注入或擦除的技術(shù)在業(yè)界有許多探討，其中編程時(shí)通常采 用隧穿注入(channel hot injection)機(jī)理。在編程時(shí)，源極15接地，控制柵的電壓大于漏 極電壓時(shí)，浮柵11與導(dǎo)電溝道間氧化層的能帶會(huì)變窄，因此在導(dǎo)電溝道中的負(fù)電子會(huì)被加 速，能從溝道躍遷到浮柵11中，從而完成編程。擦除信息時(shí)通常運(yùn)用i^owler-Nordheim(簡 寫F-N)隧道效應(yīng)，此時(shí)控制柵13接地，擦除柵20加正電壓，電子由浮柵11隧穿至擦除柵 20，完成對(duì)浮柵11中電荷的擦除?，F(xiàn)有的分立柵快閃存儲(chǔ)器中，結(jié)構(gòu)較為復(fù)雜，影響器件按比例縮小，尤其進(jìn)入 130nm特征尺寸之后，器件結(jié)構(gòu)的對(duì)準(zhǔn)以及部分形成工藝難以實(shí)現(xiàn)，造成良品率或者器件性 能的下降。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種新型的分立柵快閃存儲(chǔ)器，結(jié)構(gòu)簡單，易于制造，與 CMOS工藝相兼容，滿足器件按比例縮小的需求。本發(fā)明提供的一種分立柵快閃存儲(chǔ)器，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一表面區(qū)以及第二表面區(qū)；快閃存儲(chǔ)單元，所述快閃存儲(chǔ)單元包括位于半導(dǎo)體襯底表面、第一表面區(qū)以及第 二表面區(qū)之間的選擇柵；分別形成于選擇柵兩個(gè)相對(duì)應(yīng)豎直側(cè)的第一絕緣側(cè)壁以及第二絕 緣側(cè)壁；覆蓋半導(dǎo)體襯底第一表面區(qū)以及第二表面區(qū)的隧穿氧化層；位于第一絕緣側(cè)壁外 側(cè)，且覆蓋第一表面區(qū)上隧穿氧化層部分表面的浮柵；覆蓋浮柵并與浮柵耦合的控制柵?？蛇x的，所述隧道氧化層厚度不超過100埃。可選的，所述選擇柵底部的溝道寬度即第一表面區(qū)與第二表面區(qū)的間距不超過 0. 18微米。可選的，所述選擇柵的表面還形成有頂蓋絕緣保護(hù)層。所述頂蓋絕緣保護(hù)層厚度 不超過1000埃?？蛇x的，所述第一絕緣側(cè)壁以及第二絕緣側(cè)壁的厚度不超過300埃。所述第一多 晶硅側(cè)壁以及第二多晶硅側(cè)壁的厚度不超過1000埃。進(jìn)一步的，所述浮柵與控制柵之間還形成有耦合介質(zhì)層。所述耦合介質(zhì)層為ONO復(fù)合層。本發(fā)明還提供了一種分立柵快閃存儲(chǔ)器的制造方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一表面以及第二表面；在半導(dǎo)體襯底表面、第一表面區(qū)以及第二表面區(qū)之間形成選擇柵；在選擇柵兩個(gè)相對(duì)應(yīng)豎直側(cè)形成第一絕緣側(cè)壁以及第二絕緣側(cè)壁；在半導(dǎo)體襯底第一表面區(qū)以及第二表面區(qū)上形成隧穿氧化層；分別在第一絕緣側(cè)壁以及第二絕緣側(cè)壁外側(cè)形成第一多晶硅側(cè)壁以及第二多晶 硅側(cè)壁，所述第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁分別覆蓋第一表面區(qū)以及第二表面區(qū)上 隧穿氧化層的部分表面；至少在第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁表面覆蓋沉積抗反射層；在抗反射層表面形成掩膜層并曝光顯影形成開口，使得掩膜層至少覆蓋第一多晶 硅側(cè)壁，所述開口曝露出第二多晶硅側(cè)壁及其鄰近區(qū)域的；在開口內(nèi)刻蝕去除抗反射層、第二多晶硅側(cè)壁直至露出隧穿氧化層；去除掩膜層以及剩余的抗反射層；至少在第一多晶硅側(cè)壁的表面形成耦合介質(zhì)層；至少在耦合介質(zhì)層表面形成控制柵?？蛇x的，所述隧道氧化層厚度不超過100埃?？蛇x的，所述選擇柵底部的溝道寬度即第一表面區(qū)與第二表面區(qū)的間距不超過 0. 18微米?？蛇x的，還包括在選擇柵表面形成頂蓋絕緣保護(hù)層。所述頂蓋絕緣保護(hù)層厚度不 超過1000埃。CN 102044545 A說明書3/6頁還包括在所述第一表面以及第二表面內(nèi)進(jìn)行離子注入，形成源、漏區(qū)。可選的，所述第一絕緣側(cè)壁以及第二絕緣側(cè)壁的厚度不超過300埃?？蛇x的，所述第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁的厚度不超過1000埃。可選的，還包括在第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁中進(jìn)行磷摻雜?？蛇x的，所述抗反射層為無定形有機(jī)抗反射層?？蛇x的，所述在開口內(nèi)刻蝕去除抗反射層、第二多晶硅側(cè)壁，采用高選擇比的等離 子干法刻蝕。所述等離子干法刻蝕采用刻蝕劑為HBr。與現(xiàn)有的分立柵快閃存儲(chǔ)器相比，本發(fā)明節(jié)省了專用的擦除柵，結(jié)構(gòu)以及讀寫操 作更為簡單，工藝易于實(shí)現(xiàn)，因而適于小尺寸下使用。


通過附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說明，本發(fā)明的上述及其他目 的、特征和優(yōu)勢將更加清晰。附圖中與現(xiàn)有技術(shù)相同的部件使用了相同的附圖標(biāo)記。附圖 并未按比例繪制，重點(diǎn)在于示出本發(fā)明的主旨。在附圖中為清楚起見，放大了層和區(qū)域的尺 寸。圖1是現(xiàn)有的分立柵快閃存儲(chǔ)器剖面示意圖；圖2是本發(fā)明所述的分立柵快閃存儲(chǔ)器剖面示意圖；圖3是本發(fā)明所述分立柵快閃存儲(chǔ)器的制造方法示意圖；圖4至圖12是本發(fā)明分立柵快閃存儲(chǔ)器制造方法具體實(shí)施例示意圖。
具體實(shí)施例方式結(jié)合說明書附圖，對(duì)本發(fā)明所述快閃存儲(chǔ)器的具體實(shí)施例作詳細(xì)介紹。圖2為本發(fā)明提供的一種分立柵快閃存儲(chǔ)器剖面示意圖，僅為一個(gè)具體實(shí)施例， 并不限制本發(fā)明所述要求保護(hù)范圍，可以使用本領(lǐng)域技術(shù)人員熟知的技術(shù)等效替換，更改 其中的部分結(jié)構(gòu)以及公知技術(shù)內(nèi)容。如圖2所示，所述分立柵快閃存儲(chǔ)器包括半導(dǎo)體襯底110，所述半導(dǎo)體襯底具有第一表面區(qū)111以及第二表面區(qū)112。所述 在第一表面區(qū)111以及第二表面區(qū)112中，分別離子注入可形成相應(yīng)的漏區(qū)或源區(qū)。快閃存儲(chǔ)單元100，所述快閃存儲(chǔ)單元100包括位于半導(dǎo)體襯底110表面、第一 表面區(qū)111以及第二表面區(qū)112之間的選擇柵101 ；分別形成于選擇柵101兩個(gè)相對(duì)豎直 側(cè)，且對(duì)應(yīng)于第一表面區(qū)111、第二表面區(qū)112的第一絕緣側(cè)壁103以及第二絕緣側(cè)壁104 ； 覆蓋半導(dǎo)體襯底第一表面區(qū)111以及第二表面區(qū)112的隧穿氧化層105 ；位于第一絕緣側(cè) 壁103外側(cè)，切覆蓋第一表面區(qū)111上隧穿氧化層105部分表面的浮柵106 ；覆蓋浮柵106 并與之耦合的控制柵107。所述選擇柵101與半導(dǎo)體襯底110之間還應(yīng)當(dāng)形成有柵介質(zhì)層102。而作為可選的 實(shí)施例，在選擇柵101的表面形成有頂蓋絕緣保護(hù)層108。所述浮柵106與控制柵107之間 還形成有耦合介質(zhì)層109，作為可選的實(shí)施例，耦合介質(zhì)層109可以是氧化硅-氮化硅-氧 化硅(ONO)復(fù)合層。進(jìn)一步的，本發(fā)明所述的分立柵快閃存儲(chǔ)器還應(yīng)當(dāng)包括層間介質(zhì)層、金屬互連線等常規(guī)結(jié)構(gòu)，為簡化說明圖2中未有示出。將本發(fā)明所述分立柵快閃存儲(chǔ)器陣列化后，為集成需要，可以使得相鄰的存儲(chǔ)單 元之間共用第一表面區(qū)111以及第二表面區(qū)112內(nèi)所形成的源區(qū)或漏區(qū)。而在存儲(chǔ)器的實(shí) 際工作過程中，僅有浮柵106底部的第一表面區(qū)111將被激活，通常所述第一表面區(qū)111內(nèi) 離子注入后形成源區(qū)，為浮柵106的擦寫提供電子。本發(fā)明所述分立柵快閃存儲(chǔ)器的編程機(jī)制為源極熱電子注入(Source side hot electron injection)，而擦除機(jī)制為福勒-諾德海姆隧穿效應(yīng)(F-N)。下面結(jié)合圖2分別 簡要說明其具體過程。在編程也即寫入操作時(shí)，通過選擇柵101選中存儲(chǔ)單元，選擇柵101上施加偏置電 壓，使得底部襯底100耗盡反型，形成反型層。在反型層與源區(qū)附近將產(chǎn)生并聚集大量熱電 子(具有較高能量的負(fù)電荷)，也即圖中第一表面區(qū)111左側(cè)靠近選擇柵101的部分。由于 隧穿氧化層105相對(duì)較薄能帶較窄，上述熱電子可能在選擇柵101與源區(qū)之間的電場作用 下，躍遷注入至浮柵106中，從而使得浮柵106內(nèi)存儲(chǔ)電荷。從背景技術(shù)可知，EEPROM中存 儲(chǔ)數(shù)據(jù)的定義通過浮柵106內(nèi)是否存儲(chǔ)電荷表征，因此利用上述機(jī)制便完成了存儲(chǔ)器的寫 入操作。在擦除過程中，需要將浮柵106內(nèi)存儲(chǔ)的電子釋放。此時(shí)通過對(duì)控制柵107施加 偏置電壓(正電壓)，使得控制柵107與源區(qū)(第一表面區(qū)111)之間形成電場，由于控制 柵107與浮柵106相耦合，在上述電場作用下，浮柵106內(nèi)的電子將產(chǎn)生F-N隧道效應(yīng)，隧 穿至控制柵107，從而通過字線等被釋放，利用上述機(jī)制完成對(duì)存儲(chǔ)器的擦除操作。從上述結(jié)構(gòu)描述以及擦寫操作機(jī)制可知，本發(fā)明所述的分立柵快閃存儲(chǔ)器較現(xiàn)有 技術(shù)，在結(jié)構(gòu)上節(jié)省了擦除柵，因而簡化了操作機(jī)制，另一方面結(jié)構(gòu)更為簡單，易于陣列集 成以及器件按比例縮小，滿足小尺寸存儲(chǔ)器的需求。為制造上述分立柵快閃存儲(chǔ)器，本發(fā)明還提供了相應(yīng)的制造方法，流程如圖3所 示，基本步驟包括Si、提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一表面區(qū)以及第二表面區(qū)。S2、在半導(dǎo)體襯底表面、第一表面區(qū)以及第二表面區(qū)之間形成選擇柵。其中，在形成選擇柵之前還需在襯底表面形成柵介質(zhì)層。S3、在選擇柵兩個(gè)相對(duì)豎直側(cè)形成第一絕緣側(cè)壁以及第二絕緣側(cè)壁。S4、在半導(dǎo)體襯底第一表面區(qū)以及第二表面區(qū)上形成隧穿氧化層；此外作為可選 方案，可以在此步驟之前對(duì)第一表面區(qū)以及第二表面區(qū)進(jìn)行離子注入以形成源/漏區(qū)。S5、分別在第一絕緣側(cè)壁以及第二絕緣側(cè)壁外側(cè)形成第一多晶硅側(cè)壁以及第二多 晶硅側(cè)壁，所述第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁分別覆蓋第一表面區(qū)以及第二表面區(qū) 上隧穿氧化層的部分表面。S6、至少在第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁表面覆蓋沉積抗反射層。S7、在抗反射層表面形成掩膜層并曝光顯影形成開口，使得掩膜層至少覆蓋第一 多晶硅側(cè)壁，所述開口曝露出第二多晶硅側(cè)壁及其鄰近區(qū)域的。S8、在開口內(nèi)刻蝕去除抗反射層、第二多晶硅側(cè)壁直至露出隧穿氧化層；其中，在刻蝕去除抗反射層以及第二多晶硅側(cè)壁時(shí)需要采用高選擇比的等離子干 法刻蝕，以避免氧化層被刻蝕。
S9、去除掩膜層以及剩余的抗反射層。S10、至少在第一多晶硅側(cè)壁的表面形成耦合介質(zhì)層，至少在耦合介質(zhì)層表面形成 控制柵。下面結(jié)合具體實(shí)施例，對(duì)本發(fā)明所述分立柵快閃存儲(chǔ)器的制造方法，做詳細(xì)介紹。 圖4至圖12為本發(fā)明所述制造方法的一個(gè)具體實(shí)施例示意圖。如圖4所示，首先提供一個(gè)半導(dǎo)體襯底110，所述半導(dǎo)體襯底110上具有第一表面 區(qū)111以及第二表面區(qū)112。其中，其中第一表面區(qū)111以及第二表面區(qū)112，分別作為形成源區(qū)或者漏區(qū)時(shí)， 離子注入的區(qū)域。作為優(yōu)選方案，所述第一表面區(qū)111與第二表面區(qū)112的間距，也即后續(xù) 形成的選擇柵底部的溝道寬度，不超過0. 18微米。如圖5所示，在半導(dǎo)體襯底110的表面，第一表面區(qū)111以及第二表面區(qū)112之 間，依次形成柵介質(zhì)層102、柵介質(zhì)層102表面的選擇柵101以及選擇柵101表面的頂蓋絕 緣保護(hù)層108。其中，柵介質(zhì)層可以為氧化硅、氮氧化硅、氮化硅等，選擇柵101可以為多晶硅、單 晶硅等，頂蓋絕緣保護(hù)層108可以為氧化硅，上述各層均可以通過化學(xué)氣相沉積CVD形成。 作為優(yōu)選實(shí)施例頂蓋絕緣保護(hù)層108的厚度不超過1000埃。如圖6所示，分別在選擇柵101的兩對(duì)應(yīng)豎直側(cè)，對(duì)應(yīng)第一表面區(qū)域111、第二表面 區(qū)域112，形成第一絕緣側(cè)壁103以及第二絕緣側(cè)壁104。所述第一絕緣側(cè)壁103以及第二絕緣側(cè)壁104可以為氧化硅，可以是單一層，也可 以是多層復(fù)合結(jié)構(gòu)，可以通過高溫?zé)嵫趸ɑ蛘呋瘜W(xué)氣相沉積形成，厚度范圍為100埃至 400埃，較為優(yōu)選的不超過300埃。如圖7所示，對(duì)第一表面區(qū)111以及第二表面區(qū)112進(jìn)行離子注入，形成源區(qū)或漏 區(qū)。然后在所述第一表面區(qū)111以及第二表面區(qū)112上形成隧穿氧化層105。所述隧穿氧化層105為氧化硅，可以通過高溫?zé)嵫趸ɑ蚧瘜W(xué)氣相沉積形成，作 為優(yōu)選實(shí)施例，其厚度不超過100埃。如圖8所示，分別在第一絕緣側(cè)壁103以及第二絕緣側(cè)壁104外側(cè)形成第一多晶 硅側(cè)壁106以及第二多晶硅側(cè)壁106a，所述第一多晶硅側(cè)壁106以及第二多晶硅側(cè)壁106a 分別覆蓋第一表面區(qū)111以及第二表面區(qū)112上隧穿氧化層105的部分表面；其中，所述第一多晶硅側(cè)壁106以及第二多晶硅側(cè)壁106a通過化學(xué)氣相沉積，并 且進(jìn)行磷摻雜，作為優(yōu)選實(shí)施例，第一多晶硅側(cè)壁106以及第二多晶硅側(cè)壁106a的厚度不 超過1000埃，所述磷摻雜的劑量為1χΕ19個(gè)每立方厘米至1χΕ21個(gè)每立方厘米。如圖9所示，至少在第一多晶硅側(cè)壁106以及第二多晶硅側(cè)壁106a表面覆蓋沉積 抗反射層301 ；在本實(shí)施例中，所述抗反射層301為無定形有機(jī)抗反射層，可以采用美國布魯爾 科技公司生產(chǎn)的Ensemble Arc材料，沉積覆蓋于圖9所形成的半導(dǎo)體結(jié)構(gòu)上，因此表面形 狀隨被沉積面而起伏。如圖10所示，在抗反射層301的表面形成掩膜層302，并曝光顯影形成開口 400， 使得掩膜層至少覆蓋第一多晶硅側(cè)壁106。所述開口 400內(nèi)曝露出第二多晶硅層106a及其 鄰近區(qū)域。
本實(shí)施例中，所述掩膜層302采用美國歐姆-哈斯公司生產(chǎn)的EPIC 3200 深紫外 光光刻膠，覆蓋于第一多晶硅側(cè)壁106以及具有頂蓋絕緣保護(hù)層108保護(hù)的部分選擇柵101 表面，而無需精確對(duì)準(zhǔn)，而開口對(duì)準(zhǔn)第二多晶硅側(cè)壁106a以及相對(duì)應(yīng)的第二表面區(qū)112。如圖11所示，在開口 400內(nèi)刻蝕去除抗反射層301以及第二多晶硅側(cè)壁106a直 至露出隧穿氧化層105。其中，在刻蝕去除抗反射層301以及第二多晶硅側(cè)壁106a時(shí)需要采用高選擇比的 等離子干法刻蝕，以避免氧化層被刻蝕。本實(shí)施例中，采用HBr作為等離子干法刻蝕的刻蝕 劑量。在刻蝕過程中，抗反射層301最先被刻蝕去除完畢，而露出部分第二表面區(qū)112表面 的隧穿氧化層105，此時(shí)第二多晶硅側(cè)壁106a僅被刻蝕掉部分高度，由于HBr對(duì)氧化硅以 及多晶硅具有較高的刻蝕選擇比，因此氧化硅材質(zhì)的隧穿氧化層105以及頂蓋絕緣保護(hù)層 108相比與第二多晶硅側(cè)壁106a，刻蝕速度可以忽略，最終剩余的第二多晶硅側(cè)壁106a也 被刻蝕去除，而露出其底部的隧穿氧化層105。如圖12所示，去除掩膜層302以及剩余的抗反射層301，然后至少在第一多晶硅柵 側(cè)壁106的表面形成耦合介質(zhì)層109，在耦合介質(zhì)層109的表面形成控制柵107。其中第一多晶硅柵側(cè)壁106作為存儲(chǔ)器的浮柵，與控制柵107耦合。所述耦合介 質(zhì)層109可以是氧化硅-氮化硅-氧化硅(ONO)復(fù)合層，控制柵107可以為多晶硅，均可以 通過化學(xué)氣相沉積形成。除上述步驟之外，本發(fā)明實(shí)施例還應(yīng)當(dāng)包括形成層間介質(zhì)層、金屬互連線、并進(jìn)行 后端硅化絕緣等常規(guī)步驟，作為公知技術(shù)不再詳細(xì)

。本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定權(quán)利要求，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和修改，因此本發(fā)明的 保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種分立柵快閃存儲(chǔ)器，其特征在于，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一表面區(qū)以及第二表面區(qū)； 快閃存儲(chǔ)單元，所述快閃存儲(chǔ)單元包括位于半導(dǎo)體襯底表面、第一表面區(qū)以及第二表 面區(qū)之間的選擇柵；分別形成于選擇柵兩個(gè)相對(duì)豎直側(cè)，且對(duì)應(yīng)于第一表面區(qū)、第二表面區(qū) 的第一絕緣側(cè)壁以及第二絕緣側(cè)壁；覆蓋半導(dǎo)體襯底第一表面區(qū)以及第二表面區(qū)的隧穿氧 化層；位于第一絕緣側(cè)壁外側(cè)，且覆蓋第一表面區(qū)上隧穿氧化層部分表面的浮柵；覆蓋浮 柵并與浮柵耦合的控制柵。
2.如權(quán)利要求1所述的制造方法，其特征在于，所述隧道氧化層厚度不超過100埃。
3.如權(quán)利要求1所述的制造方法，其特征在于，所述選擇柵底部的溝道寬度即第一表 面區(qū)與第二表面區(qū)的間距不超過0. 18微米。
4.如權(quán)利要求1所述的分立柵快閃存儲(chǔ)器，其特征在于，所述選擇柵的表面還形成有 頂蓋絕緣保護(hù)層。
5.如權(quán)利要求4所述的制造方法，其特征在于，所述頂蓋絕緣保護(hù)層厚度不超過1000埃。
6.如權(quán)利要求1所述的制造方法，其特征在于，所述第一絕緣側(cè)壁以及第二絕緣側(cè)壁 的厚度不超過300埃。
7.如權(quán)利要求1所述的制造方法，其特征在于，所述第一多晶硅側(cè)壁以及第二多晶硅 側(cè)壁的厚度不超過1000埃。
8.如權(quán)利要求1所述的分立柵快閃存儲(chǔ)器，其特征在于，所述浮柵與控制柵之間還形 成有耦合介質(zhì)層。
9.如權(quán)利要求8所述的分立柵快閃存儲(chǔ)器，其特征在于，所述耦合介質(zhì)層為ONO復(fù)合層。
10.一種分立柵快閃存儲(chǔ)器的制造方法，其特征在于，包括 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一表面以及第二表面； 在半導(dǎo)體襯底表面、第一表面區(qū)以及第二表面區(qū)之間形成選擇柵； 在選擇柵兩個(gè)相對(duì)應(yīng)豎直側(cè)形成第一絕緣側(cè)壁以及第二絕緣側(cè)壁； 在半導(dǎo)體襯底第一表面區(qū)以及第二表面區(qū)上形成隧穿氧化層；分別在第一絕緣側(cè)壁以及第二絕緣側(cè)壁外側(cè)形成第一多晶硅側(cè)壁以及第二多晶硅側(cè) 壁，所述第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁分別覆蓋第一表面區(qū)以及第二表面區(qū)上隧穿 氧化層的部分表面；至少在第一多晶硅側(cè)壁以及第二多晶硅側(cè)壁表面覆蓋沉積抗反射層； 在抗反射層表面形成掩膜層并曝光顯影形成開口，使得掩膜層至少覆蓋第一多晶硅側(cè) 壁，所述開口曝露出第二多晶硅側(cè)壁及其鄰近區(qū)域的；在開口內(nèi)刻蝕去除抗反射層、第二多晶硅側(cè)壁直至露出隧穿氧化層；去除掩膜層以及剩余的抗反射層；至少在第一多晶硅側(cè)壁的表面形成耦合介質(zhì)層；至少在耦合介質(zhì)層表面形成控制柵。
11.如權(quán)利要求10所述的制造方法，其特征在于，所述隧道氧化層厚度不超過100埃。
12.如權(quán)利要求10所述的制造方法，其特征在于，所述選擇柵底部的溝道寬度即第一表面區(qū)與第二表面區(qū)的間距不超過0. 18微米。
13.如權(quán)利要求10所述的制造方法，其特征在于，還包括在選擇柵表面形成頂蓋絕緣 保護(hù)層。
14.如權(quán)利要求13所述的制造方法，其特征在于，所述頂蓋絕緣保護(hù)層厚度不超過 1000 埃。
15.如權(quán)利要求10所述的制造方法，其特征在于，還包括在第一表面區(qū)以及第二表面 區(qū)內(nèi)離子注入形成源、漏區(qū)。
16.如權(quán)利要求10所述的制造方法，其特征在于，所述第一絕緣側(cè)壁以及第二絕緣側(cè) 壁的厚度不超過300埃。
17.如權(quán)利要求10所述的制造方法，其特征在于，所述第一多晶硅側(cè)壁以及第二多晶 硅側(cè)壁的厚度不超過1000埃。
18.如權(quán)利要求10所述的制造方法，其特征在于，還包括在第一多晶硅側(cè)壁以及第二 多晶硅側(cè)壁中進(jìn)行磷摻雜。
19.如權(quán)利要求10所述的制造方法，其特征在于，所述抗反射層為無定形有機(jī)抗反射層。
20.如權(quán)利要求10所述的制造方法，其特征在于，所述在開口內(nèi)刻蝕去除抗反射層、第 二多晶硅側(cè)壁，采用高選擇比的等離子干法刻蝕。
21.如權(quán)利要求20所述的制造方法，其特征在于，所述等離子干法刻蝕采用刻蝕劑為HBr。
全文摘要
一種分立柵快閃存儲(chǔ)器及其制造方法，其中所述存儲(chǔ)器包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一表面區(qū)以及第二表面區(qū)；快閃存儲(chǔ)單元，所述快閃存儲(chǔ)單元包括位于半導(dǎo)體襯底表面、第一表面區(qū)以及第二表面區(qū)之間的選擇柵；分別形成于選擇柵兩個(gè)相對(duì)豎直側(cè)，且對(duì)應(yīng)于第一表面區(qū)、第二表面區(qū)的第一絕緣側(cè)壁以及第二絕緣側(cè)壁；覆蓋半導(dǎo)體襯底第一表面區(qū)以及第二表面區(qū)的隧穿氧化層；位于第一絕緣側(cè)壁外側(cè)，且覆蓋第一表面區(qū)上隧穿氧化層部分表面的浮柵；覆蓋浮柵并與浮柵耦合的控制柵。與現(xiàn)有的分立柵快閃存儲(chǔ)器相比，本發(fā)明節(jié)省了專用的擦除柵，結(jié)構(gòu)以及讀寫操作更為簡單，工藝易于實(shí)現(xiàn)，因而適于小尺寸下使用，滿足器件按比例縮小的需求。
文檔編號(hào)H01L21/8247GK102044545SQ20091019744
公開日2011年5月4日 申請(qǐng)日期2009年10月20日 優(yōu)先權(quán)日2009年10月20日
發(fā)明者楊左婭, 楊蕓, 洪中山, 金達(dá), 陸維 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司