專利名稱：Nmos晶體管的形成方法
技術領域：
本發(fā)明涉及半導體技術領域，尤其涉及一種NMOS晶體管的形成方法。
背景技術：
隨著半導體工業(yè)朝更小、速度更快的器件發(fā)展，半導體器件的特征橫向尺寸和深 度逐漸減小，要求源/漏極以及源/漏極延伸區(qū)(Source/DrainExtension)相應地變淺，當 前工藝水平要求半導體器件的源/漏極結的深度小于1000埃，而且最終可能要求結的深度 在200?；蛘吒〉臄盗考?。當前源/漏極結幾乎都是以離子注入法來進行摻雜形成。隨 著電子元件的尺寸縮小，如何以毫微米的工藝技術制造金屬-氧化物_半導體(MOS)晶體 管的源極和漏極是目前和未來離子注入技術的發(fā)展方向。但是隨著柵極長度的縮短，在離子注入過程中，出現了很多影響晶體管正常工作 的負面效應，比如反短溝道效應(RSCE)。反短溝道效應(RSCE)在亞微米NMOS器件中日益重要。由于低摻雜源/漏(LDD) 和源/漏(S/D)離子注入所形成的損傷，在熱處理過程中形成硼的瞬態(tài)增強擴散(TED)，造 成溝道兩邊硼離子的峰形分布，從而使得器件的閾值電壓隨柵長的減小而增加。RSCE引起 的閾值電壓隨柵長分布的不均勻性很容易由于工藝起伏而形成器件特性的漂移，比如柵刻 蝕的誤差會引起短溝道器件閾值電壓的劇烈變化。為了提高工藝的容錯性，需要在NMOS中 減小RSCE，使得閾值電壓隨溝道長度分布更加平坦?，F有形成MOS晶體管如專利號為6624014的美國專利中所記述的，具體工藝如圖1 至圖3。參考圖1，提供半導體襯底100，所述半導體襯底100中形成有隔離結構101，隔離 結構101之間的區(qū)域為有源區(qū)102 ；在有源區(qū)102的半導體襯底100中摻雜離子，形成摻雜 阱 103。如圖2所示，向有源區(qū)102的半導體襯底內注入離子，形成Vt (閾值電壓調整)注 入區(qū)104，所述注入離子為硼離子。如圖3所示，在有源區(qū)102的半導體襯底100上依次形成柵介質層105與多晶硅 柵極106，所述柵介質層105與多晶硅柵極106構成柵極結構107 ；對柵極結構107進行再 氧化，形成氧化層116，對柵極結構107再氧化的作用為修復刻蝕過程中對柵介質層105造 成的損傷。以柵極結構106為掩模，進行離子注入，在半導體襯底100內形成源/漏極延伸 區(qū)110。在柵極結構106兩側形成側墻112 ；以側墻112及柵極結構106為掩模，在柵極結 構106兩側的半導體襯底100中進行離子注入，形成源/漏極114。最后，對半導體襯底100 進行退火，使注入的各種離子擴散均勻?，F有技術形成MOS晶體管時，在對柵極結構進行再氧化過程中，氧離子會與半導 體襯底內硅產生反應，將硅原子擠入溝道區(qū)形成填隙原子，使Vt注入區(qū)的硼離子通過與 硅填隙原子結合擴散，而硅填隙原子傾向于在硅與二氧化硅界面復合，使溝道區(qū)位于柵 極邊緣的表面處的硼離子濃度增高，影響到Vt注入區(qū)離子分布不均勻；隨著溝道長度縮 小，柵極邊緣處的高濃度硼離子就會導致溝道區(qū)閾值電壓上升快，產生嚴重反短溝道效應(RSCE)JRSCE引起的閾值電壓隨柵長分布的不均勻性很容易由于工藝起伏而形成器件特性 的大幅度漂移。
發(fā)明內容
本發(fā)明解 決的問題是提供一種NMOS晶體管的形成方法，防止Vt注入區(qū)離子分布 不均勻，導致溝道區(qū)閾值電壓上升快，產生嚴重反短溝道效應。為解決上述問題，本發(fā)明提供一種NMOS晶體管的形成方法，包括提供半導體襯 底，所述半導體襯底分為隔離區(qū)和有源區(qū)；在有源區(qū)的半導體襯底內形成摻雜阱；在有源 區(qū)的半導體襯底上依次形成柵介質層與多晶硅柵極，所述柵介質層與多晶硅柵極構成柵極 結構；對柵極結構進行再氧化；以柵極結構為掩模，在柵極兩側的半導體襯底內進離子注 入，形成源/漏極延伸區(qū)；在柵極結構兩側形成側墻后，在半導體襯底內形成Vt注入區(qū)；在 柵極結構及側墻兩側的半導體襯底內形成源/漏極?？蛇x的，形成所述Vt注入區(qū)采用的離子為P型離子。所述P型離子為硼離子，其 中硼離子注入能量范圍為20Kev 50Kev，劑量范圍為lE13/cm2 5E13/cm2?？蛇x的，所述MOS晶體管的源/漏極延伸區(qū)導電類型為η型，注入離子是η型離子。 所述η型離子為磷離子或砷離子?？蛇x的，所述MOS晶體管的源/漏極導電類型為η型，注入離子是η型離子。所述 η型離子為磷離子或砷離子。與現有技術相比，本發(fā)明具有以下優(yōu)點將形成Vt注入區(qū)的工藝放于形成側墻步 驟后，避免了在對柵極結構進行再氧化過程中，氧離子與半導體襯底內硅產生反應而導致 的將硅擠入溝道區(qū)，使位于柵極下的溝道區(qū)域的Vt注入區(qū)離子分布均勻，防止反短溝道效 應(RSCE)。
圖1至圖3是現有工藝形成NMOS晶體管的示意圖；圖4是本發(fā)明形成NMOS晶體管的具體實施方式
流程圖；圖5至圖9是本發(fā)明形成NMOS晶體管的實施例示意圖；圖10為現有技術形成的NMOS晶體管與本發(fā)明工藝形成的NMOS晶體管的閾值電 壓與柵長的關系圖。
具體實施例方式本發(fā)明形成NMOS晶體管的具體實施方式
流程如圖4所示，執(zhí)行步驟Si，提供半導 體襯底，所述半導體襯底分為隔離區(qū)和有源區(qū)；執(zhí)行步驟S2，在有源區(qū)的半導體襯底內形 成摻雜阱；執(zhí)行步驟S3，在有源區(qū)的半導體襯底上依次形成柵介質層與柵極，所述柵介質 層與柵極構成柵極結構；執(zhí)行步驟S4，對柵極結構進行再氧化；執(zhí)行步驟S5，以柵極結構為 掩模，在柵極兩側的半導體襯底內進離子注入，形成源/漏極延伸區(qū)；執(zhí)行步驟S6，在柵極 結構兩側形成側墻后，在半導體襯底內形成Vt注入區(qū)；執(zhí)行步驟S7，在柵極結構及側墻兩 側的半導體襯底內形成源/漏極。本發(fā)明將形成Vt注入區(qū)的工藝放于形成側墻步驟后，避免了在對柵極結構進行再氧化過程中，氧離子 與半導體襯底內硅產生反應而導致的將硅擠入溝道區(qū)，使位于柵極 下的溝道區(qū)域的Vt注入區(qū)離子分布均勻，防止反短溝道效應(RSCE)。下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。圖5至圖9是本發(fā)明形成NMOS晶體管的實施例示意圖。參照附圖5，提供半導體 襯底200，所述半導體襯底200可以為硅或者絕緣體上硅(SOI)；在半導體襯底中形成隔離 結構201，所述隔離結構201為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。 在隔離結構201之間為NMOS有源區(qū)202，在NMOS有源區(qū)202的半導體襯底200中摻雜離 子，形成P型摻雜阱203。如圖6所示，在NMOS有源區(qū)202的半導體襯底200上依次形成柵介質層204與柵 極205，所述柵介質層204與柵極205構成柵極結構206。具體形成工藝為用熱氧化法或 化學氣相沉積法在半導體襯底200上形成柵介質層204 ；接著用化學氣相沉積法或低壓等 離子體化學氣相沉積或等離子體增強化學氣相沉積工藝在柵介質層204上形成多晶硅層； 在多晶硅層上形成光刻膠層，定義柵極圖案；以光刻膠層為掩膜，刻蝕多晶硅層及柵介質層 204至露出半導體襯底，形成多晶硅柵極205 ；灰化去除光刻膠層。所述柵介質層204的材料可以是氧化硅(SiO2)或氮氧化硅(SiNO)等。柵介質層 204的厚度為15埃到60埃。在刻蝕形成柵極結構的過程中，刻蝕氣體會對多晶硅柵極205及柵介質層204邊 緣產生損傷。繼續(xù)參考圖6，為修復上述柵極結構206邊緣的損傷，形成柵極結構206之后，采用 再氧化法在半導體襯底200及所述柵極結構206外圍形成氧化層207，所述氧化層207材料 為硅的氧化物。如圖7所示，以柵極結構206為掩膜，在柵極結構206兩側的半導體襯底200內進 行離子注入，形成N型源/漏極延伸區(qū)210。本實施例中，還可以繼續(xù)以柵極結構206為掩膜，在半導體襯底200中進行袋形注 入(Pocket implant)，所述袋形注入一般采用角度介于0至45度的離子注入，形成袋形注 入區(qū)，所述袋形注入區(qū)的導電類型與N型源/漏極延伸區(qū)的導電類型相反，其深度介于N型 源/漏極延伸區(qū)和后續(xù)源/漏極之間；所述袋形注入工藝可以用來改善器件的短溝道效應 以及擊穿效應(punchthrough)。本實施例中，向半導體襯底200內注入的是η型離子，所述η型離子可以是磷離子 或砷離子。參照附圖8，在柵極結構206兩側形成側墻212，所述側墻的材料可以為氧化硅、氮 化硅、氮氧化硅中一種或者它們組合構成。作為本實施例的一個優(yōu)化實施方式，所述側墻 為氧化硅_氮化硅_氧化硅共同組成，具體工藝為在半導體襯底200上以及柵極結構206 上用化學氣相沉積法或物理氣相沉積法依次形成第一氧化硅層、氮化硅層以及第二氧化硅 層；然后，采用干法蝕刻的回蝕(etch-back)方法蝕刻第二氧化硅層、氮化硅層以及第一氧 化硅層至露出半導體襯底200及多晶硅柵極205表面，形成側墻212。繼續(xù)參考圖8，在半導體底200內注入ρ型離子，形成Vt注入區(qū)214。所述ρ型 離子為硼離子，其中硼離子注入能量范圍為20Kev 50Kev，劑量范圍為lE13/cm2 5E13/ cm2.所述Vt注入區(qū)214的作用是用來調整MOS管閾值電壓已達到閾值目標。
本實施例將形成Vt注入區(qū)214的工藝放于形成側墻212步驟后，避免了在對柵極結構206進行再氧化過程中，氧離子與半導體襯底200內硅產生反應而導致的將硅擠入溝 道區(qū)，使Vt注入區(qū)214離子分布均勻，防止反短溝道效應(RSCE)。如圖9所示，以柵極結構206及側墻216為掩膜，在柵極結構206兩側的半導體襯 底200中進行離子注入，形成N型源/漏極216。本實施例中，向半導體襯底200中注入的是η型離子，如磷離子或砷離子等。將帶有各膜層及器件的半導體襯底200放入退火爐內，進行退火處理，使注入的 離子擴散均勻。本實施例中，所述退火為脈沖退火。圖10為現有技術形成的NMOS晶體管與本發(fā)明工藝形成的NMOS晶體管的閾值電 壓與柵長的關系圖。如圖10所示，實線代表采用現有的方法形成的NMOS晶體管，在對柵極 結構進行再氧化過程中，氧離子會與半導體襯底內硅產生反應，將硅原子擠入溝道區(qū)形成 填隙原子，使Vt注入區(qū)的硼離子通過與硅填隙原子結合擴散，而硅填隙原子傾向于在硅與 二氧化硅界面復合，使溝道區(qū)位于柵極邊緣的表面處的硼離子濃度增高，影響到Vt注入區(qū) 離子分布不均勻；隨著溝道長度縮小，柵極邊緣處的高濃度硼離子就會導致溝道區(qū)閾值電 壓上升快，產生嚴重反短溝道效應(RSCE)。虛線是采用本發(fā)明方法形成的NMOS晶體管，由 于形成Vt注入區(qū)的工藝放于形成側墻步驟后，避免了在對柵極結構進行再氧化過程中，氧 離子與半導體襯底內硅產生反應而導致的將硅擠入溝道區(qū)，使位于柵極下的溝道區(qū)域的Vt 注入區(qū)離子分布均勻，很明顯減弱了 RSCE效應。雖然本發(fā)明以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術人 員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當 以權利要求所限定的范圍為準。
權利要求
1.一種NMOS晶體管的形成方法，其特征在于，包括 提供半導體襯底，所述半導體襯底分為隔離區(qū)和有源區(qū)； 在有源區(qū)的半導體襯底內形成摻雜阱；在有源區(qū)的半導體襯底上依次形成柵介質層與多晶硅柵極，所述柵介質層與多晶硅柵 極構成柵極結構；對柵極結構進行再氧化；以柵極結構為掩模，在柵極結構兩側的半導體襯底內進離子注入，形成源/漏極延伸區(qū)；在柵極結構兩側形成側墻后，在半導體襯底內形成Vt注入區(qū)； 在柵極結構及側墻兩側的半導體襯底內形成源/漏極。
2.根據權利要求1所述NMOS晶體管的形成方法，其特征在于，形成所述Vt注入區(qū)采用 的離子為P型離子。
3.根據權利要求2所述NMOS晶體管的形成方法，其特征在于，所述ρ型離子為硼離子， 其中硼離子注入能量范圍為20Kev 50Kev，劑量范圍為lE13/cm2 5E13/cm2。
4.根據權利要求1所述NMOS晶體管的形成方法，其特征在于，所述再氧化采用的是退 火工藝。
5.根據權利要求1所述NMOS晶體管的形成方法，其特征在于，所述MOS晶體管的源/ 漏極延伸區(qū)導電類型為η型，注入離子是η型離子。
6.根據權利要求5所述NMOS晶體管的形成方法，其特征在于，所述η型離子為磷離子 或砷離子。
7.根據權利要求1所述NMOS晶體管的形成方法，其特征在于，所述MOS晶體管的源/ 漏極導電類型為η型，注入離子是η型離子。
8.根據權利要求7所述NMOS晶體管的形成方法，其特征在于，所述η型離子為磷離子 或砷離子。
全文摘要
一種NMOS晶體管的形成方法，包括提供半導體襯底，所述半導體襯底分為隔離區(qū)和有源區(qū)；在有源區(qū)的半導體襯底內形成摻雜阱；在有源區(qū)的半導體襯底上依次形成柵介質層與多晶硅柵極，所述柵介質層與多晶硅柵極構成柵極結構；對柵極結構進行再氧化；以柵極結構為掩模，在柵極兩側的半導體襯底內進離子注入，形成源/漏極延伸區(qū)；在柵極結構兩側形成側墻后，在半導體襯底內形成Vt注入區(qū)；在柵極結構及側墻兩側的半導體襯底內形成源/漏極。本發(fā)明使位于柵極下的溝道區(qū)域的Vt注入區(qū)離子分布均勻，防止反短溝道效應(RSCE)。
文檔編號H01L21/336GK102074476SQ20091019922
公開日2011年5月25日 申請日期2009年11月20日 優(yōu)先權日2009年11月20日
發(fā)明者楊勇勝 申請人:中芯國際集成電路制造(上海)有限公司