專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。更具體地，本發(fā)明涉及一種包含高壓和低壓晶體管的集成電路(integrated circuit, IC)的半導(dǎo)體器件以及制造半導(dǎo)體器件的方法。
背景技術(shù)：
作為顯示驅(qū)動(dòng)器集成電路有用的源驅(qū)動(dòng)器集成電路根據(jù)其應(yīng)用而在電源電壓區(qū)略有不同。筆記本電腦具有3. 3V的低壓區(qū)和13. 5V的高壓區(qū)。LCD電視具有3. 3V的低壓區(qū)和20V的高壓區(qū)。為實(shí)現(xiàn)此目的，集成電路包括p型和n型高壓晶體管以及p型和n型低壓晶體管中的至少兩個(gè)。 在下文中，將參照附圖描述用于防止并降低在集成電路上產(chǎn)生的閉鎖(latchup)的相關(guān)半導(dǎo)體器件。 圖1是用來示出閉鎖的普通集成電路的示意圖，其中集成電路包括P阱10、 N阱20、高濃度n摻雜區(qū)(N+) 30和40以及高濃度p摻雜區(qū)(P+) 32和42。 參照?qǐng)Dl，在采用雙P阱和N阱10和20的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)中，寄生PNPN型可控硅整流器(silicon controlledrectif ier， SCR)必定在電源器件(VDD-VSS)之間形成。當(dāng)半導(dǎo)體集成電路工作時(shí)，這種寄生SCR元件可以導(dǎo)通。此外，一旦寄生SCR導(dǎo)通，只有在電源斷開時(shí)寄生SCR才斷開。由于這個(gè)原因，可能存在重要的可靠性問題。
在圖1中，要產(chǎn)生閉鎖，由寄生NPN晶體管(Qnpn)的增益乘以寄生PNP晶體管(Qp即)的增益而得到的值應(yīng)至少為l，當(dāng)P型阱電阻(Rpsub)和n型阱電阻(Rnwell)增加時(shí)，PNPN SCR可以容易地閉鎖。 圖2是示出了用來防止閉鎖的相關(guān)集成電路的示意圖，其中，該集成電路包括襯底50、n型阱60和64、P型阱62和66、器件隔離膜70至78、高濃度雜質(zhì)摻雜區(qū)90至98以及柵極圖樣80和82。 如圖2所示的相關(guān)集成電路包括另外的保護(hù)環(huán)93和94以降低寄生NPN晶體管(Q,)和寄生PNP晶體管Qpnp的增益因素(gainelement)。即，如圖2所示的距離x的增加可以防止兩個(gè)寄生晶體管(即，寄生NPN和PNP晶體管)同時(shí)工作。通常采用圖2中所示的雙保護(hù)環(huán)93和94來防止在輸入/輸出(input/output， I/O)端上的閉鎖的發(fā)生，其中，在輸入/輸出端處存在靜電放電(electrostaticdischarge， ESD)保護(hù)電路。然而，當(dāng)內(nèi)部驅(qū)動(dòng)階(inner driver stage)或核心階(core stage)也采用了雙保護(hù)環(huán)時(shí)，則增加了集成電路的芯片尺寸。由于這個(gè)原因，將保護(hù)環(huán)結(jié)構(gòu)應(yīng)用到核心階是極其困難的。

發(fā)明內(nèi)容
因此，本發(fā)明針對(duì)一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件及其制造方法基
本上避免了由于相關(guān)技術(shù)的限制和缺點(diǎn)導(dǎo)致的一個(gè)或多個(gè)問題。 本發(fā)明的一個(gè)目的在于提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件及其制
造方法能夠防止集成電路的閉鎖而無需使用任何雙保護(hù)環(huán)。 為了實(shí)現(xiàn)這些目的和其他優(yōu)點(diǎn)以及根據(jù)本發(fā)明的目的，如在本文中所體現(xiàn)和概括描述的，提供了一種設(shè)置在集成電路中的半導(dǎo)體器件，該集成電路包括第一和第二導(dǎo)電型高壓晶體管和第一和第二導(dǎo)電型低壓晶體管中的至少兩個(gè)，其中，第一導(dǎo)電型高壓晶體管包括第一導(dǎo)電型阱，設(shè)置在半導(dǎo)體襯底中；器件隔離膜，設(shè)置在第一導(dǎo)電型阱中；柵極圖樣，設(shè)置在第一導(dǎo)電型阱上；第二導(dǎo)電型漂移區(qū)，設(shè)置在柵極圖樣相對(duì)側(cè)的半導(dǎo)體襯底中；第二導(dǎo)電型源極和漏極區(qū)，設(shè)置在第二導(dǎo)電型漂移區(qū)中；采集區(qū)，用來接收偏置電壓；以及第一導(dǎo)電型第一閉鎖抑制區(qū)，設(shè)置在采集區(qū)下方。 根據(jù)本發(fā)明的另一方面，提供了一種用于制造包含在集成電路中的半導(dǎo)體器件的方法，該集成電路包括第一和第二導(dǎo)電型高壓晶體管和第一和第二導(dǎo)電型低壓晶體管中的至少兩個(gè)，所述方法包括在半導(dǎo)體襯底中形成第一導(dǎo)電型阱；形成器件隔離膜，以限定第一導(dǎo)電型阱中的有源區(qū)；在第一導(dǎo)電型阱中形成第二導(dǎo)電型漂移區(qū)，以便第二導(dǎo)電型漂移區(qū)以預(yù)定的距離彼此間隔開；在抽頭區(qū)(t即region)形成第一導(dǎo)電型第一閉鎖抑制區(qū)；在第二導(dǎo)電型漂移區(qū)之間形成柵極圖樣；以及將離子注入到位于柵極圖樣兩側(cè)的第二導(dǎo)電型漂移區(qū)以形成第二導(dǎo)電型漏極和源極區(qū)。 可以理解的是，本發(fā)明的上述總體描述和以下的具體描述都是示例性的和說明性的，并且旨在提供對(duì)所要求的本發(fā)明的進(jìn)一步解釋。


附圖被包括用來提供對(duì)本發(fā)明的進(jìn)一步理解，并結(jié)合于此而構(gòu)成本申請(qǐng)的一部
分。本發(fā)明的示例性實(shí)施例連同描述都用來解釋本發(fā)明的原理。在附圖中 圖1是用來示出閉鎖的普通集成電路的示意圖； 圖2是示出用來防止閉鎖的相關(guān)集成電路的示意圖； 圖3是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的截面圖； 圖4示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體器件的截面圖； 圖5A至5C是示出了用來制造根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的方法的過程截
面圖；以及 圖6是示出了突發(fā)擊穿仿真(sn即back simulation)結(jié)果的曲線圖以示出本發(fā)明和相關(guān)技術(shù)的突發(fā)擊穿特性。
具體實(shí)施例方式
在下文中，雖然是在權(quán)利要求中提到的第一導(dǎo)電型是p型而第二導(dǎo)電型是n型的假定下描述了本發(fā)明，但是本發(fā)明不限于此。即，在第一導(dǎo)電型是n型而第二導(dǎo)電型是p型的假定下，可以以相同的方式實(shí)施本發(fā)明。此外，如以下所述，半導(dǎo)體器件是P型或n型高壓晶體管，但本發(fā)明不限于此。并且，半導(dǎo)體器件可以被包含在包括P型和n型低壓晶體管中的至少一個(gè)的集成電路中。 在下文中，將根據(jù)本發(fā)明的一個(gè)實(shí)施例結(jié)合附圖來描述半導(dǎo)體器件。為便于理解，在半導(dǎo)體器件是漏極擴(kuò)展金屬氧化物半導(dǎo)體(metal oxide semiconductor,M0S)晶體管的假定下描述本發(fā)明，并且本發(fā)明不限于此。即，本發(fā)明可以應(yīng)用于各種高壓晶體管。
圖3是示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的截面圖。
圖3中所示的半導(dǎo)體器件包括高壓(HV)NM0S晶體管和HVPM0S晶體管。
參照?qǐng)D3，p型阱(HPW)110和n型阱(HNW) 112形成在p型半導(dǎo)體襯底(P-襯底)IOO上。形成在各個(gè)阱110和112中的器件隔離膜120至128限定了其中的有源區(qū)(activeregion)禾口無源區(qū)(non_active region)。 柵極圖樣150形成在HPW 110上。柵極圖樣150包括柵極絕緣圖樣154和柵電極152。類似地，柵極圖樣160形成在H麗112上。柵極圖樣160包括柵極絕緣圖樣164和柵電極162。在圖3中，可以在柵極圖樣150和160的兩側(cè)形成隔離體(未示出)。
在HV NMOS晶體管中，n型漂移區(qū)(NDT) 130和132在柵極圖樣150相對(duì)側(cè)的HPW110中并彼此間隔開。在HV PMOS晶體管中，p型漂移區(qū)(PDT) 134和136在柵極圖樣160相對(duì)側(cè)的HPW112中并彼此間隔開。圖3中所示的NDT 130和132以及PDT 134和136分別與柵極圖樣150和160接觸，或者隔開相同的距離。 此時(shí)，在HV NMOS晶體管中，高濃度n型漏極和源極區(qū)(N+) 180和182分別形成在NDT 130和132中。在HV PMOS晶體管中，高濃度p型漏極和源極區(qū)(P+) 184和186分別形成在PDT 134和136中。 此外，采集區(qū)(pick-up region) 190禾口 192(偏置電壓施加在190和192上)形成在各個(gè)的晶體管中。例如，在HV NM0S晶體管的情況下，接地電壓(GND)作為偏置電壓施加到采集區(qū)190，在HV PMOS晶體管的情況下，電源電壓(supply voltage,VDA)作為偏置電壓施加到采集區(qū)192。 SP，采集區(qū)190和192對(duì)半導(dǎo)體器件的內(nèi)部操作(inherent operation)沒有任何影響。 根據(jù)本發(fā)明，在HV NM0S晶體管中，p型第一閉鎖抑制區(qū)(latch-up inhibitingregion) 140形成在采集區(qū)190下方，在HVPM0S晶體管中，n型第一閉鎖抑制區(qū)142形成在采集區(qū)192下方。 在這種情況下，根據(jù)本發(fā)明的一個(gè)實(shí)施例，HV NMOS晶體管中的第一閉鎖抑制區(qū)140的濃度可以等于HV PMOS晶體管中的p型漂移區(qū)(PDT) 134和136的濃度。即，第一閉鎖抑制區(qū)140可以由PDT形成。這就是當(dāng)在HV PMOS晶體管中形成PDT 134和136時(shí)，可以在HV NMOS晶體管中形成第一閉鎖抑制區(qū)140的原因。同樣地，HV PMOS晶體管中的第一閉鎖抑制區(qū)142的濃度可以等于HV NMOS晶體管中的NDT 130和132的濃度。即，第一閉鎖抑制區(qū)142可以由NDT形成。這就是當(dāng)在HV NMOS晶體管中形成NDT 130和132時(shí)，可以在HV PMOS晶體管中形成第一閉鎖抑制區(qū)142的原因。 根據(jù)本發(fā)明的另一實(shí)施例，HV NMOS晶體管中的第一閉鎖抑制區(qū)140的濃度可以等于低壓(LV)NMOS晶體管(未示出)中的P型阱(未示出)的濃度。S卩，第一閉鎖抑制區(qū)140可以由P型阱形成。這就是當(dāng)在LV NMOS晶體管中形成P型阱時(shí)，可以在HVNMOS晶體管中形成第一閉鎖抑制區(qū)140的原因。同樣地，HVPMOS晶體管中的第一閉鎖抑制區(qū)142的濃度可以等于LV PMOS晶體管(未示出)中的n阱(未示出)的濃度。即，第一閉鎖抑制區(qū)142可以由n阱形成。這就是可以形成HV PM0S晶體管的第一閉鎖抑制區(qū)142而同時(shí)形 成LV PMOS晶體管的n阱的原因。 圖3中所示的p型第一閉鎖抑制區(qū)140的濃度可以高于HPW110的濃度，n型第一 閉鎖抑制區(qū)142的濃度可以高于HNW 112的濃度。此夕卜，p型采集區(qū)190的濃度可以高于 P型第一閉鎖抑制區(qū)140的濃度，n型采集區(qū)192的濃度可以高于n型第一閉鎖抑制區(qū)142 的濃度。 在下文中，將根據(jù)本發(fā)明的另一個(gè)實(shí)施例參照附圖描述一種半導(dǎo)體器件，其中，由
PDT形成第一閉鎖抑制區(qū)140，由NDT形成第一閉鎖抑制區(qū)142。 圖4示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體器件的截面圖。 除了圖4中的半導(dǎo)體器件還包括第二閉鎖抑制區(qū)200和202之外，圖4中的半導(dǎo)
體器件與圖3中的半導(dǎo)體器件是相同的，因此，在圖3和圖4中，以相同標(biāo)號(hào)表示相同的元
件。在下文中，將只描述圖4中所示的半導(dǎo)體器件與圖3中所示的半導(dǎo)體器件的不同之處。 與圖3中不同的是，圖4中的半導(dǎo)體器件進(jìn)一步包括第二閉鎖抑制區(qū)200和202。
HV NMOS晶體管中的p型第二閉鎖抑制區(qū)200形成第一閉鎖抑制區(qū)140的下方，而HV PMOS
晶體管中的n型第二閉鎖抑制區(qū)202形成第一閉鎖抑制區(qū)142的下方。 在這種情況下，根據(jù)本發(fā)明，HV NMOS晶體管中的第二閉鎖抑制區(qū)200的濃度可以
等于LV NMOS晶體管中P型阱(未示出)的濃度。這就是可以在HV NMOS晶體管中形成第
二閉鎖抑制區(qū)200，而同時(shí)在LV NMOS晶體管中形成P型阱的原因。同樣地，HV PMOS晶體
管中的第二閉鎖抑制區(qū)202的濃度可以等于LVPMOS晶體管(未示出)中的n型阱(未示
出)的濃度。這就是可以在HV PMOS晶體管中形成第二閉鎖抑制區(qū)202，而同時(shí)在LVPM0S
晶體管中形成n型阱的原因。 根據(jù)本發(fā)明，如圖4所示，p型第二閉鎖抑制區(qū)200的濃度可以高于HPW 110的濃 度，n型第二閉鎖抑制區(qū)202的濃度可以高于H麗112的濃度。此外，p型第一閉鎖抑制區(qū) 140的濃度不低于p型第二閉鎖抑制區(qū)200的濃度，n型第一閉鎖抑制區(qū)142的濃度不低于 n型第二閉鎖抑制區(qū)202的濃度。 此外，可以在圖3和圖4中所示的半導(dǎo)體器件上進(jìn)一步形成層間介電薄膜(未示 出)、接觸孔(未示出)和接觸插塞(未示出)。這是在本領(lǐng)域中眾所周知的，因此省略其 詳細(xì)說明。 在前述本發(fā)明半導(dǎo)體器件不包括第一和第二閉鎖抑制區(qū)140、142、200和202的情 況下，可能產(chǎn)生以下問題。 NDT 130和132以及HPW 110在HV NMOS晶體管中必然具有低的濃度以抑制高電 壓。同樣地，PDT 134和136以及H麗112在HV PMOS晶體管必然中具有低的濃度。因此， HPW 110中的電阻Rpl和Rp2出現(xiàn)在寄生雙極晶體管Ql的發(fā)射極和基極之間。此外，H麗 112中的電阻Rnl和Rn2出現(xiàn)在寄生雙極晶體管Q2的發(fā)射極和基極之間。因此，在寄生雙 極晶體管的情況下，當(dāng)基極和發(fā)射極之間的電勢差(Vbe)為0.7伏或更高時(shí)，寄生NPN晶體 管Ql進(jìn)入正常工作模式。從而，采用低濃度的HV過程必然需要更高的電阻Rpl、 Rp2、 Rnl 和Rn2。因此，即使施加了低電流，寄生雙極晶體管Ql和Q2仍能很容易地工作，從而不利地 導(dǎo)致集成電路的閉鎖。 然而，如圖3所示，在根據(jù)本發(fā)明的包含在集成電路中的半導(dǎo)體器件中，第一閉鎖抑制區(qū)140和142形成在采集區(qū)190和192的下方，以便區(qū)域140和142的濃度高于HPW 110和H麗112的濃度。從而，通過降低電阻Rpl和Rnl可以改善閉鎖特性。特別地，圖4 中所示的半導(dǎo)體器件進(jìn)一步包括第二閉鎖抑制區(qū)200和202，從而進(jìn)一步降低了電阻Rpl和 Rnl，更加改善了閉鎖特性。這導(dǎo)致了濃度的增加，從而引起了擊穿電壓的降低。然而，HPW 110和H麗112之間的擊穿電壓高于NDT 130或132和HPW 110之間的擊穿電壓以及PDT 134或136和H麗112之間的擊穿電壓，其中，NDT 130或132和HPW 110之間的擊穿電壓， 以及PDT 134或136和H麗112之間的擊穿電壓分別確定了 HVNM0S晶體管的擊穿電壓和 HV PMOS晶體管的擊穿電壓。因此，盡管半導(dǎo)體器件進(jìn)一步包括第二閉鎖抑制區(qū)200和202， 其仍能夠表現(xiàn)出足夠的擊穿電壓余量。 在下文中，將根據(jù)本發(fā)明的優(yōu)選實(shí)施例參照附圖來描述圖4中所示半導(dǎo)體器件的 制造方法。 圖5A至5C是示出了用來制造根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的方法的過程截面 圖。 參照?qǐng)D5A，在半導(dǎo)體襯底100上形成HPW 110和H麗112。例如，通過在半導(dǎo)體襯 底100的上表面上涂敷(或應(yīng)用)光刻膠(未示出)，通過光刻工藝圖樣化光刻膠并將p 型離子摻雜到HV NMOS晶體管中，從而形成HPW IIO，其中，使用圖樣化的光刻膠(未示出) 作為離子注入掩膜以敞開一個(gè)區(qū)域(HV NMOS晶體管形成在該區(qū)域)，將p型離子摻雜到HV NMOS晶體管中。然后，通過在半導(dǎo)體襯底IOO的上表面涂敷另一光刻膠(未示出)，通過光 刻工藝圖樣化光刻膠并將n型離子摻雜到HV PMOS晶體管中，以形成H麗112，其中，使用圖 樣化的光刻膠(未示出)作為離子注入掩膜以敞開一個(gè)區(qū)域(HV PMOS晶體管形成在該區(qū) 域)，將n型離子注入HV PMOS晶體管中。 然后，在HPW 110和H麗112中形成限定有源區(qū)和無源區(qū)的器件隔離膜120至 128。用來形成器件隔離膜120至128的工藝是本領(lǐng)域眾所周知的，從而省略其詳細(xì)說明。
然后，在器件隔離膜122和124之間的抽頭區(qū)(tap region)中形成第二閉鎖抑制 區(qū)200，在器件隔離膜124和126之間的抽頭區(qū)形成第二閉鎖抑制區(qū)202。如此處所使用的， 術(shù)語"抽頭區(qū)(t即region)"指的是形成圖4中所示的采集區(qū)190和192的區(qū)域。
根據(jù)本發(fā)明，可以在HV NM0S晶體管中形成第二閉鎖抑制區(qū)200，而同時(shí)在LV NMOS晶體管中形成P型阱。同樣地，可以在HV PMOS晶體管中形成第二閉鎖抑制區(qū)202，而 同時(shí)在LV PMOS晶體管中形成n型阱。 然后，在HPW IIO中形成NDT 130和132以便它們以預(yù)定的距離彼此間隔開，以及 在H麗112中形成PDT 134和136以便它們以預(yù)定的距離彼此間隔開。NDT 130和132以 及PDT 134和136的形成工藝是本領(lǐng)域眾所周知的，從而省略其詳細(xì)說明。
此時(shí)，p型第一閉鎖抑制區(qū)140形成在HV NMOS晶體管的抽頭區(qū)中的第二閉鎖抑制 區(qū)200中。此外，n型第一閉鎖抑制區(qū)142形成在HV PMOS晶體管的抽頭區(qū)中的第二閉鎖抑 制區(qū)202中。此時(shí)，可以在HV NMOS晶體管中形成第一閉鎖抑制區(qū)140，而同時(shí)在HV PMOS 晶體管中形成PDT 134和136。同樣地，可以在HVPM0S晶體管中形成第一閉鎖抑制區(qū)142， 而同時(shí)在HV NMOS晶體管中形成NDT 130禾P 132。 在下文中，如圖5B所示，在HV NMOS晶體管中的NDT 130和132之間形成柵極圖 樣150。此外，在HV PMOS晶體管中的PDT 134和136之間形成柵極圖樣160。例如，在半導(dǎo)體襯底100的整個(gè)表面的上方順序沉積柵極絕緣膜(未示出)和多晶硅層(未示出)或 金屬層(未示出)，然后將它們圖樣化以形成柵極圖樣150和160，柵極圖樣150和160包 括圖樣化的柵極絕緣膜154和164以及柵電極152和162。 然后，如圖5C所示，將高濃度雜質(zhì)離子注入至位于HV NMOS晶體管中的柵極圖樣 150兩側(cè)的NDT 130和132以形成n型漏極和源極區(qū)180和182。此外，將高濃度雜質(zhì)離子 注入至位于HV PMOS晶體管中的柵極圖樣160兩側(cè)的PDT 134和136以形成p型漏極和源 極區(qū)186和184。在注入高濃度雜質(zhì)離子過程中，柵極圖樣150和160作為離子注入掩膜。 當(dāng)在柵極圖樣150和160的兩側(cè)形成隔離體(未示出)時(shí)，柵極圖樣150和160以及隔離 體被用作離子注入掩膜以形成源極和漏極區(qū)180至186。 當(dāng)在HV PMOS晶體管中形成源極和漏極區(qū)184和186時(shí)，可以在HV NMOS晶體管 的抽頭區(qū)中形成接收偏置電壓(GND)的采集區(qū)190。此外，當(dāng)在HV NMOS晶體管中形成漏極 和源極區(qū)180和182時(shí)，可以在HV PMOS晶體管的抽頭區(qū)中形成接收偏置電壓(VDA)的采 集區(qū)192。 以上提到的圖5A至5C示出了用于制造圖4中所示的半導(dǎo)體器件的方法。用于制 造圖3中所示的半導(dǎo)體器件的方法可以通過省略形成第二閉鎖抑制區(qū)200和202的工藝來 獲得，其中，在圖3中，由PDT形成第一閉鎖抑制區(qū)140，由NDT形成第一閉鎖抑制區(qū)142。
此外，可以通過省略如圖5A中所示的形成第一閉鎖抑制區(qū)140和142的工藝來制 造圖3中所示的包括第一閉鎖抑制區(qū)140和142的半導(dǎo)體器件，其中，在圖3中，由P型阱 形成第一閉鎖抑制區(qū)140，由n型阱形成第一閉鎖抑制區(qū)142。在這種情況下，在HV NMOS 晶體管中形成P型第一閉鎖抑制區(qū)140，繼而在LV NMOS晶體管中形成p型阱。此外，在HV PMOS晶體管中形成n型第一閉鎖抑制區(qū)142，繼而在LV PMOS晶體管中形成n型阱。S卩，圖 5A中所示的區(qū)域200和202分別對(duì)應(yīng)圖3中所示的第一和第二閉鎖抑制區(qū)140和142。
只要能夠在采集區(qū)190和192下方形成第一和第二閉鎖抑制區(qū)140、142、200和 202中的至少一個(gè)，則本發(fā)明的用于制造半導(dǎo)體器件的方法不局限于與除了區(qū)域140、142、 200和202以外的區(qū)域有關(guān)的過程的順序。 圖6是示出了用來示出本發(fā)明和相關(guān)技術(shù)的突發(fā)擊穿特性的突發(fā)擊穿仿真結(jié)果 的曲線圖。在該曲線圖中，橫軸表示漏電壓，縱軸表示漏電流。 參照?qǐng)D6，情況1示出了存在于現(xiàn)有技術(shù)中的突發(fā)擊穿特性。在這種情況下，半導(dǎo) 體器件在高于工作電壓(20V)的觸發(fā)電壓(Vtl)下工作。然而，情況l具有低的維持電壓 (holding voltage) (Vh)和維持電流(holding current) (Ih)。由于低的Ih，情況1必然受 到根據(jù)外部操作而產(chǎn)生的閉鎖的影響。 在情況2中，HPW和H麗的濃度在相關(guān)工藝條件下提高至大約30%。從圖示中，由 于電阻Rp和Rn的減小，情況2示出Ih增加了 25%。 然而，與情況1和2相比，情況3 (根據(jù)本發(fā)明的圖3中所示的半導(dǎo)體器件)和圖4 中所示的情況4示出Ih分別提高了 67%和273%，其中，在情況3中，第一閉鎖抑制區(qū)140 作為PDT形成，第一閉鎖抑制區(qū)142作為NDT形成。具體地，甚至在大約IO(TC的高溫下評(píng)估 了在高溫下工作的電視(TV)芯片的閉鎖特性，在高溫下，電視芯片的閉鎖特性是相同的。
從上述顯而易見的是，通過根據(jù)本發(fā)明的半導(dǎo)體器件及其制造方法，由于在采集 區(qū)下方形成了第一和第二閉鎖抑制區(qū)中的至少一個(gè)，所以無需使用任何相關(guān)的雙保護(hù)環(huán)，
9就可以相當(dāng)顯著地提高集成電路中的PNPN SCR結(jié)構(gòu)的維持電流(Ih)，特別是，預(yù)驅(qū)動(dòng)階 (pre-driver stage)，從而改善并防止了閉鎖。此外，可以形成第一和第二閉鎖抑制區(qū)，而 同時(shí)形成NDT和PDT以及低電壓晶體管阱，從而有利地消除了形成第一和第二閉鎖抑制區(qū) 的任何附加過程的必要性。 在不脫離本發(fā)明的精神和范圍內(nèi)可以作各種修改及變形，這對(duì)于本領(lǐng)域的技術(shù)人 員而言是顯而易見的。因此，本發(fā)明意在涵蓋在所附權(quán)利要求及其等同替換的范圍內(nèi)的對(duì) 本發(fā)明的修改和變形。
權(quán)利要求
一種設(shè)置在集成電路中的半導(dǎo)體器件，所述集成電路包括第一和第二導(dǎo)電型高壓晶體管和第一和第二導(dǎo)電型低壓晶體管中的至少兩個(gè)，其中，所述第一導(dǎo)電型高壓晶體管包括第一導(dǎo)電型阱，設(shè)置在半導(dǎo)體襯底中；器件隔離膜，設(shè)置在所述第一導(dǎo)電型阱中；柵極圖樣，設(shè)置在所述第一導(dǎo)電型阱上；第二導(dǎo)電型漂移區(qū)，設(shè)置在所述柵極圖樣相對(duì)側(cè)的所述半導(dǎo)體襯底中；第二導(dǎo)電型源極和漏極區(qū)，設(shè)置在所述第二導(dǎo)電型漂移區(qū)中；采集區(qū)，用來接收偏置電壓；以及第一導(dǎo)電型第一閉鎖抑制區(qū)，設(shè)置在所述采集區(qū)的下方。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括形成在所述第一閉鎖抑制區(qū)下方的第一導(dǎo)電型第二閉鎖抑制區(qū)。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一閉鎖抑制區(qū)的濃度等于所述第二導(dǎo)電型高壓晶體管的所述第二導(dǎo)電型漂移區(qū)的濃度，所述第二閉鎖抑制區(qū)的濃度等于所述第一導(dǎo)電型低壓晶體管的所述第二導(dǎo)電型阱的濃度。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一閉鎖抑制區(qū)的濃度等于所述第一導(dǎo)電型低壓晶體管的所述第二導(dǎo)電型阱的濃度。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一和第二閉鎖抑制區(qū)的濃度高于所述阱的濃度，所述第一閉鎖抑制區(qū)的濃度高于所述第二閉鎖抑制區(qū)的濃度。
6. —種用于制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包含在集成電路中，所述集成電路包括第一和第二導(dǎo)電型高壓晶體管和第一和第二導(dǎo)電型低壓晶體管中的至少兩個(gè)，所述方法包括在半導(dǎo)體襯底中形成第一導(dǎo)電型阱；在所述第一導(dǎo)電型阱中形成器件隔離膜以限定有源區(qū)；在所述第一導(dǎo)電型阱中形成第二導(dǎo)電型漂移區(qū)，以便所述第二導(dǎo)電型漂移區(qū)以預(yù)定的距離彼此間隔開；在抽頭區(qū)中形成第一導(dǎo)電型第一閉鎖抑制區(qū)；在所述第二導(dǎo)電型漂移區(qū)之間形成柵極圖樣；以及將離子注入到位于所述柵極圖樣兩側(cè)的所述第二導(dǎo)電型漂移區(qū)以形成第二導(dǎo)電型漏極和源極區(qū)。
7. 根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括在所述抽頭區(qū)形成采集區(qū)以接收偏置電壓。
8. 根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括在所述第一閉鎖抑制區(qū)下方形成第一導(dǎo)電型第二閉鎖抑制區(qū)。
9. 根據(jù)權(quán)利要求6所述的方法，其中，形成所述第一閉鎖抑制區(qū)，而同時(shí)在所述第二導(dǎo)電型高壓晶體管中形成第二導(dǎo)電型漂移區(qū)，以及形成所述第二閉鎖抑制區(qū)，而同時(shí)在所述第一導(dǎo)電型低壓晶體管中形成所述第二導(dǎo)電型阱。
10. 根據(jù)權(quán)利要求6所述的方法，其中，形成所述第一閉鎖抑制區(qū)，而同時(shí)在所述第一導(dǎo)電型低壓晶體管中形成第二導(dǎo)電型阱c
全文摘要
本發(fā)明披露了一種半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件設(shè)置集成電路中，該集成電路包括第一和第二導(dǎo)電型高壓晶體管和第一和第二導(dǎo)電型低壓晶體管中的至少兩個(gè)，其中，第一導(dǎo)電型高壓晶體管包括第一導(dǎo)電型阱，設(shè)置在半導(dǎo)體襯底中；器件隔離膜，設(shè)置在第一導(dǎo)電型阱中；柵極圖樣，設(shè)置在第一導(dǎo)電型阱上；第二導(dǎo)電型漂移區(qū)，設(shè)置在柵極圖樣相對(duì)側(cè)的半導(dǎo)體襯底中；第二導(dǎo)電型源極和漏極區(qū)，設(shè)置在第二導(dǎo)電型漂移區(qū)中；采集區(qū)，用來接收偏置電壓；以及第一導(dǎo)電型第一閉鎖抑制區(qū)，設(shè)置在采集區(qū)下方。因此，可以有利地降低并防止閉鎖而無需使用任何相關(guān)的雙保護(hù)環(huán)，并可以消除形成第一和第二閉鎖抑制區(qū)的任何附加的過程的必要性。
文檔編號(hào)H01L29/66GK101728393SQ20091020992
公開日2010年6月9日 申請(qǐng)日期2009年10月29日 優(yōu)先權(quán)日2008年11月3日
發(fā)明者金山弘, 金鍾玟 申請(qǐng)人:東部高科股份有限公司