專(zhuān)利名稱(chēng)：一種抗輻照的場(chǎng)效應(yīng)晶體管、cmos集成電路及其制備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于集成電路抗輻照技術(shù)，具體涉及一種抗輻照的準(zhǔn)SOI場(chǎng)效應(yīng)晶體 管、CMOS集成電路及其制備方法。
背景技術(shù)：
信息技術(shù)的高速發(fā)展和廣泛應(yīng)用改變了傳統(tǒng)的生產(chǎn)、經(jīng)營(yíng)、管理和生活方式，對(duì)人 類(lèi)社會(huì)的各方面都帶來(lái)了深刻的影響。眾所周知，實(shí)現(xiàn)社會(huì)信息化的關(guān)鍵是各種計(jì)算機(jī)和 通訊機(jī)，其基礎(chǔ)是微電子產(chǎn)品，核心是硅基CMOS集成電路。隨著科學(xué)技術(shù)的發(fā)展，特別是空 間技術(shù)、核動(dòng)力及核武器的發(fā)展，核輻射環(huán)境與電子技術(shù)的關(guān)系越來(lái)越密切。目前我國(guó)航天 技術(shù)發(fā)展迅速，衛(wèi)星和宇宙飛船的某些關(guān)鍵核心集成電路仍依賴進(jìn)口的抗輻照加固器件， 且價(jià)格昂貴，由于禁運(yùn)，很多甚至只能采用非加固器件。航天事業(yè)的發(fā)展和宇宙探索的進(jìn)步 對(duì)于先進(jìn)集成電路在空間自然輻射環(huán)境下抗輻照技術(shù)的研究需求十分迫切。
現(xiàn)在，關(guān)于CMOS集成電路輻照效應(yīng)的研究，主要集中在電離輻照總劑量效應(yīng)、單 粒子效應(yīng)和瞬態(tài)輻照效應(yīng)的研究上。半導(dǎo)體器件是組成集成電路的基本元件，由于受到空 間輻照源的輻射，直接影響著電路的可靠性。在氧化層中產(chǎn)生電荷、界面處產(chǎn)生界面態(tài)等， 引起閾值漂移、跨導(dǎo)下降、亞閾擺幅增加、泄漏電流增加等等，高能粒子也會(huì)引起永久損傷 如柵擊穿、單粒子閂鎖、單粒子翻轉(zhuǎn)等。集成電路的加固技術(shù)包括器件級(jí)加固、電路級(jí)加固、 系統(tǒng)級(jí)加固等。然而，傳統(tǒng)的抗輻照加固技術(shù)主要是針對(duì)一種輻照效應(yīng)的加固，另一種輻 照效應(yīng)無(wú)法避免。比如，通常為了消除體硅集成電路的單粒子閂鎖效應(yīng)，引用了 S0I襯底。 但是由于SOI襯底的存在，其固有的一層比較厚的埋氧層受到空間輻照源的輻照會(huì)俘獲空 穴，導(dǎo)致背柵晶體管導(dǎo)通，從而引起關(guān)態(tài)電流增加，增加功耗，同時(shí)也可能影響前柵閾值等 等?？梢?jiàn)，雖然SOI器件抗單粒子事件的能力很強(qiáng)，但是SOI固有的埋氧層又會(huì)使抗總劑量 效應(yīng)變得非常差。這就使得集成電路不論是基于體硅器件，還是SOI器件都很難既具有強(qiáng) 的抗單粒子效應(yīng)的能力，又具有抗總劑量效應(yīng)的能力。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有集成電路在抗輻照方面存在的缺陷，為保證基于超深亞微米制造工藝的 集成電路在輻射環(huán)境中的安全運(yùn)行，本發(fā)明提出了一種新型準(zhǔn)SOI器件，該器件既可以抗 總劑量效應(yīng)，又可以抗單粒子效應(yīng)，從而通過(guò)器件級(jí)的加固而達(dá)到CMOS集成電路整體的抗 輻照加固。 —方面，本發(fā)明提出了一種抗輻照的準(zhǔn)S0I器件，包括N型場(chǎng)效應(yīng)晶體管和P型場(chǎng) 效應(yīng)晶體管，具體技術(shù)方案如下 —種N型場(chǎng)效應(yīng)晶體管，包括襯底、體區(qū)、溝道、柵介質(zhì)層、柵極和源漏，所述襯底 之上為一層n+外延層；所述體區(qū)為p阱，位于所述n+外延層之上；所述溝道是一個(gè)p/p+倒 摻雜結(jié)構(gòu)層，由依次疊加在體區(qū)上的P+外延層和P外延層組成；溝道之上依次為柵介質(zhì)層 和柵極；在溝道的兩端分別連接n+源和n+漏；n+源和n+漏分別通過(guò)一個(gè)"L"形絕緣層與
4體區(qū)隔離；"L"形絕緣層頂面到溝道上表面的距離小于溝道的厚度。 優(yōu)選的，上述n+外延層的厚度為50 200nm，摻雜濃度為1 X 1017 5X 1019cm—3。 組成上述溝道的P外延層和P+外延層的厚度分別為10 20nm和20 50nm，摻雜濃度范 圍分別為1 X 1015 5X 1017cm—3和1 X 1018 5X 1019cm—3，其中p外延層用于調(diào)整閾值電壓。
同理，本發(fā)明還提供了一種P型場(chǎng)效應(yīng)晶體管，包括襯底、體區(qū)、溝道、柵介質(zhì)層、 柵極和源漏，所述襯底之上為一層P+外延層；所述體區(qū)為n阱，位于所述p+外延層之上；所 述溝道是一個(gè)n/n+倒摻雜結(jié)構(gòu)層，由依次疊加在體區(qū)上的n+外延層和n外延層組成；溝道 之上依次為柵介質(zhì)層和柵極；在溝道的兩端分別連接P+源和P+漏；p+源和p+漏分別通過(guò) 一個(gè)"L"形絕緣層與體區(qū)隔離；"L"形絕緣層頂面到溝道上表面的距離小于溝道的厚度。
優(yōu)選的，上述p+外延層的厚度為50 200nm，摻雜濃度為1 X 1017 5X 1019cm—3。 組成上述溝道的n外延層和n+外延層的厚度分別為10 20nm和20 50nm，摻雜濃度范 圍分別為1 X 1015 5X 1017cm—3和1 X 1018 5X 1019cm—3，其中n外延層用于調(diào)整閾值電壓。
在本發(fā)明的N型或P型場(chǎng)效應(yīng)晶體管中，"L"形絕緣層頂面到溝道上表面的距離小 于溝道的厚度，從而保證了倒摻雜結(jié)構(gòu)與"L"形絕緣層交疊，有效地阻斷了泄漏電流通道。
下面以N型場(chǎng)效應(yīng)晶體管為例說(shuō)明本發(fā)明的準(zhǔn)SOI器件抗輻照的原理。對(duì)于總 劑量輻照，輻照后最主要的是淺溝槽隔離區(qū)俘獲電荷，致使其靠近的硅膜反型，導(dǎo)致源漏連 通，泄漏電流增加。淺溝槽隔離區(qū)的電荷由于受到電場(chǎng)的作用，沿著溝道垂直方向會(huì)偏離表 面向下推進(jìn)，所以阻斷主管下面的泄漏通道是抗總劑量效應(yīng)的最根本的原理。對(duì)于本發(fā)明 的N型場(chǎng)效應(yīng)晶體管來(lái)說(shuō)， 一方面，在溝道下部實(shí)施的是一層p+外延倒摻雜結(jié)構(gòu)，相當(dāng)于提 高了該區(qū)的閾值電壓，使寄生晶體管難以導(dǎo)通；另一方面，該結(jié)構(gòu)的"L"形絕緣層也起到了 隔絕了源漏泄漏電流的作用。這就使得在整個(gè)源漏結(jié)深的深度上都沒(méi)有泄漏電流。從而使 該準(zhǔn)SOI器件具有抗總劑量效應(yīng)的能力，換句話說(shuō)器件對(duì)總劑量效應(yīng)是加固的。對(duì)于器件 的單粒子效應(yīng)，輻照后會(huì)在襯底上產(chǎn)生大量的電子空穴對(duì)，由于漏區(qū)是高電位，導(dǎo)致大量的 未被復(fù)合的電子掃向漏區(qū)，當(dāng)漏區(qū)收集到的電子達(dá)到其臨界電荷，會(huì)引起電路的單粒子效 應(yīng)，如單粒子翻轉(zhuǎn)。所以降低漏區(qū)收集到的電荷是防止單粒子效應(yīng)的根本原理。本發(fā)明的 N型場(chǎng)效應(yīng)晶體管一方面由于在襯底上外延了一層n+外延層，其接高電位，接觸電荷的面 積比較大，這就使得有很大一部分電子被該1!+外延層收集，大大的降低了漏區(qū)收集到的電 荷；另一方面，由于"L"形絕緣層的存在，漏區(qū)很大一部分被包圍，有效地隔斷了電荷被漏 區(qū)收集，也相當(dāng)于降低了漏區(qū)收集到的電荷。所以說(shuō)這種準(zhǔn)SOI結(jié)構(gòu)器件對(duì)單粒子效應(yīng)也 是加固的。 在本發(fā)明的另一方面，在針對(duì)輻照效應(yīng)的器件級(jí)加固基礎(chǔ)上，本發(fā)明提出了一種
CMOS集成電路，其特征是，組成該CMOS集成電路的器件是上述的N型和P型場(chǎng)效應(yīng)晶體管。
這就從根本上同時(shí)消除了輻照環(huán)境下導(dǎo)致的單粒子效應(yīng)和總劑量效應(yīng)。 本發(fā)明的又一方面，提供了制備上述準(zhǔn)S0I器件的制備方法，如下 —種N型場(chǎng)效應(yīng)晶體管的制備方法，包括下述步驟 1)在襯底上依次外延n+外延層、p阱區(qū)、p+外延層和p外延層； 2)采用淺槽隔離定義有源區(qū)； 3)在有源區(qū)熱生長(zhǎng)柵介質(zhì)層，接著淀積并刻蝕柵材料及其上覆蓋的硬掩膜材料， 形成柵區(qū)，隨后制備柵側(cè)墻保護(hù)柵區(qū)；
4)以柵側(cè)墻為保護(hù)層，各向異性刻蝕源漏區(qū)的硅，刻蝕深度為"L"形絕緣層頂部
到硅表面的距離hl，要求hl小于p外延層和p+外延層厚度之和；然后淀積抗氧化材料，各
向異性刻蝕該抗氧化材料，形成抗氧化側(cè)墻；以抗氧化側(cè)墻為保護(hù)，進(jìn)一步各向異性刻蝕源
漏區(qū)的硅形成凹陷的硅槽結(jié)構(gòu)，硅槽的深度h2取決于源漏區(qū)的厚度；最后氧化暴露的硅，
形成分別包圍源、漏區(qū)的兩個(gè)"L"形氧化硅層，即"L"形絕緣層； 5)去掉抗氧化側(cè)墻，再淀積源漏材料，在溝道兩端形成源漏區(qū)。 對(duì)于P型場(chǎng)效應(yīng)晶體管的制備，基本步驟同上述N型場(chǎng)效應(yīng)晶體管的制備方法，在
步驟1)在襯底上依次外延P+外延層、n阱區(qū)、n+外延層和n外延層；步驟4)中hi小于n
外延層和n+外延層厚度之和。 本發(fā)明的準(zhǔn)SOI器件既具有強(qiáng)的抗單粒子效應(yīng)的能力，又具有抗總劑量效應(yīng)的能 力。利用ISE模擬軟件對(duì)器件的總劑量效應(yīng)和單粒子效應(yīng)分別進(jìn)行了模擬。圖3為總劑量 (劑量為6X10Srad(Si))輻照的結(jié)果，本發(fā)明器件(即圖3中的"準(zhǔn)SOI器件")的泄漏電 流比現(xiàn)有的常規(guī)器件小幾個(gè)量級(jí)，說(shuō)明本發(fā)明器件抗輻照總劑量。圖4和圖5分別顯示了 單粒子對(duì)常規(guī)體硅器件和本發(fā)明準(zhǔn)SOI器件的作用結(jié)果，重粒子入射方向?yàn)榇怪庇谄骷?道方向。圖4中常規(guī)器件的漏端峰值電流為2. 2mA，而本發(fā)明準(zhǔn)SOI器件在n+外延層濃度 為4X 1018cm—3時(shí)的漏端峰值電流才為0. 45mA，如圖5所示，這說(shuō)明漏端收集到的電荷至少 比體硅器件少近5倍，換句話說(shuō)，本發(fā)明準(zhǔn)S0I器件更難翻轉(zhuǎn)，所以是抗單粒子效應(yīng)的。而 且，本發(fā)明器件可以基于體硅襯底制備，無(wú)需S01襯底，降低了成本，制備方法簡(jiǎn)單，與傳統(tǒng) CMOS工藝兼容，可控性好。由本發(fā)明結(jié)構(gòu)的準(zhǔn)S0I器件組成CMOS集成電路，可以從根本上 同時(shí)消除了輻照環(huán)境下導(dǎo)致的單粒子效應(yīng)和總劑量效應(yīng)，解決了抗輻照加固技術(shù)中的抗輻 照效應(yīng)的單一性問(wèn)題。


圖1為本發(fā)明N型場(chǎng)效應(yīng)晶體管的剖面示意圖。 圖2是本發(fā)明具體實(shí)施方式
中制備N(xiāo)型場(chǎng)效應(yīng)晶體管的工藝流程圖。
圖1和圖2中 101-—p襯底；102-—n+外延層；103-—p阱；104-—p+外延層；105-—p外延層； 106—-柵氧化層；107——n+多晶硅柵；108—-5102柵側(cè)墻；109—~"L"形絕緣層；110-—n+ 源漏區(qū)；111-一STI隔離區(qū)；112-—SiA側(cè)墻。 圖3是常規(guī)器件與本發(fā)明的準(zhǔn)S0I器件總劑量輻照前后的漏端電流轉(zhuǎn)移曲線示意 圖。 圖4是常規(guī)體硅器件漏端收集到的電流脈沖示意圖。
圖5是準(zhǔn)S0I器件漏端收集到的電流脈沖示意圖。
具體實(shí)施例方式
下面結(jié)合附圖2(a)-—(e)對(duì)本發(fā)明N型場(chǎng)效應(yīng)晶體管制備方法和工藝流程作進(jìn) 一步詳細(xì)描述 1)在p型體硅襯底101上，順次外延n+外延層102， p阱區(qū)103，p+外延層104和 P外延層105，如圖2(a)所示，其中n+外延層102的厚度為50 250nm，p阱區(qū)103的厚度為150 500nm，p+外延層104的厚度為20 50nm，p外延層105的厚度為10 20nm，如 圖2(a)所示。 2)采用淺槽隔離(STI)定義有源區(qū)，STI隔離區(qū)111的深度為250 350nm，優(yōu)選 300nm，如圖2(b)所示。 3)熱氧化柵氧化層106，淀積多晶硅柵材料，對(duì)多晶硅材料進(jìn)行n型摻雜注入，快 速退火激活雜質(zhì)；淀積氧化硅層作為硬掩膜層，柵掩膜版光刻，依次刻蝕硬掩膜層和多晶硅 柵，形成柵線條，淺摻雜源/漏區(qū)進(jìn)行n型摻雜注入，淀積二氧化硅，各向異性刻蝕該二氧化 硅，形成柵側(cè)墻108，如圖2(c)所示。 4)以柵側(cè)墻108為保護(hù)層，各向異性刻蝕源漏區(qū)的硅，刻蝕深度為"L"形絕緣層 109頂部與硅表面距離hl (參見(jiàn)圖1)，其值要小于p外延層105和p+外延層104 二者之和； 然后淀積氮化硅Si3N4，各向異性刻蝕Si3N4，形成Si3N4側(cè)墻112作為抗氧化側(cè)墻，如圖2 (d) 所示。 6)以Si凡側(cè)墻112為保護(hù)層，各向異性刻蝕硅，源漏區(qū)形成凹陷的硅槽結(jié)構(gòu)，凹 陷的深度為h2(參見(jiàn)圖l)，熱氧化暴露的硅，在硅槽四周形成氧化層，S卩"L"形絕緣層109， 然后濕法腐蝕Si3N4側(cè)墻112，露出淺摻雜源/漏區(qū)，如圖2(e)所示。 7)淀積多晶硅材料作為源漏，以硬掩膜層為停止層，化學(xué)機(jī)械拋光，刻蝕多晶硅 材料，對(duì)源漏區(qū)進(jìn)行n型摻雜注入，并退火激活雜質(zhì)，淀積低溫氧化層，刻蝕引線孔，淀積金 屬，光刻、刻蝕形成金屬線，合金，鈍化，如圖2(f)所示。
權(quán)利要求
一種N型場(chǎng)效應(yīng)晶體管，包括襯底、體區(qū)、溝道、柵介質(zhì)層、柵極和源漏，其特征在于所述襯底之上為一層n+外延層；所述體區(qū)為p阱，位于所述n+外延層之上；所述溝道是一個(gè)p/p+倒摻雜結(jié)構(gòu)層，由依次疊加在體區(qū)上的p+外延層和p外延層組成；溝道之上依次為柵介質(zhì)層和柵極；在溝道的兩端分別連接n+源和n+漏；n+源和n+漏分別通過(guò)一個(gè)“L”形絕緣層與體區(qū)隔離；“L”形絕緣層頂面到溝道上表面的距離小于溝道的厚度。
2. 如權(quán)利要求1所述的N型場(chǎng)效應(yīng)晶體管，其特征在于所述n+外延層的厚度為50 200nm，摻雜濃度為1 X 1017 5 X 1019cm—3。
3. 如權(quán)利要求1所述的N型場(chǎng)效應(yīng)晶體管，其特征在于所述p外延層的厚度為10 20nm，摻雜濃度為1X1015 5X1017cm—3 ;所述p+外延層的厚度為20 50nm，摻雜濃度為 1X1018 5X1019cm—3。
4. 一種P型場(chǎng)效應(yīng)晶體管，包括襯底、體區(qū)、溝道、柵介質(zhì)層、柵極和源漏，其特征在于 所述襯底之上為一層P+外延層；所述體區(qū)為n阱，位于所述p+外延層之上；所述溝道是一 個(gè)n/n+倒摻雜結(jié)構(gòu)層，由依次疊加在體區(qū)上的n+外延層和n外延層組成；溝道之上依次為 柵介質(zhì)層和柵極；在溝道的兩端分別連接P+源和P+漏；P+源和P+漏分別通過(guò)一個(gè)"L"形 絕緣層與體區(qū)隔離；"L"形絕緣層頂面到溝道上表面的距離小于溝道的厚度。
5. 如權(quán)利要求4所述的P型場(chǎng)效應(yīng)晶體管，其特征在于所述p+外延層的厚度為50 200nm，摻雜濃度為1 X 1017 5 X 1019cm—3。
6. 如權(quán)利要求4所述的P型場(chǎng)效應(yīng)晶體管，其特征在于所述n外延層的厚度為10 20nm，摻雜濃度為1X1015 5X1017cm—3 ;所述n+外延層的厚度為20 50nm，摻雜濃度為 1X1018 5X1019cm—3。
7. —種CMOS集成電路，組成該電路的N型和P型場(chǎng)效應(yīng)晶體管分別如權(quán)利要求1和4 所述。
8. —種N型場(chǎng)效應(yīng)晶體管的制備方法，包括下述步驟1) 在襯底上依次外延n+外延層、p阱區(qū)、p+外延層和p外延層；2) 采用淺槽隔離定義有源區(qū)；3) 在有源區(qū)熱生長(zhǎng)柵介質(zhì)層，接著淀積并刻蝕柵材料及其上覆蓋的硬掩膜材料，形成 柵區(qū)，隨后制備柵側(cè)墻保護(hù)柵區(qū)；4) 以柵側(cè)墻為保護(hù)層，各向異性刻蝕源漏區(qū)的硅，刻蝕深度hl小于p外延層和p+外延 層厚度之和；然后淀積抗氧化材料，各向異性刻蝕該抗氧化材料，形成抗氧化側(cè)墻；以抗氧 化側(cè)墻為保護(hù)，進(jìn)一步各向異性刻蝕源漏區(qū)的硅形成凹陷的硅槽結(jié)構(gòu)，硅槽的深度h2取決 于源漏區(qū)的厚度；最后氧化暴露的硅，形成分別包圍源、漏區(qū)的兩個(gè)"L"形絕緣層；5) 去掉抗氧化側(cè)墻，再淀積源漏材料，在溝道兩端形成源漏區(qū)。
9. 一種P型場(chǎng)效應(yīng)晶體管的制備方法，包括下述步驟1) 在襯底上依次外延P+外延層、n阱區(qū)、n+外延層和n外延層；2) 采用淺槽隔離定義有源區(qū)；3) 在有源區(qū)熱生長(zhǎng)柵介質(zhì)層，接著淀積并刻蝕柵材料及其上覆蓋的硬掩膜材料，形成 柵區(qū)，隨后制備柵側(cè)墻保護(hù)柵區(qū)；4) 以柵側(cè)墻為保護(hù)層，各向異性刻蝕源漏區(qū)的硅，刻蝕深度hl小于n外延層和n+外延 層厚度之和；然后淀積抗氧化材料，各向異性刻蝕該抗氧化材料，形成抗氧化側(cè)墻；以抗氧化側(cè)墻為保護(hù)，進(jìn)一步各向異性刻蝕源漏區(qū)的硅形成凹陷的硅槽結(jié)構(gòu)，硅槽的深度h2取決 于源漏區(qū)的厚度；最后氧化暴露的硅，形成分別包圍源、漏區(qū)的兩個(gè)"L"形絕緣層； 5)去掉抗氧化側(cè)墻，再淀積源漏材料，在溝道兩端形成源漏區(qū)。
全文摘要
本發(fā)明公開(kāi)了一種抗輻照的場(chǎng)效應(yīng)晶體管、CMOS集成電路及其制備方法。其中，N型場(chǎng)效應(yīng)晶體管在襯底和體區(qū)之間增加了一層n+外延層，溝道為p/p+倒摻雜結(jié)構(gòu)層，源漏分別通過(guò)一個(gè)“L”形絕緣層與體區(qū)隔離，“L”形絕緣層頂面到溝道上表面的距離小于溝道的厚度；相應(yīng)的n+外延層改為p+外延層，p/p+倒摻雜結(jié)構(gòu)層改為n/n+倒摻雜結(jié)構(gòu)層就形成P型場(chǎng)效應(yīng)晶體管。本發(fā)明的器件既抗單粒子效應(yīng)，又抗總劑量效應(yīng)，所組成的CMOS集成電路可以從根本上解決了抗輻照效應(yīng)的單一性問(wèn)題，而且該器件可以基于體硅襯底制備，無(wú)需SOI襯底，降低了成本，制備方法簡(jiǎn)單，與傳統(tǒng)CMOS工藝兼容，可控性好。
文檔編號(hào)H01L27/092GK101707210SQ200910241608
公開(kāi)日2010年5月12日 申請(qǐng)日期2009年11月27日 優(yōu)先權(quán)日2009年11月27日
發(fā)明者張興, 薛守斌, 黃如 申請(qǐng)人:北京大學(xué)