專利名稱：具有導(dǎo)電性提高的非穿通半導(dǎo)體溝道的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種半導(dǎo)體器件以及制造半導(dǎo)體器件的方法。
背景技術(shù)：
在用于功率切換應(yīng)用的結(jié)型場效應(yīng)器件中，通常非常希望不僅減小溝道電阻， 而且提供類似MOSFET的開關(guān)行為。具體來講，一旦溝道被施加至柵極的閾值電壓夾斷 (pinch-off)，則希望器件可以阻斷最大電壓或額定電壓。這種器件特性需要無限高的電壓 阻斷增益(voltage blocking gain) β。在結(jié)型場效應(yīng)器件中，通常將較低的溝道電阻和較 高的電壓阻斷增益視為競爭性的器件特征。例如，在短溝道JFET或SIT中，與長溝道JFET 結(jié)構(gòu)相比，總體器件電阻中的溝道電阻部分相對較小，并且電流飽和更加不顯著。然而，電 壓阻斷增益也很小，并且閾值電壓與阻斷最大漏極電壓所需的柵極偏置之間的差異非常 大，在某些情況下達(dá)到了數(shù)十伏特(例如，Merrett et al.「11)。另一方面，在可以提供較 高的電壓阻斷增益的長溝道增強(qiáng)型JFET中，電流飽和得太早以致于無法在線性區(qū)中充分 利用相對較低的導(dǎo)通狀態(tài)溝道電阻(例如，Zhao et al.「21以及Sannuti et al.「31)。在 功率SiC VJFET的情況下，該問題尤其明顯。結(jié)果，常關(guān)開關(guān)器件的開發(fā)受到了損害。因此，仍然存在對于導(dǎo)通狀態(tài)溝道電阻較低且電壓阻斷增益較高的結(jié)型場效應(yīng)半 導(dǎo)體器件的需求。

發(fā)明內(nèi)容
本發(fā)明提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括第一導(dǎo)電類型的半導(dǎo)體材料的基板層；位于基板層上的第一導(dǎo)電類型的半導(dǎo)體材料的第一層；位于第一層上的第一導(dǎo)電類型的半導(dǎo)體材料的凸起區(qū)域(raised region)，所述 凸起區(qū)域包括上表面以及第一錐形側(cè)壁和第二錐形側(cè)壁；位于所述凸起區(qū)域的第一側(cè)壁與第二側(cè)壁上，并且位于與所述凸起區(qū)域相鄰的第 一層的上表面上的第二導(dǎo)電類型的半導(dǎo)體材料，該第二導(dǎo)電類型不同于第一導(dǎo)電類型；以 及位于所述凸起區(qū)域的上表面上的第一導(dǎo)電類型的半導(dǎo)體材料的第三層；其中，所述凸起區(qū)域包括與第三層相鄰的具有第一平均摻雜物濃度的第一部分和 位于第一部分與第一層之間具有第二平均摻雜物濃度的第二部分，其中，第一平均摻雜物 濃度低于第二平均摻雜物濃度，并且其中，第二平均摻雜物濃度高于第一層的平均摻雜物 濃度。本發(fā)明還提供了一種包括如上闡明的一個(gè)或者更多個(gè)半導(dǎo)體器件的電路。本發(fā)明還提供了一種制造半導(dǎo)體器件的方法，該方法包括以下步驟選擇性蝕穿(etch through)第一導(dǎo)電類型的半導(dǎo)體材料的第三層，其中，第三層位于第一導(dǎo)電類型的半導(dǎo)體材料的第二層上，并且其中，第二層位于第一導(dǎo)電類型的半導(dǎo) 體材料的第一層上，并且其中，第一層位于第一導(dǎo)電類型的半導(dǎo)體材料的基板層上，其中， 選擇性蝕穿第三層的步驟包括選擇性蝕入下面的第二層，以形成第一導(dǎo)電類型的半導(dǎo)體材 料的凸起區(qū)域，該凸起區(qū)域具有包括第三層的半導(dǎo)體材料的上表面和包括第二層的半導(dǎo)體 材料的錐形側(cè)壁；將摻雜物選擇性植入位于所述凸起區(qū)域的側(cè)壁上的第二層的半導(dǎo)體材料中，以形 成第二導(dǎo)電類型的半導(dǎo)體材料的區(qū)域，第二導(dǎo)電類型不同于位于所述凸起區(qū)域的側(cè)壁上以 及與所述凸起區(qū)域相鄰的第一層的上表面上的第一導(dǎo)電類型；其中，第二層包括與第三層相鄰的具有第一平均摻雜物濃度的第一部分和位于第 一部分與第一層之間的具有第二平均摻雜物濃度的第二部分，其中，第一平均摻雜物濃度 低于第二平均摻雜物濃度，并且其中，第二平均摻雜物濃度高于第一層的平均摻雜物濃度。這里闡明了本教導(dǎo)的這些特征以及其它特征。


本領(lǐng)域技術(shù)人員應(yīng)該理解，以下附圖僅僅出于例示的目的。附圖絕不是要對本發(fā) 明的范圍構(gòu)成限制。圖1是具有減小的電阻的非穿通(NPT :non-punch through)溝道的SiC VJFET結(jié) 構(gòu)的示意性截面圖。圖2是例示了在非均勻摻雜的非穿通(NPT)溝道中的各種示例性摻雜分布的示意 圖。圖3A是例示了在具有漸進(jìn)式摻雜的場抑制層的非均勻摻雜的非穿通(NPT)溝道 中的各種示例性摻雜分布的示意圖。圖;3B是例示了在具有階梯式摻雜的場抑制層的非均勻摻雜的非穿通(NPT)溝道 中的各種示例性摻雜分布的示意圖。圖4是示出了具有5X IO16CnT3的均勻摻雜濃度的溝道以及利用零度離子植入形成 的整流結(jié)的Imm2常關(guān)1500V 4H_SiC VJFET器件的測量I-V特性與仿真I-V特性相重疊的 圖。圖5A是示出了具有利用零度離子植入形成的整流結(jié)并具有均勻溝道摻雜的Imm2 常關(guān)800V SiC VJFET的仿真I-V特性的圖。圖5B是示出了具有利用零度離子植入形成的整流結(jié)并具有均勻溝道摻雜的Imm2 常關(guān)800V SiC VJFET的全部電阻的組成的餅圖。圖6A是示出了具有利用零度離子植入形成的整流結(jié)并具有非均勻溝道摻雜的 Imm2常關(guān)800V SiC VJFET的仿真I-V特性的圖。圖6B是示出了具有利用零度離子植入形成的整流結(jié)并具有非均勻溝道摻雜的 Imm2常關(guān)800V SiC VJFET的全部電阻的組成的餅圖。
具體實(shí)施例方式為了說明本說明書的目的，這里所使用的“或者，，表示“和/或”，除非另作說明或 者使用“和/或”明顯不合適。未指明單復(fù)數(shù)的情況是表示“一個(gè)或更多個(gè)”，除非另作說明或者使用“一個(gè)或更多個(gè)”明顯不合適?！鞍薄ⅰ鞍ā钡氖褂檬强苫Q的，并且不旨在進(jìn) 行限制。此外，在一個(gè)或更多個(gè)實(shí)施方式使用措辭“包含”的地方，本領(lǐng)域技術(shù)人員應(yīng)理解的 是，在某些特定的情況，可以使用“本質(zhì)上包括”和/或“包括”來另選地描述實(shí)施方式。還 應(yīng)當(dāng)理解，只要本教導(dǎo)是可操作的，步驟的順序或執(zhí)行某些動作的順序是不重要的。此外， 在某些實(shí)施方式中，兩個(gè)或更多個(gè)步驟或動作可以同時(shí)進(jìn)行。過去，將高的溝道電阻與低的電壓阻斷增益作為單獨(dú)的問題來對待。溝道電阻是 施加至溝道引出端(terminal)以及整流結(jié)的偏置的非線性函數(shù)。在溝道電阻幾乎恒定的 溝道的I-V特征中，可以有條件地區(qū)分兩個(gè)區(qū)域線性區(qū)以及飽和區(qū)。在線性區(qū)中，溝道電 阻與溝道長度成正比，并與摻雜濃度以及電流所通過的橫截面面積成反比。在飽和區(qū)中，溝 道電阻劇烈增長，使得在大多數(shù)功率開關(guān)應(yīng)用中很少使用該區(qū)域。^h Shockley Γ41中公開了在結(jié)型場效應(yīng)晶體管中的電流飽和的機(jī)制。以下將描述 該效應(yīng)。在柵源偏置固定時(shí)，隨著施加至JFET結(jié)構(gòu)的源漏偏置的增大，在溝道中沿著電流 方向的電壓降導(dǎo)致溝道內(nèi)的耗盡區(qū)向著漏極加寬。由此，溝道內(nèi)的電流通路朝向漏極變得 更窄，導(dǎo)致電流飽和。由于在高電場中載流子漂移諫度的飽和，稍后在Shockley中描沭的 機(jī)制顯得更加劇烈。根據(jù)歐姆定律，隨著溝道電阻率向著漏極增大，電場也增大，導(dǎo)致載流 子遷移率降低，這造成了溝道電阻率的進(jìn)一步增大以及漏極電流更快飽和。目前已經(jīng)提出了集中解決電流過早飽和的問題的方法。例如U.S.專利 No. 2，984，752公開了一種在合金pn結(jié)之間利用非均勻隔離來減小電流飽和效應(yīng)的溝道 結(jié)構(gòu)。結(jié)間距離向著具有更高偏置的引出端線性地增大，從而導(dǎo)致更高的電流，通過并入 空間電荷區(qū)，在溝道夾斷之前可以驅(qū)動該電流通過溝道。然而，由于合金結(jié)，很難制造出在 U. S.專利No. 2，984，752中公開的器件結(jié)構(gòu)。在U. S.專利No. 2，984，752中公開的器件也不適于高壓應(yīng)用，因?yàn)樗跍系琅c漏 極之間沒有電壓阻斷層(即，漂移區(qū))。針對預(yù)定的擊穿電壓Vb以及最大可允許的平面結(jié) 電場Eidmax，通過如在以下等式中所闡明的關(guān)系來選擇摻雜Nto與厚度tto，可以使漂移區(qū)的電 阻最小化。
權(quán)利要求
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1.一種半導(dǎo)體器件，該半導(dǎo)體器件包括第一導(dǎo)電類型的半導(dǎo)體材料的基板層；位于所述基板層上的第一導(dǎo)電類型的半導(dǎo)體材料的第一層；位于第一層上的第一導(dǎo)電類型的半導(dǎo)體材料的凸起區(qū)域，所述凸起區(qū)域包括上表面以 及第一錐形側(cè)壁和第二錐形側(cè)壁；位于所述凸起區(qū)域的第一側(cè)壁和第二側(cè)壁上，并且位于與所述凸起區(qū)域相鄰的第一層 的上表面上的第二導(dǎo)電類型的半導(dǎo)體材料，其中，第二導(dǎo)電類型不同于第一導(dǎo)電類型；以及位于所述凸起區(qū)域的上表面上的第一導(dǎo)電類型的半導(dǎo)體材料的第三層；其中，所述凸起區(qū)域包括與第三層相鄰的具有第一平均摻雜物濃度的第一部分和位于 第一部分與第一層之間的具有第二平均摻雜物濃度的第二部分，其中，第一平均摻雜物濃 度低于第二平均摻雜物濃度，并且其中，第二平均摻雜物濃度高于第一層的平均摻雜物濃 度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域還包括位于第一層與所述 凸起區(qū)域的第二部分之間的具有第三平均摻雜物濃度的第三部分，其中，第三平均摻雜物 濃度高于第一層的平均摻雜物濃度，并且其中，第三平均摻雜物濃度低于第二平均摻雜物 濃度。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第三部分在與所述凸起 區(qū)域的上表面垂直的方向上的厚度為0. 25 μ m到0. 75 μ m。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第三部分中的摻雜物濃 度在與所述凸起區(qū)域的上表面垂直的方向上是非均勻的，并且其中，與所述凸起區(qū)域的第 二部分相鄰的所述凸起區(qū)域的第三部分中的摻雜物濃度高于與第一層相鄰的所述凸起區(qū) 域的第三部分中的摻雜物濃度。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，第三平均摻雜物濃度為IXlO16cnT3到 IXio1W3O
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，第一導(dǎo)電類型的半導(dǎo)體材料是η型半導(dǎo)體 材料，并且其中，第二導(dǎo)電類型的半導(dǎo)體材料是P型半導(dǎo)體材料。
7.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述半導(dǎo)體材料是寬禁帶半導(dǎo)體材料。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述半導(dǎo)體材料是SiC。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第一部分在與所述凸起 區(qū)域的上表面平行的方向上的平均寬度是0. 3 μ m至1. 7 μ m。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第一部分在與所述凸起 區(qū)域的上表面垂直的方向上的厚度為0. 25 μ m至1 μ m。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，第一平均摻雜物濃度為IXlO16Cm-3到 IXio1W3O
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，第二平均摻雜物濃度為3X IO16cnT3到 SXio1W3O
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第二部分在與所述凸起 區(qū)域的上表面垂直的方向上的厚度為0. 5 μ m至3 μ m。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第一部分中的摻雜物濃度是均勻的，并且其中，所述凸起區(qū)域的第二部分中的摻雜物濃度在與所述凸起區(qū)域的上 表面垂直的方向上以階梯式關(guān)系變化。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第一部分中的摻雜物濃 度是均勻的，并且其中，所述凸起區(qū)域的第二部分中的摻雜物濃度在與所述凸起區(qū)域的上 表面垂直的方向上以線性關(guān)系變化。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述凸起區(qū)域的第一部分和第二部分中 的摻雜物濃度在與所述凸起區(qū)域的上表面垂直的方向上以線性關(guān)系變化。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，該半導(dǎo)體器件是結(jié)型場效應(yīng)晶體管 JFET、靜電感應(yīng)晶體管SIT、結(jié)型場效應(yīng)晶閘管或者JFET限流器。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，該半導(dǎo)體器件在所施加的電場為2.4MV/ cm或更小時(shí)表現(xiàn)出非穿通行為。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，該半導(dǎo)體器件還包括第一柵極觸點(diǎn)，其位于所述凸起區(qū)域的第一側(cè)壁上的第二導(dǎo)電類型的半導(dǎo)體材料上， 并位于與第一側(cè)壁相鄰的第一層的上表面上；第二柵極觸點(diǎn)，其位于所述凸起區(qū)域的第二側(cè)壁上的第二導(dǎo)電類型的半導(dǎo)體材料上， 并位于與第二側(cè)壁相鄰的第一層的上表面上；位于第三層上的源極觸點(diǎn)；以及位于與第一層相對的所述基板層上的漏極觸點(diǎn)。
20.一種包括根據(jù)權(quán)利要求19所述的半導(dǎo)體器件的電路。
21.根據(jù)權(quán)利要求20所述的電路，其中，第一柵極觸點(diǎn)和第二柵極觸點(diǎn)是電連接的。
22.根據(jù)權(quán)利要求20所述的電路，其中，第一柵極觸點(diǎn)和第二柵極觸點(diǎn)不是電連接的。
23.一種包括根據(jù)權(quán)利要求19所述的第一半導(dǎo)體器件和第二半導(dǎo)體器件的電路，其 中，第一半導(dǎo)體器件的源極觸點(diǎn)電連接至第二半導(dǎo)體器件的柵極觸點(diǎn)。
24.根據(jù)權(quán)利要求20所述的電路，其中，該電路是集成電路。
25.一種制造半導(dǎo)體器件的方法，該方法包括以下步驟選擇性蝕穿第一導(dǎo)電類型的半導(dǎo)體材料的第三層，其中，第三層位于第一導(dǎo)電類型的 半導(dǎo)體材料的第二層上，并且其中，第二層位于第一導(dǎo)電類型的半導(dǎo)體材料的第一層上，并 且其中，第一層位于第一導(dǎo)電類型的半導(dǎo)體材料的基板層上，其中，選擇性蝕穿第三層的步 驟包括選擇性蝕入位于下面的第二層，以形成第一導(dǎo)電類型的半導(dǎo)體材料的凸起區(qū)域，所 述凸起區(qū)域具有包括第三層的半導(dǎo)體材料的上表面和包括第二層的半導(dǎo)體材料的錐形側(cè) 壁；將摻雜物選擇性植入位于所述凸起區(qū)域的側(cè)壁上和位于與所述凸起區(qū)域相鄰的第一 層的上表面上的第二層的半導(dǎo)體材料中，以形成第二導(dǎo)電類型的半導(dǎo)體材料的區(qū)域，第二 導(dǎo)電類型不同于位于所述凸起區(qū)域的側(cè)壁上和位于與所述凸起區(qū)域相鄰的第一層的上表 面上的第一導(dǎo)電類型；其中，第二層包括與第三層相鄰的具有第一平均摻雜物濃度的第一部分和位于第一部 分與第一層之間的具有第二平均摻雜物濃度的第二部分，其中，第一平均摻雜物濃度低于 第二平均摻雜物濃度，并且其中，第二平均摻雜物濃度高于第一層的平均摻雜物濃度。
26.根據(jù)權(quán)利要求25所述的方法，其中，在相對于與所述凸起區(qū)域的上表面垂直的方向成2度以內(nèi)的方向上植入所述摻雜物。
27.根據(jù)權(quán)利要求25所述的方法，其中，所述凸起區(qū)域還包括位于第二層的第二部分 與第一層之間的具有第三平均摻雜濃度的第三部分，其中，第三平均摻雜濃度高于第一層 的平均摻雜濃度，并且其中，第三平均摻雜濃度低于第二平均摻雜濃度。
28.根據(jù)權(quán)利要求25所述的方法，該方法還包括以下步驟 在第一層上外延生長第一導(dǎo)電類型的半導(dǎo)體材料以形成第二層；以及 在第二層上外延生長第一導(dǎo)電類型的半導(dǎo)體材料以形成第三層；其中，在第一層上外延生長第一導(dǎo)電類型的半導(dǎo)體材料的步驟包括用多種氣體接觸所 述表面，所述多種氣體發(fā)生反應(yīng)以形成第一導(dǎo)電類型的半導(dǎo)體材料，其中，所述多種氣體中 的一種或更多種的濃度在外延生長期間是變化的，使得第二層中的摻雜濃度是非均勻的。
全文摘要
本發(fā)明描述了一種半導(dǎo)體器件，其中，器件中的電流被限制在整流結(jié)(例如，p-n結(jié)或金屬-半導(dǎo)體結(jié))之間。該器件提供了非穿通行為以及增強(qiáng)的電流傳導(dǎo)性能。該器件可以是功率半導(dǎo)體器件，例如，結(jié)型場效應(yīng)晶體管(JFET)、靜電感應(yīng)晶體管(SIT)、結(jié)型場效應(yīng)晶閘管、或者JFET限流器?？梢杂衫缣蓟?SiC)的寬禁帶半導(dǎo)體來制造該器件。根據(jù)某些實(shí)施方式，該器件可以是常關(guān)型SiC垂直結(jié)型場效應(yīng)晶體管。本發(fā)明還描述了制造該器件以及包括該器件的電路的方法。
文檔編號H01L29/78GK102084484SQ200980126240
公開日2011年6月1日 申請日期2009年5月6日 優(yōu)先權(quán)日2008年5月8日
發(fā)明者伊戈?duì)枴ど＝? 大衛(wèi)·C·謝里登, 約瑟夫·尼爾·梅雷特 申請人:半南實(shí)驗(yàn)室公司