專利名稱：晶片通孔及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片的領(lǐng)域，更具體地，涉及在集成電路芯片中使用的晶片 通孔及制造該晶片通孔的方法。
背景技術(shù)：
為增加使用集成電路芯片的器件的密度，需要向集成電路芯片的頂表面和底表面 均能提供互連。這需要形成適于承載高頻和DC信號的從集成電路芯片的頂表面到底表面 的晶片通孔。許多現(xiàn)有的通孔方案不是與現(xiàn)有的集成電路制程在整合上有困難，就是會造 成在集成電路芯片的正表面和底表面之間的令人無法接受的信號傳播劣化。因此，在本技 術(shù)領(lǐng)域中，需要克服上述缺點和限制。

發(fā)明內(nèi)容
本發(fā)明的第一方面為一種結(jié)構(gòu)，包括半導(dǎo)體襯底，其具有頂表面和相反的底表 面；以及晶片通孔陣列，其包括至少一個導(dǎo)電晶片通孔和至少一個非導(dǎo)電晶片通孔，所述晶 片通孔陣列的每個晶片通孔從所述襯底的所述頂表面延伸到大于至所述襯底的所述底表 面的中途與直到所述襯底的所述底表面之間。本發(fā)明的第二方面為一種方法，包括通過具有頂表面和相反的底表面的半導(dǎo)體 襯底形成晶片通孔陣列，其中所述晶片通孔陣列包括至少一個導(dǎo)電晶片通孔和至少一個非 導(dǎo)電晶片通孔，所述晶片通孔陣列的每一個晶片通孔從所述襯底的所述頂表面延伸到大于 至所述襯底的所述底表面的中途(halfway)與直到所述襯底的所述底表面之間。本發(fā)明的第三方面為一種方法，包括(a)在半導(dǎo)體襯底中形成第一溝槽和第二 溝槽，所述第一和所述第二溝槽獨立地從所述襯底的頂表面朝所述襯底的相反的底表面延 伸小于所述襯底的厚度的距離；(b)同時地用介電材料完全填充所述第一溝槽并在所述第 二溝槽的側(cè)壁上形成所述介電材料的襯里；(c)用導(dǎo)電材料填充所述第二溝槽中的剩余空 間；以及(d)從所述襯底的所述底表面減薄所述襯底以形成所述襯底的新底表面，所述第 一溝槽的所述介電材料以及所述第二溝槽的所述襯里和導(dǎo)電材料在襯底的所述新底表面 中暴露。本發(fā)明的第四方面為穿過半導(dǎo)體襯底的信號傳輸線，所述襯底具有頂表面和相反 的底表面，包括導(dǎo)電晶片通孔，其從所述襯底的所述頂表面延伸至所述襯底的所述底表 面，所述導(dǎo)電通孔的側(cè)壁與所述襯底電絕緣；以及非導(dǎo)電通孔，其從所述襯底的所述頂表面 延伸到大于至所述襯底的所述底表面的中途與直到所述襯底的所述底表面之間，所述非導(dǎo) 電通孔靠近所述導(dǎo)電晶片通孔并通過所述襯底的區(qū)域與所述導(dǎo)電晶片通孔分開。


本發(fā)明的特征如隨附的權(quán)利要求所述。然而，要完全了解本發(fā)明本身，請在連同附 圖一起閱讀時，參考示意性實施例的詳細說明，在附圖中
圖IA至10為示例了制造根據(jù)本發(fā)明的實施例的晶片通孔陣列的初始步驟的截面 圖；圖2A至2J為示例了完成制造根據(jù)本發(fā)明的實施例的晶片通孔陣列和使用根據(jù)本 發(fā)明的實施例的晶片通孔陣列制造三維器件的截面
圖3A至3D為根據(jù)本發(fā)明的實施例的晶片通孔的平面圖；圖4A至4D為使用根據(jù)本發(fā)明的實施例的晶片通孔的波導(dǎo)模式的平面圖；圖5為示例了圖IB所示結(jié)構(gòu)的備選結(jié)構(gòu)的截面圖；以及圖6為示例了圖21所示結(jié)構(gòu)的備選結(jié)構(gòu)的截面圖。
具體實施例方式術(shù)語“晶片通孔”定義了封裝的集成電路或芯片中自襯底的頂表面延伸穿過襯底 到達襯底的相反的底表面的結(jié)構(gòu)。根據(jù)本發(fā)明的實施例的晶片通孔可為導(dǎo)電或非導(dǎo)電的。 雖然在下文的描述中，將導(dǎo)電和非導(dǎo)電(即，絕緣)的通孔說明并示例為從芯片頂表面延伸 到底表面，但可將本發(fā)明實施于以下情況導(dǎo)電通孔完全延伸穿過芯片，而非導(dǎo)電通孔僅部 分地延伸通過芯片，因為非導(dǎo)電通孔的一個目的是隔離而非在芯片頂表面與底表面之間傳 遞電信號。導(dǎo)電通孔包括至少一個導(dǎo)電元件并可以包括非導(dǎo)電元件。非導(dǎo)電通孔包括至少 一個非導(dǎo)電元件并可包括完全被非導(dǎo)電元件包圍的導(dǎo)電元件。晶片通孔的“晶片”源于以 下事實過孔在從稱為晶片的半導(dǎo)體襯底分割出集成電路之前形成。術(shù)語“三維器件”定義 的器件為包括二個或更多個因?qū)盈B在彼此之上而電連接并物理接觸的單個襯底。圖IA至10為示例了制造根據(jù)本發(fā)明的實施例的晶片通孔陣列的初始步驟的截 面圖。在圖IA中，半導(dǎo)體襯底100具有頂表面105。在頂表面105上形成的是第一介電層 110。在第一介電層110的頂表面115上形成的是第二介電層120。第一和第二介電層110 及120僅是舉例說明，且形成在襯底100的頂表面105之上的可以只有一個介電層或多于 兩個介電層。在一個范例中，襯底100為體硅襯底。在一個范例中，第一介電層110是二氧 化硅以及第二介電層120是氮化硅。在圖IB中，將溝槽125及130蝕刻穿過第一及第二介電層110及120并進入襯 底100中。溝槽125及130可使用光刻/蝕刻制程來形成。示范性光刻/蝕刻制程包括 (1)在第二介電層120上形成光致抗蝕劑層；(2)通過構(gòu)圖的光掩模使光致抗蝕劑層暴露到 光化輻射并顯影光致抗蝕劑的曝光或未曝光區(qū)域，而在光致抗蝕劑層中形成開口 ；(4)使 用例如反應(yīng)性離子蝕刻(RIE)制程，蝕刻穿過第一及第二介電層；(5)去除構(gòu)圖的光致抗蝕 劑層，以及(6)使用第一和第二介電層中的圖形作為構(gòu)圖的硬掩模，使用例如RIE制程蝕 刻襯底100。雖然在圖IB中顯示溝槽125及130被蝕刻到相同深度，但溝槽125及130可 被蝕刻到不同深度。例如，一般稱為“波希(Bosch) ”硅蝕刻制程的蝕刻制程將蝕刻具有寬 (W2)開口的溝槽比具有窄開口(Wl)的溝槽深。參見圖5。較深地蝕刻溝槽130將造成圖 6的結(jié)構(gòu)。由此，溝槽125和130可獨立地從105延伸到大于至襯底100的底表面的中途 (halfway)與直到襯底100的底表面之間。然而，如果襯底100是絕緣體上硅(SOI)襯底(即，具有掩埋氧化物層或BOX層的 硅襯底)且掩埋氧化物層的頂表面與襯底100的頂表面105距離D1，則就算使用“波?！蔽g 刻制程，溝槽125及130仍將被蝕刻至相同的深度，因為BOX層將當作蝕刻停止層。在一個范例中，BOX層包括二氧化硅。 溝槽125及130從襯底的頂表面以距離Dl延伸至襯底100中。溝槽125具有寬 度Wl及溝槽130具有寬度W2。W2大于W1。在一范例中，Wl約1微米至約3微米。在一范 例中，W2約3微米至10微米。在一范例中，Dl約50微米至約200微米。在一范例中，Wl 約2微米、W2約5微米及Dl約150微米。由于溝槽125及130可在附圖平面中延長并延 長到平面外(即，從上方觀察時為矩形)，W1和W2量度了溝槽125及130的最小寬度(即， 矩形的短邊)。在圖IC中，多晶硅層135被沉積在第二介電層120的頂表面140、溝槽125及130 的側(cè)壁145及底部150上。在一范例中，多晶硅層135包括N型或P型摻雜的多晶硅。在 一范例中，多晶硅層135包括摻雜硼的多晶硅。多晶硅層135具有厚度Tl。在一范例中， Tl約0. 8微米至約2. 4微米。在圖ID中，執(zhí)行氧化，將多晶硅層135(見圖1C)轉(zhuǎn)換成二氧化硅層155。二氧化 硅層155具有厚度T2。二氧化硅層155完全填充溝槽125，但未完全填充溝槽130，因為溝 槽130的寬度W2大于二氧化硅層155的厚度T2的兩倍。二氧化硅層保形地覆蓋溝槽130 的側(cè)壁及底部。在一范例中，T2約等于Wl的一半。在一范例中，氧化多晶硅層135(見圖 1C)以形成二氧化硅層155通過使用高壓氧化(HIPOX)制程來實施。由于摻雜硼的多晶硅的高氧化速率和HIPOX在深溝槽中形成均勻氧化物厚度的 能力，摻雜硼的多晶硅(即，圖IC的層135)的HIPOX是優(yōu)選的?？蛇x地，圖ID所示結(jié)構(gòu)可用以下方式形成氧化(如，在熔爐中)圖IB中溝槽125 及130的側(cè)壁及底部，或在溝槽125及130的側(cè)壁及底部上沉積(如，利用化學氣相沉積 (CVD)或原子層沉積(ALD))氧化物。可選地，任何合適的電介質(zhì)，諸如氮化硅、氧化鋁，或多 個電介質(zhì)的組合均是適宜的。在圖IE中，多晶硅層170被形成在二氧化硅層155的頂表面175上且完全填充溝 槽130中的剩余空間。在一范例中，多晶硅層170包括本征(即，未摻雜的)多晶硅。在第 二范例中，用任何已知摻雜劑，諸如磷、砷、或硼，對多晶硅進行原位摻雜。在圖IF中，執(zhí)行CMP以從二氧化硅層155上方去除多晶硅層170，因此二氧化硅 層155的頂表面175與溝槽130中多晶硅層170的頂表面共面?？蛇x地，如本領(lǐng)域所公知 的可采用CMP或光刻構(gòu)圖回蝕制程的任何組合以使晶片平坦化。在圖IG中，執(zhí)行多晶硅凹陷制程，自介電層155的頂表面175及溝槽130的上方 區(qū)域去除所有多晶硅層170。多晶硅層170在凹陷制程之后保留在溝槽130中的頂表面低 于襯底100的頂表面105。多晶硅凹陷制程可使用RIE、濕法蝕刻、或RIE蝕刻及濕法蝕刻 的組合來執(zhí)行。在較佳實施例中，此凹陷延伸到介電層110下方，以有助于用層185蓋帽溝 槽，如圖II所示。在圖IH中，將介電層185形成在二氧化硅層155的頂表面175上及溝槽130中。 介電層185完全填充溝槽130中因圖IF的多晶硅凹陷蝕刻所造成的空間?？蛇x地，介電層 185填充溝槽130中形成的空間，致使空隙在圖II所示的平坦化之后不會延伸至表面105。 在一范例中，介電層185包括TEOS氧化物(即，使用四乙氧基硅烷前驅(qū)物以CVD形成的氧 化物)、硅烷氧化物(即，使用硅烷前驅(qū)物以CVD形成的氧化物)、或任何使用LPCVD ( 即，低 壓CVD)或HDPCVD (即，高密度等離子體CVD)或任何其它已知方法沉積的電介質(zhì)。
在 圖II中，執(zhí)行CMP及/或其它蝕刻以自襯底100的頂表面105上方去除介電層 185、二氧化硅層155、第二介電層120，在溝槽130中留下介電層185的帽蓋(cap)。二氧 化硅層155亦可留在溝槽125中。在CMP之后，溝槽125中二氧化硅層155的頂表面、溝槽 130中二氧化硅層155的邊緣、溝槽中介電層185的頂表面、及襯底100的頂表面105全部 共面或大體上共面。雖然顯示完全去除襯底100之上的所有層，但亦可執(zhí)行局部去除或選 擇性局部去除。在圖IJ中，新的第一介電層190及新的第二介電層195被形成在襯底100的頂表 面105上。二氧化硅層155保留在溝槽125中，以及二氧化硅層155、多晶硅層170、及介電 層185保留在被介電層190及195所保護的溝槽130中。介電層190及195的用途是為了 有助于形成集成電路結(jié)構(gòu)，諸如淺溝槽隔離(STI)、深溝槽電容器、MOSFET晶體管、雙極結(jié) 型晶體管、二極管、變?nèi)荻O管、薄膜電阻器、MOS電容器等，如本領(lǐng)域中所公知。可選地，可 采用任何已知的方法和結(jié)構(gòu)來形成集成電路結(jié)構(gòu)。在圖IK中，在襯底100中，通過結(jié)合新的第一及第二介電層190及195(見圖1H) 利用光刻/蝕刻制程形成STI 200，類似于上文所述，后續(xù)為TEOS CVD，其后為CMP。接下來，執(zhí)行附加的光刻/蝕刻制程/沉積制程，以形成FET 205及溝槽電容器 210。FET 205及溝槽電容器為可在制造中的此時形成的集成電路器件范例。其它可在此 時形成的器件包括雙極晶體管、BiCMOS SiGe晶體管、二極管、MOS電容器、及電阻器。FET 205包括源極/漏極215、柵極電介質(zhì)220、柵極電極225、及硅化物接觸230。溝槽電容器 210包括內(nèi)板235及介電層238。在形成柵極介電層220之前，去除新的第一及第二介電層 190及195 ；以及在形成硅化物層230之后，在襯底100的頂表面105上方形成層間介電層 240。舉例而言，層間介電層240包括下介電層245及上介電層250。層間介電層240可為 單層或可包括多于兩層。在一范例中，下介電層245包括氮化硅，以及上介電層250包括硼 磷硅酸鹽玻璃(BPSG)。在圖IK及后續(xù)的圖IL至10中，為清楚起見，顯示下介電層245未覆蓋FET 205 的柵極225。實際上，下介電層245也覆蓋FET 205的柵極225。在圖IL中，使用上文所述光刻/蝕刻制程，在FET 205的硅化物層230上方，形成 穿過下和上介電層245及250的開口 255。在圖IM中，在開口 255中形成硅化物層230的導(dǎo)電柱(stud)接觸265，以及在接 觸265和上介電層250上形成保護層270。例如利用在上介電層250上方形成完全填充溝槽 255的導(dǎo)電層(如，利用蒸發(fā)、濺射或沉積)，其后再利用CMP，即可形成接觸265。然后形成 保護層270。接觸265可單獨包括用于晶片通孔芯275 (見圖10)和晶片通孔接觸280 (見 圖10)的下述任何材料組合。在一范例中，保護層270為介電層。在一范例中，保護層270 包括氮化硅。應(yīng)理解，許多其它柱接觸265在此時被形成到襯底100中的其它器件。應(yīng)理解，還 存有許多形成和金屬化柱接觸265的其它方法。應(yīng)理解，有許多方法和結(jié)構(gòu)可用來形成集 成電路器件的柱接觸，如本領(lǐng)域中所公知。在圖IN中，使用上文所述的光刻/蝕刻制程，在溝槽130上方，形成穿過保護層 270及上和下介電層245及250的開口 132。然后，執(zhí)行RIE以自溝槽130去除介電層185 (見 圖1L)。接下來，使用RIE蝕刻、濕法蝕刻或濕法和RIE的組合，自溝槽130去除多晶硅層170 (見圖1L)。注意，在這些多晶硅層170蝕刻期間，介電層155保護襯底100 (當襯底100 是硅時)不受蝕刻。為避免蝕刻襯底100，在溝槽130上方的開口 132不得落到介電層155 之外，以及在一優(yōu)選實施例中，開口 132被對準致使開口 132落在層155內(nèi)(S卩，當層270、 250及240被蝕刻時，開口完全落在層185上，見圖1M)，致使當多晶硅層170在層185被蝕 刻之后而在開口 132中暴露時，介電層155在多晶硅層170被蝕刻的情況下不在開口中暴 Mo在圖10中，晶片通孔芯275被形成在溝槽130中，以及(與晶片通孔芯275) —體 形成的晶片通孔接觸280形成在溝槽130之上的保護層270 (參見圖1N)和層間介電層240 中的開口中。例如，利用在上介電層250上方形成完全填充溝槽130及保護層270 (參見圖 1N)和層間介電層240中的開口的導(dǎo)電層(如，利用蒸發(fā)、濺射或沉積)，及其后利用CMP ，可 形成晶片通孔芯275及晶片通孔接觸280。在圖10中，CMP已完全去除所有保護層270 (參 見圖1N)?？蛇x地，在CMP之后保留保護層270的薄層。晶片通孔接觸280和柱接觸265的 頂表面與上介電層250的頂表面共面。在一范例中，晶片通孔芯275和晶片通孔接觸280包括金屬。在一范例中，晶片通 孔芯275及晶片通孔接觸280包括鎢(W)或鎢和氮化鈦(TiN)。在一范例中，晶片通孔芯 275和晶片通孔接觸280包括第一沉積的氮化鈦保形層及第二沉積的鎢層。在一范例中，晶 片通孔芯275及晶片通孔接觸280包括第一沉積的氮化鈦保形層、第二沉積的保形鈦(Ti) 層及第三沉積的鎢層。可使用CVD來沉積鈦、氮化鈦和鎢。在一范例中，晶片通孔芯275及晶片通孔接觸280包括鎢或鎢及氮化鉭(TaN)。在 一范例中，晶片通孔芯275及晶片通孔接觸280包括第一沉積的氮化鉭保形層及第二沉積 的鎢層。在一范例中，晶片通孔芯275及晶片通孔接觸280包括第一沉積的氮化鉭保形層、 第二沉積的保形鉭(Ta)層及第三沉積的鎢層。可使用CVD來沉積鉭及氮化鉭及鎢。其它可用于晶片通孔芯275及晶片通孔接觸280的冶金組合包括銅(Cu)、釕 (Ru)、Ta及TaN的組合。這些組合包括以下組合，每一組合按形成順序為Ta/Cu、TaN/Cu、 Ru/Cu、TaN/Ta/Cu/、TaN/Ru/Cu、Ta/Ru/Cu、Ru/Ta/Cu、Ru/TaN/Cu、TaN/Ta/Ru/Cu。應(yīng)理解，柱接觸265可由與形成晶片通孔芯275及晶片通孔接觸280的相同或不 同材料形成。同樣地，柱接觸可由上文針對晶片通孔芯275及晶片通孔接觸280所列的任 何材料組合形成。應(yīng)理解，許多晶片通孔芯275及晶片通孔接觸280可在此時形成。應(yīng)理 解，還存有許多形成及金屬化晶片通孔芯275及晶片通孔接觸280的其它方法。例如，可使 用電鍍的銅代替鎢，及可使用鉭或氮化鉭代替氮化鈦。亦應(yīng)理解，如圖2A至2J所圖解及如 上文所述，藉由從底部減薄襯底100，可形成晶片通孔。晶片通孔芯275與襯底100被二氧 化硅層155所電隔離。晶片通孔芯275及二氧化硅層155在溝槽130的側(cè)壁上的部分將成 為導(dǎo)電晶片通孔(晶片通孔芯275為導(dǎo)電部分及二氧化硅層為非導(dǎo)電部分)。在溝槽125 中的二氧化硅層155將成為非導(dǎo)電晶片通孔。 圖2A至2J為示例了完成制造根據(jù)本發(fā)明的實施例的晶片通孔陣列及使用根據(jù)本 發(fā)明的實施例的晶片通孔陣列制造三維器件的截面圖。 在圖2A(未按比例繪制)中，形成于一組層間介電層300中的是對應(yīng)的布線及過 孔305?？蛇x的端子襯墊310被形成在該組層間介電層300的頂表面315上且與該組層間 介電層300的最上方層間介電層中的最上方布線305電接觸。該組層間介電層的最下方層間介電層中的布線與柱接觸265及集成接觸區(qū)域280物理及電接觸。在圖2A中未圖解該 組層間介電層300的個別層間介電層。將操作(handle)襯底325附接在該組層間介電層 300的頂表面315。使用粘 合劑層(未示出)來附接操作晶片325。在一范例中，操作襯底 325為石英晶片。在圖2B中，襯底100自底部減薄(例如，利用研磨)，以形成離溝槽125及130距 離D2的新底表面320。在一范例中，D2約5微米至約50微米。在一范例中，D2約20微 米。在減薄之后，襯底100的厚度為D3。在一范例中，D3約50微米至約200微米。在一范 例中，D3約170微米。在圖2C中，執(zhí)行對硅有選擇性的RIE或濕法蝕刻，使襯底100的底表面320 (見圖 2B)凹陷，因此溝槽125及130的填充材料突出于新頂表面320A之上。在圖2D中，執(zhí)行CMP以去除突出于頂表面320A(見圖2C)之上的填充材料，以形 成晶片通孔陣列330。在圖2D的范例中，每一晶片通孔陣列330包括兩個非導(dǎo)電晶片通孔 125A及一個導(dǎo)電通孔130A。在CMP之后，導(dǎo)電晶片通孔芯275及二氧化硅層155參(見圖 2C)在襯底100的底表面320處暴露。在圖2E中，在二氧化硅上方執(zhí)行選擇性優(yōu)先蝕刻硅的RIE或濕法蝕刻，以使頂表 面320A(參見圖2D)凹陷低于晶片通孔陣列330的底部，并形成襯底100的新底表面335。在圖2F中，在襯底底表面335及晶片通孔陣列330之上形成介電層340。在一范 例中，介電層340為等離子體增強化學氣相沉積(PECVD)氧化硅。在圖2G中，執(zhí)行CMP以自晶片通孔陣列330的底表面去除介電層340。介電層340 保留在介電層340的底表面335上，且介電層340填充在晶片通孔陣列330間在每一晶片 通孔陣列的各晶片通孔125A及130A間的任何空間。晶片通孔125A及130A的底表面為與 介電層340的頂表面350共面或大體上共面。可選地，可繼續(xù)在圖2B中圖解及上文所述的背面研磨制程，直到圖2D的非導(dǎo)電晶 片通孔125A及導(dǎo)電晶片通孔130A被直接形成(跳過圖2C的制程)，或在研磨及去除晶片 通孔及表面320A(參見圖2D)的任何研磨損壞的“清除”CMP之后形成。在溝槽125被顯著 地比溝槽130更深地蝕刻至襯底100中時(見圖2A)時，可以有利地應(yīng)用該備選方案。如 果溝槽130被蝕刻得明顯比溝槽125深(見圖5)，則研磨將暴露導(dǎo)電通孔130A而非非導(dǎo)電 通孔125A，如圖6所示。注意，晶片通孔125A包括僅填充有絕緣體的第一溝槽，以及晶片通孔130A包括具 有僅由包圍導(dǎo)電芯的介電襯里組成的填料(filling)的第二溝槽。在圖2H中，導(dǎo)電襯墊345被形成在晶片通孔陣列330上的介電層340的頂表面 350上，以及導(dǎo)電焊料凸塊355形成在襯墊345上。在一范例中，通過構(gòu)圖的光致抗蝕劑層 的電鍍敷或通過金屬掩模的蒸發(fā)而形成襯墊345及焊料凸塊355。如果襯墊345為通過鍍 敷形成，首先沉積薄的電晶種(seed)層，其在去除光致抗蝕劑層之后利用RIE或濕法蝕刻 去除。在圖21中，在芯片切割之前或之后，去除操作晶片325(見圖2G)。去除操作晶片 325的示范方法為使粘合劑暴露到紫外線輻射，如本領(lǐng)域中所所熟知的。在一優(yōu)選實施例 中，在切割之后去除操作晶片325，使造成減薄的晶片破裂的可能性降到最低。圖2J為在焊料回流步驟之前的分解圖。在圖2J中，使含有電部件的上襯底360以導(dǎo)電焊料凸塊365對準端子襯墊310，及襯底100以焊料凸塊355對準具有導(dǎo)電襯墊375及 含有電部件(未示出)的下襯底370。此配置允許在熔化焊料凸塊的退火之前自對準這三 個部件，將襯底100、360及370電布線到一起，并完成制程。電部件的范例包括但不限于 晶體管、二極管、電阻器、電容器、電感器及布線。 雖然在圖2J中示例了襯墊至焊料凸塊的連接，但(i)在襯底360與襯底100之間、 ( )在襯底100與襯底370之間、或(iii)在襯底360與襯底100之間以及在襯底100與 襯底370之間，也可以使用其它類型的連接，諸如襯墊至襯墊的連接。雖然在襯底360上顯 示焊料凸塊及在襯底100上顯示襯墊，但襯墊可形成在襯底360上以及焊料凸塊可形成在 襯底100上。雖然在襯底100上顯示焊料凸塊以及在襯底370上顯示襯墊，但襯墊可形成 在襯底100上以及焊料凸塊可形成于襯底370上。襯底360可以由布線或拉片接合(tab bond)取代。如果交換襯底100的焊料凸塊和襯墊，則襯底370可以由布線或拉片接合取 代。圖3A至3D為根據(jù)本發(fā)明的實施例的晶片通孔的示范平面圖。在圖3A中，單一晶 片通孔陣列330A由以下組成以二氧化硅層155填充的非導(dǎo)電晶片通孔125A，以及由插入 在導(dǎo)電通孔區(qū)域275與襯底100之間的二氧化硅層155構(gòu)成的單一導(dǎo)電晶片通孔130A。在圖3B中，晶片通孔陣列330B由以下組成兩個以二氧化硅層155填充的非導(dǎo)電 晶片通孔125A，其在由插入在導(dǎo)電通孔區(qū)域275與襯底100之間的二氧化硅層155構(gòu)成的 導(dǎo)電晶片通孔130A的對側(cè)上。在圖3C中，晶片通孔陣列330C包括四個以二氧化硅層155填充的非導(dǎo)電晶片通 孔125A，其在由插入在導(dǎo)電通孔區(qū)域275與襯底100之間的二氧化硅層155構(gòu)成的導(dǎo)電晶 片通孔130A的四側(cè)中的每一側(cè)的對側(cè)上。在圖3D中，晶片通孔陣列330D由以下組成七個以二氧化硅層155填充的非導(dǎo)電 晶片通孔125A，以及由插入在導(dǎo)電通孔區(qū)域275與襯底100之間的二氧化硅層155構(gòu)成的 兩個導(dǎo)電晶片通孔130A。晶片通孔125A中的三個位于兩個晶片通孔130A之間。晶片通孔 125A中的四個與前三個晶片通孔125A和兩個晶片通孔130的組合所形成的四側(cè)中的每一 側(cè)相對。晶片通孔陣列330B、330C及330D用作共面波導(dǎo)。在圖3A、3B、3C及3D的每一個附圖中，每個晶片通孔125A及130A為襯底100的 區(qū)域所包圍。本發(fā)明本實施例的晶片通孔包括至少一個導(dǎo)電元件，其從襯底頂表面延伸穿 過襯底到達襯底的底表面；及至少一個非導(dǎo)電(即，電介質(zhì)或絕緣體)元件，也是從襯底頂 表面延伸穿過襯底到達襯底的底表面。應(yīng)理解，具有不同數(shù)量和配置的晶片通孔125A及130A的許多其它晶片通孔陣列 也是可行的，且不限于在圖3A、3B、3C及3D中所示的數(shù)量及組態(tài)。圖4A至4D為使用根據(jù)本發(fā)明的實施例的晶片通孔的波導(dǎo)模式的平面圖。在圖 4A、4B、4C及4D中，G代表未與襯底絕緣且連接至接地的電導(dǎo)體填充溝槽；S代表未與襯底 絕緣且連接至信號源的電導(dǎo)體填充溝槽；I代表電絕緣體填充溝槽；IG代表連接至接地且 與襯底絕緣的電導(dǎo)體填充溝槽；及IS代表連接至信號源且與襯底絕緣的電導(dǎo)體填充溝槽。 在G、S、I、IG及IS結(jié)構(gòu)之間的空間是襯底。對于特征阻抗、傳播損耗及有效介電常數(shù)(Er)，圖4A、4B、4C及4D的結(jié)構(gòu)被模 型化為信號波導(dǎo)。低傳播損耗及小的有效介電常數(shù)是優(yōu)選的。此模型基于相對介電常數(shù)11.9及導(dǎo)電率7.415化1^1^/米的硅襯底；針對G、IG、S及IS結(jié)構(gòu)的電導(dǎo)體，導(dǎo)電率 1.82E7Siemens/米的鎢；及針對I、IG及IS結(jié)構(gòu)的絕緣體，相對介電常數(shù)4. 1的二氧化硅。頂視圖中G及S結(jié)構(gòu)的尺寸為50X3微米。頂視圖中IG及IS結(jié)構(gòu)的尺寸為52X5 微米(具包圍絕緣體1微米厚的G及S結(jié)構(gòu))。頂視圖中I結(jié)構(gòu)的尺寸為52X5微米。在 Ansoft HFSS-3D全波EM仿真軟件上執(zhí)行仿真。表I給出圖4A、4B、4C及4D中每一結(jié)構(gòu)的 仿真結(jié)果。表 I
權(quán)利要求
1.一種結(jié)構(gòu)，其包括半導(dǎo)體襯底，其具有頂表面和相反的底表面；以及晶片通孔陣列，其包括至少一個導(dǎo)電晶片通孔和至少一個非導(dǎo)電晶片通孔，所述晶片 通孔陣列的每一個晶片通孔獨立地從所述襯底的所述頂表面延伸到大于至所述襯底的所 述底表面的中途與直到所述襯底的所述底表面之間。
2.根據(jù)權(quán)利要求1的結(jié)構(gòu)，其中所述至少一個非導(dǎo)電通孔包括僅填充有絕緣體的第一 溝槽，以及所述至少一個導(dǎo)電通孔包括具有僅由包圍導(dǎo)電芯的介電襯里構(gòu)成的填料的第二 溝槽。
3.根據(jù)權(quán)利要求2的結(jié)構(gòu)，其中所述芯包括(i)鎢、(ii)銅、(iii)組合鈦、氮化鈦或鈦 和氮化鈦的鎢、(iv)組合鉭和氮化鉭的鎢、(ν)組合鈦、氮化鈦和釕中的一種或多種的銅、 或(Vi)組合鉭、氮化鉭和釕中的一種或多種的銅。
4.根據(jù)權(quán)利要求2的結(jié)構(gòu)，還包括導(dǎo)電柱接觸，在所述襯底的所述頂表面處到所述至少一個導(dǎo)電晶片通孔；以及導(dǎo)電背面襯墊，物理且電接觸所述至少一個導(dǎo)電晶片通孔，所述背面襯墊靠近所述襯 底的所述底表面。
5.根據(jù)權(quán)利要求4的結(jié)構(gòu)，其中所述背面襯墊與所述至少一個非導(dǎo)電晶片通孔物理接觸。
6.根據(jù)權(quán)利要求4的結(jié)構(gòu)，還包括在所述襯底的所述底表面上的絕緣層、延伸穿過所 述絕緣層的所述至少一個導(dǎo)電晶片通孔和所述至少一個非導(dǎo)電晶片通孔、在所述絕緣層上 的所述背面襯墊。
7.根據(jù)權(quán)利要求4的結(jié)構(gòu)，其中，所述柱接觸與所述導(dǎo)電芯一體形成。
8.根據(jù)權(quán)利要求4的結(jié)構(gòu)，還包括布線層組，形成在所述襯底的所述頂表面之上；導(dǎo)電正面襯墊，在所述布線層的頂表面上，所述正面襯墊通過所述布線層組中的布線 而電連接至所述柱接觸。
9.根據(jù)權(quán)利要求8的結(jié)構(gòu)，還包括(i)在所述背面襯墊上的焊料凸塊，( )在所述正面襯墊上的焊料凸塊，或(iii)在所 述背面襯墊上的第一焊料凸塊和在所述正面襯墊上的第二焊料凸塊。
10.根據(jù)權(quán)利要求1的結(jié)構(gòu)，還包括一個或多個器件，至少部分地形成在所述襯底中；所述一個或多個器件選自場效晶體管、雙極晶體管、BiCMOS SiGe晶體管、二極管、電 阻器以及電容器。
11.一種方法，其包括通過具有頂表面和相反的底表面的半導(dǎo)體襯底形成晶片通孔陣列，其中所述晶片通孔 陣列包括至少一個導(dǎo)電晶片通孔和至少一個非導(dǎo)電晶片通孔，所述晶片通孔陣列的每一個 晶片通孔獨立地從所述襯底的所述頂表面延伸到大于至所述襯底的所述底表面的中途與 直到所述襯底的所述底表面之間。
12.根據(jù)權(quán)利要求11的方法，其中所述至少一個非導(dǎo)電通孔包括僅填充有絕緣體的溝 槽，以及所述至少一個導(dǎo)電通孔包括具有僅由包圍導(dǎo)電芯的介電襯里構(gòu)成的填料的溝槽。
13.根據(jù)權(quán)利要求12的方法，還包括 形成至所述芯的導(dǎo)電柱接觸；在所述襯底的所述底表面上形成絕緣層；以及在所述絕緣層上形成導(dǎo)電背面襯墊，所述至少一個導(dǎo)電晶片通孔和所述至少一個非導(dǎo) 電晶片通孔延伸穿過所述絕緣層，所述背面襯墊物理并電接觸所述芯且物理接觸所述介電 襯里和所述絕緣體。
14.一種方法，其包括(a)在半導(dǎo)體襯底中形成第一溝槽和第二溝槽，所述第一和所述第二溝槽獨立地從所 述襯底的頂表面朝所述襯底的相反的底表面延伸小于所述襯底的厚度的距離；(b)同時地用介電材料完全填充所述第一溝槽并在所述第二溝槽的側(cè)壁上形成所述介 電材料的襯里；(c)用導(dǎo)電材料填充所述第二溝槽中的剩余空間；以及(d)從所述襯底的所述底表面減薄所述襯底以形成所述襯底的新底表面，所述第一溝 槽的所述介電材料以及所述第二溝槽的所述襯里和導(dǎo)電材料在襯底的所述新底表面中暴露。
15.根據(jù)權(quán)利要求14的方法，其中(b)包括在所述第一溝槽的側(cè)壁上以及在所述第二溝槽的所述側(cè)壁上形成多晶硅層；以及 氧化所述多晶硅層以在所述第一溝槽中形成所述介電材料并在所述第二溝槽的所述 側(cè)壁上形成所述介電材料的所述襯里。
16.根據(jù)權(quán)利要求14的方法，其中用硼摻雜所述多晶硅。
17.根據(jù)權(quán)利要求14的方法，在(b)與(c)之間還包括 (i)用多晶硅填充所述第二溝槽中的剩余空間；( )使所述多晶硅凹陷低于所述襯底的所述頂表面；(iii)用附加的介電材料填充在所述多晶硅上方的所述溝槽；以及(iv)從所述第二溝槽去除所述多晶硅和所述附加的介電材料。
18.根據(jù)權(quán)利要求17的方法，在(iii)與(iv)之間還包括 至少部分地在所述襯底中形成一個或多個器件；在所述襯底的所述頂表面上形成層間介電層；穿過所述層間介電層形成到達所述附加的介電材料的第一開口以及穿過所述層間介 電層形成到達所述一個或多個器件中的至少一個器件的第二開口 ；以及 其中(c)同時填充所述第二溝槽、所述第一開口及第二開口。
19.根據(jù)權(quán)利要求18的方法，其中所述一個或多個器件選自場效晶體管、雙極晶體 管、BiCMOS SiGe晶體管、二極管、電阻器以及電容器。
20.根據(jù)權(quán)利要求14的方法，在(c)與(d)之間還包括 在所述襯底的所述頂表面之上形成布線層組；以及在所述布線層的頂表面上形成導(dǎo)電正面襯墊，所述正面襯墊通過所述布線層組中的布 線而電連接至所述柱接觸。
21.根據(jù)權(quán)利要求20的方法，還包括(e)形成導(dǎo)電背面襯墊，所述導(dǎo)電背面襯墊物理并電接觸所述第二溝槽的所述導(dǎo)電材料，所述背面襯墊靠近所述襯底的所述底表面。
22.根據(jù)權(quán)利要求21的方法，其中所述背面襯墊物理接觸所述第一溝槽的所述介電材料。
23.根據(jù)權(quán)利要求21的方法，在(d)與(e)之間還包括在所述襯底的所述底表面上形成絕緣層，所述第一溝槽的所述介電材料延伸穿過所述 絕緣層以及所述第二溝槽的所述襯里和所述導(dǎo)電材料延伸穿過所述絕緣層，所述背面襯墊 形成在所述絕緣層上。
24.根據(jù)權(quán)利要求21的方法，還包括(i)在背面襯墊上形成焊料凸塊，( )在所述正面襯墊上形成焊料凸塊，或(iii)在背 面襯墊上形成第一焊料凸塊并在所述正面襯墊上形成第二焊料凸塊。
25.根據(jù)權(quán)利要求14的方法，其中(d)包括研磨所述襯底的所述底表面以形成所述襯底的新底表面；化學蝕刻所述襯底的所述新底表面以暴露所述第一溝槽的所述介電材料和所述第二 溝槽的所述襯里；以及化學機械拋光以暴露所述第二溝槽的所述導(dǎo)電材料。
26.一種穿過半導(dǎo)體襯底的信號傳輸線，所述襯底具有頂表面和相反的底表面，包括 導(dǎo)電晶片通孔，其從所述襯底的所述頂表面延伸至所述襯底的所述底表面，所述導(dǎo)電通孔的側(cè)壁與所述襯底電絕緣；以及非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所述底表面的中途 與直到所述襯底的所述底表面之間，所述非導(dǎo)電通孔靠近所述導(dǎo)電晶片通孔并通過所述襯 底的區(qū)域與所述導(dǎo)電晶片通孔分開。
27.根據(jù)權(quán)利要求沈的信號傳輸線，還包括附加的非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所述底表面 的中途與直到所述襯底的所述底表面之間，所述附加的非導(dǎo)電通孔被設(shè)置在所述導(dǎo)電通孔 的與所述非導(dǎo)電通孔相反的側(cè)上，所述附加的非導(dǎo)電通孔靠近所述導(dǎo)電晶片通孔并通過所 述襯底的附加的區(qū)域與所述導(dǎo)電晶片通孔分開。
28.根據(jù)權(quán)利要求沈的信號傳輸線，還包括第一、第二以及第三附加的非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所 述襯底的所述底表面的中途與直到所述襯底的所述底表面之間，所述非導(dǎo)電通孔和所述第 一、第二以及第三附加的非導(dǎo)電通孔被設(shè)置在所述導(dǎo)電通孔的各第一、第二、第三以及第四 側(cè)上，所述第一側(cè)與所述第二側(cè)對置，所述第三側(cè)與所述第四側(cè)對置；所述第一、第二以及 第三附加的非導(dǎo)電通孔與所述導(dǎo)電通孔通過所述襯底的各第一、第二以及第三附加的區(qū)域 分開。
29.根據(jù)權(quán)利要求沈的信號傳輸線，還包括附加的導(dǎo)電晶片通孔，其從所述襯底的所述頂表面延伸至所述襯底的所述底表面，所 述附加的導(dǎo)電通孔的側(cè)壁與所述襯底電絕緣；一個或多個內(nèi)部非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所 述底表面的中途與直到所述襯底的所述底表面之間，所述一個或多個內(nèi)部非導(dǎo)電通孔插入 在所述導(dǎo)電通孔與所述附加的導(dǎo)電通孔之間，所述一個或多個內(nèi)部非導(dǎo)電通孔在所述導(dǎo)電通孔的與所述非導(dǎo)電通孔相反的側(cè)上；附加的非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所述底表面 的中途與直到所述襯底的所述底表面之間，所述附加的非導(dǎo)電通孔被設(shè)置在所述附加的導(dǎo) 電通孔的與所述一個或多個內(nèi)部非導(dǎo)電通孔相反的側(cè)上；以及第一和第二外部非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所 述底表面的中途與直到所述襯底的所述底表面之間，所述第一和第二外部非導(dǎo)電通孔被設(shè) 置在由所述導(dǎo)電通孔、所述一或多個內(nèi)部非導(dǎo)電通孔以及所述附加的導(dǎo)電通孔所構(gòu)成的芯 群組的不同側(cè)上。
30.根據(jù)權(quán)利要求26的信號傳輸線，還包括第一和第二附加的導(dǎo)電晶片通孔，其從所述襯底的所述頂表面延伸至所述襯底的所述 底表面，所述附加的導(dǎo)電通孔的側(cè)壁與所述襯底電絕緣；第一一個或多個內(nèi)部非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底 的所述底表面的中途與直到所述襯底的所述底表面之間，所述第一一個或多個非導(dǎo)電通孔 插入在所述導(dǎo)電通孔與所述第一附加的導(dǎo)電通孔之間，所述第一一個或多個內(nèi)部非導(dǎo)電通 孔在所述導(dǎo)電通孔的與所述附加的非導(dǎo)電通孔相反的側(cè)上；第二一個或多個內(nèi)部非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底 的所述底表面的中途與直到所述襯底的所述底表面之間，所述第二一個或多個非導(dǎo)電通孔 插入在所述第一附加的導(dǎo)電通孔與所述第二附加的導(dǎo)電通孔之間，所述第二一個或多個內(nèi) 部非導(dǎo)電通孔在所述導(dǎo)電通孔的與所述非導(dǎo)電通孔相反的側(cè)上；附加的非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所述底表面 的中途與直到所述襯底的所述底表面之間，所述附加的非導(dǎo)電通孔被設(shè)置在所述第二附加 的導(dǎo)電通孔的與所述第二一個或多個內(nèi)部非導(dǎo)電通孔相反的側(cè)上；以及第一和第二外部非導(dǎo)電通孔，其從所述襯底的所述頂表面延伸到大于至所述襯底的所 述底表面的中途與直到所述襯底的所述底表面之間，所述第一和第二外部非導(dǎo)電通孔被設(shè) 置在由所述導(dǎo)電通孔、所述第一一個或多個內(nèi)部非導(dǎo)電通孔、所述第一附加的導(dǎo)電通孔、所 述第一一個或多個內(nèi)部非導(dǎo)電通孔、以及所述附加的導(dǎo)電通孔構(gòu)成的芯群組的不同側(cè)上。
全文摘要
一種晶片通孔結(jié)構(gòu)，所述結(jié)構(gòu)包括半導(dǎo)體襯底(100)，其具有頂表面(105)和相反的底表面(320)；以及晶片通孔陣列，其包括至少一個導(dǎo)電晶片通孔(130)和至少一個非導(dǎo)電晶片通孔(125)，所述晶片通孔陣列的每一個晶片通孔從所述襯底(100)的所述頂表面(105)延伸到大于至所述襯底(100)的所述底表面(320)的中途與直到所述襯底(100)的所述底表面(320)之間。還公開了制造所述晶片通孔結(jié)構(gòu)的方法。
文檔編號H01L21/8234GK102113115SQ200980130191
公開日2011年6月29日 申請日期2009年7月22日 優(yōu)先權(quán)日2008年8月8日
發(fā)明者A·斯塔珀, A·約瑟夫, 丁漢屹 申請人:國際商業(yè)機器公司