專利名稱：用于增強靜電放電保護裝置觸發(fā)的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施方式涉及靜電放電(ESD)保護裝置。更具體而言，本發(fā)明的實施方 式涉及用于增強靜電放電保護裝置的觸發(fā)的方法和設(shè)備。
背景技術(shù)：
ESD是在兩個物體之間的靜電電荷轉(zhuǎn)移。它是當(dāng)具有不同電勢的兩個物體彼此接 觸時通常導(dǎo)致的快速事件。當(dāng)鄰近的兩個物體之間產(chǎn)生高靜電場時，ESD也可發(fā)生。已知 ESD導(dǎo)致半導(dǎo)體工業(yè)中的器件失效。已有一些工業(yè)標(biāo)準(zhǔn)ESD模型限定在靜電積累和放電的不同情形下如何測試半導(dǎo) 體器件的ESD敏感性。舉例而言，人體模型(HBM)模擬了帶電身體直接將其積累的靜電電 荷轉(zhuǎn)移至ESD敏感器件的ESD事件。機器模型(MM)模擬了將靜電從帶電機器、夾具或工具 放電至不同電勢的ESD敏感器件的更為快速、嚴(yán)重的靜電放電過程。帶電器件模型(CDM) 模擬了將積累的靜電電荷從帶電器件轉(zhuǎn)移至具有不同電勢的另一物體。傳統(tǒng)的ESD保護器件包括基于晶體管突發(fā)擊穿(snapkick)的電路?；诰w管 突發(fā)擊穿的電路利用了寄生雙極結(jié)構(gòu)的突發(fā)擊穿觸發(fā)特征，一旦在源極和漏極之間達(dá)到臨 界電壓(擊穿電壓)，該寄生雙極結(jié)構(gòu)變?yōu)楦邔?dǎo)電性?；谕话l(fā)擊穿的保護元件的共同特征 是非均勻雙極觸發(fā)。增加所述保護元件的尺寸不是有效的解決方法，因為電流擁擠將用以 消散ESD事件的有效寬度限制至顯著短于額定器件寬度的值。此外，增加ESD器件寬度產(chǎn) 生更大裸片尺寸和更高管腳電容的支出。

發(fā)明內(nèi)容
依據(jù)本發(fā)明的實施方式，揭示了用于保護器件的靜電放電(ESD)保護電路。ESD保 護電路包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，該MOSFET提供從靜電電荷源到地 的第一通路。所述ESD保護電路包括NPN雙極晶體管，該NPN雙極晶體管提供從所述靜電 電荷源到地的第二通路。通過將調(diào)節(jié)部件串聯(lián)連接至NPN雙極晶體管的基極，增強了所述 NPN雙極晶體管的工作。所述調(diào)節(jié)部件增加了 ESD事件中所述基極和Vss之間的電阻值。 這允許在ESD事件中在所述NPN雙極晶體管的所述基極和發(fā)射極之間形成大電壓并允許所 述NPN晶體管導(dǎo)通。所述調(diào)節(jié)部件在當(dāng)所述器件導(dǎo)通時且沒有ESD事件時提供了所述基極 和Vss之間降低的電阻值。這允許所述器件的包括其切換特征的正常工作得以維持。


通過示例的方式，示出了本發(fā)明的特征和優(yōu)勢，并且本發(fā)明的特征和優(yōu)勢無意于將本發(fā)明的范圍限制至所顯示的具體實施方式
。圖1示出了依據(jù)本發(fā)明的示例性的實施方式的存在有靜電放電(ESD)保護電路的 器件。圖2A示出了依據(jù)本發(fā)明的實施方式的示例性的ESD保護電路。圖2B示出了流經(jīng)圖2A的ESD保護電路的ESD電流通路。圖3是示出了依據(jù)本發(fā)明的實施方式的圖2A的ESD保護電路如何處理ESD電流 的電流電壓圖。圖4示出了依據(jù)本發(fā)明的實施方式的具有電路元件陣列的ESD保護電路的示意性 實施。圖5示出了依據(jù)本發(fā)明的實施方式的圖2A的ESD保護電路的第一實施。圖6示出了依據(jù)本發(fā)明的實施方式的圖2A的ESD保護電路的第二實施。圖7示出了依據(jù)本發(fā)明的示例性實施方式的在R阱中實施的ESD保護電路。圖8是示出依據(jù)本發(fā)明的實施方式用于處理ESD事件的方法的流程圖。
具體實施例方式在下面的描述中，為了說明，闡述了具體術(shù)語以提供對本發(fā)明實施方式的徹底理 解。對于本領(lǐng)域技術(shù)人員而言，無需說明書中具體細(xì)節(jié)來實踐本發(fā)明的實施方式是顯然的。 在其他情形中，以框圖顯示熟知的電路、器件和程序以避免不必要地掩蓋本發(fā)明的實施方 式。此外，本發(fā)明的一些實施方式描述為現(xiàn)場可編程門陣列(FPGA)的情形，但是本發(fā)明也 可應(yīng)用至其他情形，所述其他情形包括其他半導(dǎo)體器件，例如可編程邏輯器件、復(fù)雜可編程 邏輯器件、專用集成電路、處理器、控制器和存儲器器件。圖1示出了依據(jù)本發(fā)明的實施方式的存在有靜電放電(ESD)保護電路的器件100。 在這個例子中，器件100是系統(tǒng)可在其上實施的諸如FPGA之類的目標(biāo)器件。目標(biāo)器件100 可以是具有分層結(jié)構(gòu)的半導(dǎo)體器件，該分層結(jié)構(gòu)可利用形成于其中的電路的布線局部性 (wiring locality)特性。目標(biāo)器件100包括多個邏輯陣列塊(LAB)。每個LAB可由多個邏輯塊、進(jìn)位鏈、LAB 控制信號、(查找表)LUT鏈和寄存器鏈連接線形成。邏輯塊是提供用戶邏輯功能的有效實 施的小邏輯單位。邏輯塊包括了一個或更多個組合單元，其中每個組合單元具有單個輸出 和寄存器。依據(jù)本發(fā)明的一個實施方式，所述邏輯塊可以以類似于邏輯元件(LE)或組合邏 輯塊(CLB)的方式工作，所述邏輯元件例如在由阿爾特拉(Altera )公司制造的Mratix 或Cyclone器件中發(fā)現(xiàn)的邏輯元件，所述組合邏輯塊例如在由賽靈思(Xilinx)有限公司制 造的Virtex器件中發(fā)現(xiàn)的組合邏輯塊。在這些實施方式中，所述邏輯塊可包括具有可配置 寄存器的四輸入查找表(LUT)。依據(jù)本發(fā)明的備選實施方式，所述邏輯塊可以以類似于自適 應(yīng)邏輯模塊(ALM)的方式工作，所述ALM例如在由阿爾特拉公司制造的Stratix器件中發(fā) 現(xiàn)的ALM。LAB組成跨目標(biāo)器件100的行和列。LAB的列顯示為111至116。應(yīng)理解，所述 邏輯塊可包括附加的或替代的部件。目標(biāo)器件100包括存儲器塊。舉例而言，所述存儲器塊可以是雙端口隨機存取存 儲器(RAM)，該雙端口隨機存取存儲器提供高達(dá)各種頻率的高達(dá)各種位寬的專用真實雙端 口、簡單雙端口或單端口存儲器。所述存儲器塊可組成選定LAB之間的跨所述目標(biāo)器件的列，或可單獨位于目標(biāo)器件100內(nèi)或可成對位于目標(biāo)器件100內(nèi)。存儲器塊的列顯示為121 至 124。目標(biāo)器件100包括數(shù)字信號處理(DSP)塊。所述DSP塊可用以通過加法或減法功 能以實施各種配置的乘法器。DSP塊包括移位寄存器、乘法器、加法器和累加器。DSP塊可 組成跨目標(biāo)器件100的列，并顯示為131。目標(biāo)器件100包括多個輸入/輸出元件(IOE) 140。每個IOE供給目標(biāo)器件100上 的IO管腳(圖中未示)。IOE 140位于目標(biāo)器件100邊緣周圍的LAB行和列的端部。每個 IOE包括雙向IO緩沖器和用于寄存輸入、輸出和輸出使能信號的多個寄存器。當(dāng)與專用時 鐘一起使用時，所述寄存器利用外部存儲器器件提供性能支持和接口支持。每個IO緩沖器 包括ESD保護電路141。每個ESD保護電路141可工作以在ESD事件中保護目標(biāo)器件100 上其對應(yīng)的Ι0Ε。例如，如果較高電勢的物體與連接至IO緩沖器的管腳接觸，所述ESD保護 電路141可工作以提供連向地的通路，從而防止電壓尖峰損壞IOE和目標(biāo)器件100上的電 路系統(tǒng)。目標(biāo)器件100可包括諸如LAB本地互連線、行互聯(lián)線(“H型線”)和列互聯(lián)線(“V 型線”)(圖中未示)之類的布線資源，以在所述目標(biāo)器件上的部件之間傳送信號。圖1示出了目標(biāo)器件的示例性實施方式。還應(yīng)理解，如上所示地，所述目標(biāo)器件可 包括以不同方式設(shè)置的相同的或不同的半導(dǎo)體器件。目標(biāo)器件100還可包括除針對圖1所 示的目標(biāo)器件所示出和描述之外的FPGA資源。因此，盡管本文中描述的本發(fā)明的實施方式 可用于圖1中所示的結(jié)構(gòu)上，還應(yīng)理解，本發(fā)明的實施方式還可用于不同的結(jié)構(gòu)上。圖2A示出了依據(jù)本發(fā)明的第一實施方式的ESD保護電路200。所示出的ESD保 護電路200可用以實施圖1中所示的部分的ESD保護電路141，并用作IO緩沖器。依據(jù)本 發(fā)明的實施方式，ESD保護電路200可連接至IO電路系統(tǒng)210和沈0。IO電路系統(tǒng)210和 260可包括ESD保護電路200要保護的用于寄存輸出和輸出使能信號的多個寄存器、輸入緩 沖器、或其他電路系統(tǒng)。ESD保護電路200包括可與部件連接以發(fā)送或接收信號的焊盤220。ESD保護電 路200包括放電晶體管230。放電晶體管230可通過MOSFET實施，該MOSFET具有連接至焊 盤220的漏極231、連接至IO電路系統(tǒng)210的柵極232和連接至地的源極233。M0SFET230 提供用于將在焊盤220處收到的ESD電荷送至地的第一通路。ESD保護電路200包括寄生 NPN雙極晶體管M0，NPN雙極晶體管240包括耦合至MOSFET 230的漏極并因此連接至焊 盤220的集電極Ml、通過MOSFET 230的本體形成的基極242和耦合至MOSFET 230的源極 233并連接至地的發(fā)射極M3。NPN雙極晶體管240包括基極242 (放電晶體管230的柵極 下的本體區(qū)域)的固有電阻(Rb。dy inteinsi。)。ESD保護電路200包括調(diào)節(jié)部件250。調(diào)節(jié)部件 250與NPN雙極晶體管的基極242串聯(lián)連接(連接至所述NPN晶體管的基極/體接觸)。調(diào) 節(jié)部件250耦合至器件電源，并且當(dāng)所述器件關(guān)閉時，提供一電阻量。當(dāng)所述器件開啟時， 調(diào)節(jié)部件250還提供降低的電阻量。圖2B示出了依據(jù)本發(fā)明的實施方式的示例性的ESD保護電路200上的ESD電流 通路。在ESD事件中，推送至焊盤220上的電流導(dǎo)致MOSFET 230的漏極231上的電壓升至 超過其正常工作區(qū)。在一些時刻，所述漏極上的電壓足夠高以導(dǎo)致稱為雪崩生成的正反饋 過程，在該正反饋過程中，在漏結(jié)處產(chǎn)生電子空穴對。所述空穴通過Rb。dy—inteinsi。244流入地，產(chǎn)生NPN雙極晶體管MO的基極242和發(fā)射極243之間的正電壓。在一些時刻，這個電壓 足以導(dǎo)通寄生NPN雙極晶體管M0，從而形成與所述MOSFET并聯(lián)可用的替代的第二電流通 路。這導(dǎo)致MOSFET 230的漏極231處的電壓坍塌。在ESD事件中，調(diào)節(jié)部件250添加電阻(Rb。dy exteinsi。)，這增加了基極242和發(fā)射極 243之間的電壓(本體電壓)。在雪崩生成期間，由調(diào)節(jié)部件250添加的電阻來保持本體電 壓足夠高，從而迫使NPN雙極晶體管240導(dǎo)通。當(dāng)ESD保護電路200保護的器件正常工作 時(當(dāng)不存在ESD事件時)，調(diào)節(jié)部件250提供至地的短路，其相當(dāng)于一個降低的電阻量， 該電阻量接近0或可忽略。這確保I/O緩沖器的正常工作不受調(diào)節(jié)部件250的影響，所述 正常工作包括I/O緩沖器的切換行為。如果所述本體電壓不通過硬連接固定至地，MOSFET 230的導(dǎo)電性能可能被調(diào)節(jié)，并且可使暫態(tài)過程失真，而這是不理想的。因此，調(diào)節(jié)部件250 提高了 ESD保護電路200的IO緩沖器功能性。圖3是示出了依據(jù)本發(fā)明實施方式的圖2A的ESD保護電路如何處理ESD電流的 電流電壓圖。所述電流電壓圖繪出針對沿χ軸的MOSFET的漏極電壓(Vds)的量的沿y軸 的ESD電流。在ESD事件中，MOSFET 230 (在圖2A和圖2B中示出)是關(guān)閉狀態(tài)，并處于高 阻抗?fàn)顟B(tài)。雙極NPN晶體管MO (在圖2A和圖2B中示出)也是關(guān)閉狀態(tài)。在這個第一階 段，ESD電流迫使MOSFET 230的漏極電壓增加。這在圖3中沿線段a繪出。MOSFET 230的 電壓最終到達(dá)產(chǎn)生正反饋電流(雪崩電流)的點，所述正反饋電流推送入所述本體(NPN晶 體管240的基極)，并且電流流入Rb。dy inteinsi。244。此時，在NPN雙極晶體管240的基極和發(fā) 射極之間產(chǎn)生足夠的電壓，并導(dǎo)通所述雙極。這在圖3中示出于B點。導(dǎo)通NPN雙極晶體 管M0，并提供至地的新通路。這在圖3中沿線段C繪出。圖4示出了依據(jù)本發(fā)明實施方式的具有電路元件陣列的ESD保護電路400的示例 性實施圖。在這個實施方式中，通過多個MOSFET晶體管和NPN雙極晶體管來實施圖2A和 圖2B的MOSFET晶體管230和NPN雙極晶體管M0。典型的ESD放電電流為安培級別。為 了有效地吸收與所述ESD放電電流有關(guān)的能量，需要具有足夠尺寸的ESD保護電路。依據(jù) 本發(fā)明的一種實施方式，使用如ESD保護電路400示出的并聯(lián)支路/指(finger)陣列以提 供足夠的尺寸，從而可實現(xiàn)圖2A中所示的ESD保護電路200。ESD保護電路400包括第一 支路410、第二支路420和第η支路430，第一支路410包括配置類似于ESD保護電路200 的第一 MOSFET晶體管411和第一 NPN雙極晶體管412，第二支路420包括配置類似于ESD 保護電路200的第二 MOSFET晶體管421和第二 NPN雙極晶體管422，第η支路430包括配 置類似于ESD保護電路200的第η MOSFET晶體管431和第η NPN雙極晶體管432，其中η 可以是任何數(shù)字。調(diào)節(jié)部件413連接至每個晶體管所共有的本體分接頭。由于制造過程中器件的幾何形狀，僅1個或一些支路的寄生NPN雙極晶體管可首 先觸發(fā)。這降低了整個ESD保護電路400上的電壓，并且剩余的未觸發(fā)的支路將不觸發(fā)。依 據(jù)ESD保護電路400的實施方式，實施多個鎮(zhèn)流電阻器441至446以增加MOSFET的漏極電 壓和所述NPN雙極晶體管的本體電壓，使得NPN觸發(fā)擴展至ESD保護電路400的所有支路。 這將允許所有的支路均勻地傳導(dǎo)ESD電流。圖5示出了依據(jù)本發(fā)明實施方式的圖2Α的ESD保護電路的第一實施。ESD保護電 路500包括調(diào)節(jié)部件550，使用NMOS晶體管(MOSFET)實施調(diào)節(jié)部件550。MOSFET 550包括 與NPN雙極晶體管240的基極串聯(lián)連接的漏極、與電源(Vcc)連接的柵極和接地的源極。在
7器件正常工作期間，Vcc通電。由于MOSFET 552的柵極固定至Vcc，當(dāng)所述器件接通時，所 述柵極是高電壓。這具有將漏極551短接至地的效果。因此所述本體電壓位于地電平，使 得所述IO緩沖器的切換行為未變。當(dāng)對所述器件的供電斷開且Vcc斷電時，可能出現(xiàn)ESD 事件。當(dāng)Vcc是0時，MOSFET 550提供開路連接而不是至地的短路連接。所述開路連接提 供大的電阻值，該大的電阻值允許在NPN雙極晶體管MO的本體處產(chǎn)生大電壓。依據(jù)本發(fā)明的實施方式，MOSFET 550可通過最小柵長NMOS晶體管實施。MOSFET 550可使其柵極連接至具有大接地電容(大域)的電源。依據(jù)一種實施方式，所述電源是對 器件所位于的芯片上最大數(shù)量的電路供電的器件的電壓源。當(dāng)Vcc是低電壓源時，可使用 薄氧化物晶體管實施MOSFET 550。這降低了正常工作期間保持所述本體靠近Vss所需的寬 度。如果MOSFET 550的柵極552耦合至具有大功率域的電源，例如FPGA核心，在任 何IO管腳上的ESD事件中，柵極552的電壓將接近Vss。依據(jù)本發(fā)明的一種實施方式，當(dāng) MOSFET寬為30 μ m時，當(dāng)Vcc是0. 5V時，MOSFET阻抗通常是Ik Ω或更高。正常工作期間 (非ESD事件)，MOSFET 550的柵極552電壓是Vcc。30 μ m器件所形成的阻抗或電阻是約 20Ω。相比于固有本體電阻(Rb。dy intrinsi。)，這可被認(rèn)為是可忽略的。本發(fā)明的實施方式提供在ESD期間將本體電壓與地絕緣和正常工作期間較低的 本體反彈(bounce)。高性能FPGA的典型切換模式具有前部(front)短至約lOOpsec的約 IGHz的IO切換。圖6示出了依據(jù)本發(fā)明實施方式的圖2A的ESD保護電路的第二實施。ESD保護 電路200包括使用反相器實施的調(diào)節(jié)部件650。反相器650包括連接至電源(Vcc)的輸入 和與NPN雙極晶體管MO的基極M2串聯(lián)連接的輸出。器件正常工作期間，Vcc通電。由 于反相器650的輸入連至Vcc，當(dāng)所述器件接通時，反相器650輸出0。這為本體/基極端 242提供了有效的接地連接，使得所述IO緩沖器的切換行為未變。ESD事件可能在對所述 器件的供電斷開且Vcc斷電時出現(xiàn)。當(dāng)Vcc是0時，反相器650提供大的附加電阻而不是 短接至地。所述附加電阻允許在NPN雙極晶體管MO的本體產(chǎn)生大電壓。圖7示出了依據(jù)本發(fā)明示例性實施方式的在R阱中實施的ESD保護電路700。現(xiàn) 代CMOS技術(shù)允許形成除傳統(tǒng)的N阱口袋外的掩埋的N阱或深的N阱。R阱可描述為P阱的 由N型硅圍繞的部分。所述R阱可連接至Vcc。依據(jù)本發(fā)明的實施方式，ESD保護電路700 構(gòu)建于R阱中。R阱通過增加的襯底電阻提供改進(jìn)的噪聲抗擾性和更好的ESD性能。圖8是示出依據(jù)本發(fā)明的實施方式處理ESD事件的方法的流程圖。針對圖8所述 的步驟可通過10緩沖器執(zhí)行，所述10緩沖器實施諸如圖2A中示出的電路的ESD保護電 路。在步驟801處，確定待保護的器件是否接通。如果所述器件是接通的，則控制前進(jìn)至步 驟802。如果所述器件未接通，控制前進(jìn)至步驟803。在步驟802處，NPN雙極晶體管的基極電阻設(shè)置為降低的級別。依據(jù)本發(fā)明的實 施方式，來自Rb。dy_inteinsi。的連接設(shè)置為至地的短接。這允許所述晶體管的本體電壓固定至 地，使得所述10緩沖器的切換行為未變?？刂品祷夭襟E801。在步驟803處，所述NPN雙極晶體管的基極電阻設(shè)置為增加的級別。依據(jù)本發(fā)明 的實施方式，來自Rb。dy_inteinsi。的連接設(shè)置為至地的開路連接。這提供了大電阻值，所述大電 阻值允許在所述NPN雙極晶體管的本體產(chǎn)生大電壓。
8
在步驟804處，確定ESD事件是否出現(xiàn)。如果ESD事件出現(xiàn)，控制前進(jìn)至步驟805。 如果ESD事件未出現(xiàn)，控制返回至步驟801。在步驟805處，所述NPN雙極晶體管接通以釋 放ESD電流。依據(jù)本發(fā)明的實施方式，提供從所述NPN雙極晶體管的集電極至基極至發(fā)射 極的接地通路。圖8是示出依據(jù)本發(fā)明實施方式的處理ESD事件的方法的流程圖。所述方法可包 括改進(jìn)突發(fā)擊穿ESD保護器件的觸發(fā)均勻性。在這個附圖中示出的一些步驟可順序地執(zhí) 行，并行執(zhí)行或以不同于所述的順序執(zhí)行。所述技術(shù)還可執(zhí)行一次或多次。應(yīng)理解，并非所 有描述的技術(shù)都需被執(zhí)行，可添加附加的技術(shù)，一些示出的技術(shù)可由其他技術(shù)替換，并且可 利用其他細(xì)節(jié)來實踐所描述的步驟。在前面的說明書中，針對本發(fā)明的具體的示例性的實施方式描述了本發(fā)明的實施 方式。然而，顯然的是，在不偏離本發(fā)明的實施方式的更寬精神和范圍的前提下可對本發(fā)明 做出修改和改變。因此，說明書和附圖應(yīng)被認(rèn)為是示例性的，而非限制性的。
權(quán)利要求
1.一種用于半導(dǎo)體器件的靜電放電(ESD)電路，包括第一晶體管，所述第一晶體管提供從靜電電荷源至地的第一通路； 第二晶體管，所述第二晶體管提供從所述靜電電荷源至地的第二通路；以及 調(diào)節(jié)部件，所述調(diào)節(jié)部件串聯(lián)耦合至所述第二晶體管的基極，以當(dāng)所述半導(dǎo)體器件關(guān) 閉時提供第一電阻量，并且當(dāng)所述半導(dǎo)體器件接通時提供第二電阻量。
2.根據(jù)權(quán)利要求1的設(shè)備，其中所述調(diào)節(jié)部件包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
3.根據(jù)權(quán)利要求1的設(shè)備，其中所述調(diào)節(jié)部件包括NMOS晶體管，該NMOS晶體管包括串 聯(lián)耦合至所述第二晶體管基極的漏極、耦合至所述半導(dǎo)體器件的電壓源(Vcc)的柵極和耦 合接地的源極。
4.根據(jù)權(quán)利要求3的設(shè)備，其中所述半導(dǎo)體器件的電壓源對大功率域供電。
5.根據(jù)權(quán)利要求3的設(shè)備，其中所述半導(dǎo)體器件的電壓源對所述半導(dǎo)體器件所位于的 芯片上最大數(shù)量的電路供電。
6.根據(jù)權(quán)利要求2的設(shè)備，其中所述第一晶體管是薄氧化物晶體管。
7.根據(jù)權(quán)利要求1的設(shè)備，其中所述調(diào)節(jié)部件包括反相器。
8.根據(jù)權(quán)利要求1的設(shè)備，其中所述調(diào)節(jié)部件包括反相器，所述反相器的輸入耦合至 電源(Vcc)，并且所述反相器的輸出串聯(lián)耦合至所述第二晶體管的基極。
9.根據(jù)權(quán)利要求1的設(shè)備，其中在ESD事件中所提供的電阻量工作以產(chǎn)生所述第二晶 體管的基極和發(fā)射極之間的電壓幅度，以接通所述第二晶體管。
10.根據(jù)權(quán)利要求1的設(shè)備，其中所提供的第一電阻量位于至少IkQ的量值內(nèi)。
11.根據(jù)權(quán)利要求1的設(shè)備，其中所提供的第二電阻量是可忽略的電阻。
12.根據(jù)權(quán)利要求1的設(shè)備，其中所提供的第二電阻量位于至多20Ω的量值內(nèi)。
13.根據(jù)權(quán)利要求1的設(shè)備，其中所述第二電阻量低于所述第一電阻量。
14.根據(jù)權(quán)利要求1的設(shè)備，其中所述靜電電荷源來自IO緩沖器的焊盤。
15.根據(jù)權(quán)利要求1的設(shè)備，其中所述第一晶體管和所述第二晶體管可通過晶體管陣 列實施。
16.根據(jù)權(quán)利要求1的設(shè)備，其中所述ESD電路在R阱中實施。
17.根據(jù)權(quán)利要求16的設(shè)備，其中所述R阱包括P阱的由N型硅圍繞的部分。
18.根據(jù)權(quán)利要求1的設(shè)備，其中所述第一晶體管包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
19.根據(jù)權(quán)利要求1的設(shè)備，其中所述第二晶體管包括NPN雙極晶體管。
20.一種用于半導(dǎo)體器件的靜電放電(ESD)保護電路，包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)和NPN雙極晶體管的陣列，MOSFET和NPN晶 體管中的每一個提供從靜電電荷源至地的第一通路和第二通路；以及調(diào)節(jié)部件，所述調(diào)節(jié)部件耦合至所述NPN雙極晶體管的基極/本體接觸，以當(dāng)所述半導(dǎo) 體器件關(guān)閉時提供一電阻量，并當(dāng)所述半導(dǎo)體器件接通時提供降低的電阻量。
21.根據(jù)權(quán)利要求20的設(shè)備，其中所述調(diào)節(jié)部件包括NMOS晶體管，所述NMOS晶體管具 有串聯(lián)耦合至所述NPN雙極晶體管基極的漏極、耦合至所述半導(dǎo)體器件的電壓源(Vcc)的 柵極和耦合接地的源極。
22.根據(jù)權(quán)利要求20的設(shè)備，還包括多個第一鎮(zhèn)流電阻器和多個第二鎮(zhèn)流電阻器，所述多個第一鎮(zhèn)流電阻器的每一個串聯(lián)連接至所述MOSFET之一的漏極，并且所述多個第二 鎮(zhèn)流電阻器中的每一個串聯(lián)連接至所述MOSFET之一的源極，以便于在所述晶體管的陣列 之間均等地分布ESD電流。
23.根據(jù)權(quán)利要求20的設(shè)備，其中在ESD事件期間所提供的電阻量工作以產(chǎn)生所述 NPN雙極晶體管的基極和發(fā)射極之間的電壓幅度，以接通所述NPN雙極晶體管。
24.根據(jù)權(quán)利要求20的設(shè)備，其中所提供的降低的電阻量是可忽略的電阻。
25.一種耦合至IO緩沖器的靜電放電(ESD)電路，所述電路包括放電晶體管、寄生晶體 管和調(diào)節(jié)部件，其中耦合所述放電晶體管以當(dāng)ESD事件出現(xiàn)時提供用于所述IO緩沖器的第 一放電通路，以及其中耦合所述調(diào)節(jié)部件以迫使所述寄生晶體管當(dāng)所述ESD事件出現(xiàn)時提 供用于所述IO緩沖器的第二放電通路，并防止所述寄生晶體管使所述IO緩沖器的正常工 作惡化。
26.根據(jù)權(quán)利要求25的設(shè)備，其中所述放電晶體管包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
27.根據(jù)權(quán)利要求25的設(shè)備，其中所述寄生晶體管包括NPN雙極晶體管。
28.根據(jù)權(quán)利要求25的設(shè)備，其中所述第一放電通路和所述第二放電通路接地。
29.根據(jù)權(quán)利要求25的設(shè)備，其中所述調(diào)節(jié)部件通過將所述寄生晶體管的發(fā)射極上的 電壓降限制為可忽略的量，來防止所述寄生晶體管使所述IO緩沖器的正常工作惡化。
30.根據(jù)權(quán)利要求25的設(shè)備，其中所述調(diào)節(jié)部件通過提供從所述寄生晶體管的基極至 地的具有可忽略電阻的通路，來防止所述寄生晶體管使所述IO緩沖器的正常工作惡化。
31.根據(jù)權(quán)利要求25的設(shè)備，其中所述調(diào)節(jié)部件通過提供從所述寄生晶體管的基極至 地的高阻抗通路，來迫使所述寄生晶體管提供所述第二放電通路。
全文摘要
一種用于保護半導(dǎo)體器件的靜電放電(ESD)保護電路，包括提供從靜電電荷源至地的第一通路的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。所述ESD保護電路還包括提供從所述靜電電荷源至地的第二通路的NPN雙極晶體管。所述ESD保護電路還包括調(diào)節(jié)部件，所述調(diào)節(jié)部件串聯(lián)耦合至所述NPN雙極晶體管的基極，以當(dāng)所述半導(dǎo)體器件關(guān)閉時提供一電阻量，并當(dāng)所述半導(dǎo)體器件接通時提供降低的電阻量。
文檔編號H01L23/60GK102150265SQ200980135741
公開日2011年8月10日 申請日期2009年9月14日 優(yōu)先權(quán)日2008年9月15日
發(fā)明者A·加勒拉諾, J·T·瓦特 申請人:阿爾特拉公司