專(zhuān)利名稱(chēng)：用于掩埋的導(dǎo)電層的硅化溝槽接觸的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)，以及具體而言，涉及具有掩埋的導(dǎo)電層和至該掩埋的導(dǎo)電層的硅化溝槽接觸的半導(dǎo)體結(jié)構(gòu)及其制造方法。
背景技術(shù)：
各種半導(dǎo)體器件(例如，雙極晶體管、正-本征-負(fù)(PIN) 二極管及變?nèi)荻O管)以垂直配置形成，該垂直配置需要位于半導(dǎo)體襯底內(nèi)且在自半導(dǎo)體襯底的表面某深度處的掩埋的端子。至這樣的掩埋的端子的接觸經(jīng)由位于半導(dǎo)體襯底內(nèi)的掩埋導(dǎo)電層(諸如，經(jīng)重?fù)诫s的掩埋半導(dǎo)體層)及自半導(dǎo)體襯底的表面垂直延伸至掩埋導(dǎo)電層的透穿件 (reachthrough)而形成。通常，透穿件(或如替代地稱(chēng)的為“沈降注入?yún)^(qū)(sinker implant region) ”)通過(guò)離子注入形成，該離子注入為注入至位于掩埋的導(dǎo)電層的一部分上的半導(dǎo)體區(qū)中使得該半導(dǎo)體區(qū)由摻雜劑重度摻雜。通常為約1.0X10_3Q-cm或更小的相對(duì)較低的傳導(dǎo)率可通過(guò)在自約3. 0 X IO1Vcm3至約5. 0 X IO2Vcm3的范圍內(nèi)且優(yōu)選在約2. 0 X IO2Vcm3或更高的摻雜劑濃度下的重度離子注入而達(dá)成。透穿件的功能為提供至掩埋的導(dǎo)電層的低電阻電流路徑， 因此透穿件區(qū)的任何電阻皆為寄生性的，即，非希望的不利電路參數(shù)。參看圖1，示出包含雙極互補(bǔ)金屬氧化物半導(dǎo)體(BiCMOQ結(jié)構(gòu)的示例性現(xiàn)有技術(shù)結(jié)構(gòu)。示例性現(xiàn)有技術(shù)結(jié)構(gòu)包含半導(dǎo)體襯底8，在該半導(dǎo)體襯底8內(nèi)形成有以下各項(xiàng)半導(dǎo)體層10、淺溝槽隔離20、掩埋導(dǎo)電層觀(guān)(其在此實(shí)例中為次集電極)、透穿件31、雙極晶體管的集電極41，以及金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)的源極和漏極區(qū)35。MOSFET 的諸部件(諸如，柵極電介質(zhì)32、柵極導(dǎo)體33、柵極間隔物34以及源極及漏極硅化物39) 位于半導(dǎo)體襯底8的頂部上。雙極晶體管的諸部件(諸如，內(nèi)部基極42及外部基極43、發(fā)射極基座44、發(fā)射極45、透穿件硅化物47、基極硅化物48及發(fā)射極硅化物49)亦位于半導(dǎo)體襯底8的頂部上。示例性現(xiàn)有技術(shù)結(jié)構(gòu)中的透穿件31包含經(jīng)重度摻雜的半導(dǎo)體材料。透穿件硅化物47形成于透穿件31的頂表面上，且因此并不直接接觸掩埋的導(dǎo)體層觀(guān)。在此示例性現(xiàn)有技術(shù)結(jié)構(gòu)中，透穿件硅化物47、透穿件31及掩埋的導(dǎo)電層觀(guān)形成雙極晶體管的電流路徑。透穿件31的任何電阻因此促成雙極晶體管結(jié)構(gòu)的寄生電阻。雖然提供相對(duì)較低的電阻率，但透穿件中的經(jīng)摻雜半導(dǎo)體材料的電阻率仍高于硅化物材料的電阻率。同一問(wèn)題牽涉到具有掩埋的導(dǎo)電層及由經(jīng)摻雜半導(dǎo)體材料形成的透穿件結(jié)構(gòu)的任何半導(dǎo)體結(jié)構(gòu)。因此，透穿件的寄生電阻時(shí)常使具有掩埋的端子的半導(dǎo)體器件的性能降級(jí)或受到限制。舉例而言，單位電流增益頻率(unit current gain frequency) (fT)(其為電流增益變?yōu)?時(shí)的頻率)及最大振蕩頻率(fMAX)(其為在雙極晶體管中仍存在功率增益時(shí)的
4最大頻率)可受到接觸次集電極的透穿件區(qū)的電阻的限制，該次集電極為通過(guò)對(duì)掩埋的半導(dǎo)體區(qū)重度摻雜形成的掩埋的導(dǎo)電層。對(duì)于另一實(shí)例，界定調(diào)諧電路中的諧振的銳度 (sharpness)的變?nèi)荻O管的品質(zhì)因子Q可通過(guò)至掩埋的導(dǎo)電層的透穿件的寄生電阻而降級(jí)，該掩埋的導(dǎo)電層可與掩埋的電容器電極接觸或與掩埋的電容器電極整合。另外，掩埋的導(dǎo)電層觀(guān)的深度通常受到形成接觸掩埋的導(dǎo)電層觀(guān)的透穿件31的能力的限制。為了提供到掩埋的導(dǎo)電層觀(guān)的低電阻電流路徑，透穿件31必須接觸掩埋的導(dǎo)電層。雖然可通過(guò)對(duì)半導(dǎo)體區(qū)進(jìn)行注入，之后是具有顯著厚度(例如，大于2微米)的半導(dǎo)體材料的外延而形成深的掩埋的導(dǎo)電層，但可通過(guò)離子注入形成的透穿件的深度受到所注入離子的投射范圍(projected range)限制。因此，在深的掩埋的導(dǎo)電層的深度超過(guò)所注入離子的投射范圍的情況下，透穿件31并不接觸深的掩埋的導(dǎo)電層。舉例而言，以1. OMeV 加速且加速至硅中的硼離子的投射范圍為僅約1. 8微米。以1. OMeV加速且加速至硅中的磷離子及砷離子的投射范圍甚至更小，且分別為僅約1. 2微米與0. 6微米。此外，掩埋的導(dǎo)電層通常需要為約2. OX 102°/cm3或更高的重度摻雜濃度以實(shí)現(xiàn)低電阻率。這樣的高能量和這樣的高劑量的摻雜劑注入需要高性能離子注入器的長(zhǎng)注入時(shí)間，且因此需要高處理成本。另外，即使使用這樣的處理步驟，掩埋的導(dǎo)電層的深度仍不會(huì)超過(guò)2. 0微米，除非離子注入能量增加得甚至更高，這難以由市售離子注入器實(shí)現(xiàn)。在如圖1中的一種含有接觸掩埋的導(dǎo)電層觀(guān)的透穿件31的結(jié)構(gòu)中，掩埋的導(dǎo)電層觀(guān)的增大的深度還增大了透穿件31 的垂直尺寸，且相應(yīng)地增大了透穿件31的電阻。因此，需要提供這樣的半導(dǎo)體結(jié)構(gòu)，其與現(xiàn)有技術(shù)透穿件結(jié)構(gòu)相比較具有自半導(dǎo)體襯底的表面至掩埋的導(dǎo)電層的較小電阻路徑。另外，需要提供一種具有以下各項(xiàng)的半導(dǎo)體結(jié)構(gòu)位于超過(guò)常規(guī)離子注入制程的投射范圍的深度處的掩埋的導(dǎo)電層，以及至掩埋的導(dǎo)電層的低電阻接觸。此外，需要提供在最少的額外處理步驟和最小的處理成本情況下制造具有以下各項(xiàng)的半導(dǎo)體結(jié)構(gòu)的方法自半導(dǎo)體襯底的表面至掩埋的導(dǎo)電層的這樣的較小電阻路徑，和 /或位于超過(guò)常規(guī)離子注入制程的投射范圍的深度處的這樣的掩埋的導(dǎo)電層。

發(fā)明內(nèi)容
本發(fā)明通過(guò)提供一種具有接觸掩埋的導(dǎo)電層的硅化溝槽接觸的半導(dǎo)體結(jié)構(gòu)及其制造方法來(lái)滿(mǎn)足上述需要。具體而言，本發(fā)明通過(guò)在硅化制程之前首先在半導(dǎo)體襯底內(nèi)形成到達(dá)掩埋的導(dǎo)電層的接觸溝槽而形成硅化溝槽接觸。溝槽接觸硅化物形成在該溝槽的底部處、側(cè)壁上及所述半導(dǎo)體襯底的頂表面的一部分上。隨后以中段制程(MOL)電介質(zhì)來(lái)填充所述溝槽。接觸過(guò)孔(contact via)形成在所述溝槽接觸硅化物上。可經(jīng)由與金屬層的單一硅化反應(yīng)或經(jīng)由與多個(gè)金屬層的多個(gè)硅化反應(yīng)而形成所述溝槽接觸硅化物。根據(jù)本發(fā)明的第一實(shí)施例，一種半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底中的掩埋的導(dǎo)電層；接觸所述掩埋的導(dǎo)電層并接觸所述半導(dǎo)體層的頂表面的溝槽接觸硅化物；以及位于所述溝槽接觸硅化物上及其內(nèi)的中段制程(MOL)電介質(zhì)。所述半導(dǎo)體結(jié)構(gòu)還包含接觸所述溝槽接觸硅化物且由所述MOL電介質(zhì)圍繞的接
5觸過(guò)孔。所述溝槽接觸硅化物可具有錐形(tapered)側(cè)壁。優(yōu)選地，所述掩埋的導(dǎo)體層位于淺溝槽隔離下方并與所述淺溝槽隔離分離。所述半導(dǎo)體結(jié)構(gòu)可進(jìn)一步包含，或可不包含直接在所述溝槽接觸硅化物下面的經(jīng)摻雜的半導(dǎo)體區(qū)。另外，所述經(jīng)摻的雜半導(dǎo)體區(qū)接觸，或不接觸所述掩埋的導(dǎo)電層?？蛇x但優(yōu)選地，所述經(jīng)摻雜的半導(dǎo)體區(qū)與環(huán)面在拓?fù)渖袭愘|(zhì)同形(homeomorphic)，即，所述經(jīng)摻雜的半導(dǎo)體區(qū)可通過(guò)連續(xù)拉伸及彎曲而轉(zhuǎn)變?yōu)榄h(huán)面 (torus)ο根據(jù)本發(fā)明，所述溝槽接觸硅化物優(yōu)選含有接觸所述掩埋的導(dǎo)電層的底部溝槽接觸硅化物；鄰接所述底部溝槽接觸硅化物的側(cè)壁溝槽接觸硅化物；以及位于所述半導(dǎo)體襯底的頂表面上并鄰接所述側(cè)壁溝槽接觸硅化物的頂部溝槽接觸硅化物。根據(jù)本發(fā)明的所述第一實(shí)施例，所述底部溝槽接觸硅化物、所述側(cè)壁溝槽接觸硅化物以及所述頂部溝槽接觸硅化物具有基本上相同的組成，且在相同處理步驟期間形成。 所述底部溝槽接觸硅化物、所述側(cè)壁溝槽接觸硅化物以及所述頂部溝槽接觸硅化物通過(guò)以下操作而亦可具有基本上相同的厚度在溝槽接觸硅化物隨后形成于其上的接觸溝槽中沉積足夠量的金屬，使得所述硅化物形成不受所述金屬的供應(yīng)限制。或者，可通過(guò)限制所述接觸溝槽中的金屬量，使所述底部溝槽接觸硅化物的厚度和所述側(cè)壁溝槽接觸硅化物的厚度小于所述頂部溝槽接觸硅化物的厚度。根據(jù)本發(fā)明的第二實(shí)施例，所述底部溝槽接觸硅化物和所述側(cè)壁溝槽接觸硅化物具有第一組成，且所述頂部溝槽接觸硅化物具有第二組成。所述第一組成與所述第二組成可以相同或不同。另外，所述底部溝槽接觸硅化物和所述側(cè)壁溝槽接觸硅化物可具有第一厚度，且所述頂部溝槽接觸硅化物可具有第二厚度。所述第一厚度與所述第二厚度可以不同。優(yōu)選地，所述第一厚度大于所述第二厚度。根據(jù)本發(fā)明的兩個(gè)實(shí)施例，所述半導(dǎo)體結(jié)構(gòu)還包含至少一個(gè)金屬硅化物區(qū)，其中所述至少一個(gè)金屬硅化物區(qū)與所述溝槽接觸硅化物分離，且與所述頂部溝槽接觸硅化物具有基本上相同的組成和厚度。根據(jù)本發(fā)明的第一實(shí)施例，一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括在半導(dǎo)體襯底中形成掩埋的導(dǎo)電層；形成接觸溝槽，所述接觸溝槽從所述半導(dǎo)體襯底的頂表面延伸至所述掩埋的導(dǎo)電層上；以及在相同處理步驟期間形成溝槽接觸硅化物和至少一個(gè)金屬硅化物區(qū)，其中所述溝槽接觸硅化物接觸所述掩埋的導(dǎo)電層，延伸至所述半導(dǎo)體襯底的所述頂表面，且與所述至少一個(gè)金屬硅化物區(qū)具有基本上相同的組成。根據(jù)本發(fā)明的所述第一實(shí)施例的所述方法還包括在所述半導(dǎo)體襯底的所述頂表面上形成介電層；以及在形成接觸溝槽之前以光刻構(gòu)圖并蝕刻在所述掩埋的導(dǎo)電層之上的所述介電層的一部分。優(yōu)選地，在形成所述溝槽接觸硅化物和所述至少一個(gè)金屬硅化物區(qū)之前去除所述介電層?？蛇x地，根據(jù)本發(fā)明的所述第一實(shí)施例的所述方法還包括形成經(jīng)摻雜的半導(dǎo)體區(qū)，其中所述經(jīng)摻雜的半導(dǎo)體區(qū)直接位于所述溝槽接觸硅化物下面并接觸所述掩埋的導(dǎo)電層。優(yōu)選地，以中段制程(MOL)電介質(zhì)填充所述接觸溝槽，其中所述MOL電介質(zhì)直接接觸所述溝槽接觸硅化物?？稍谛纬伤鰷喜劢佑|硅化物之前形成具有源極和漏極區(qū)的至少一個(gè)金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)。所述掩埋的導(dǎo)電層的深度可在常規(guī)掩埋的導(dǎo)電層的深度的范圍內(nèi)，即，在小于1. 8 微米的范圍內(nèi)。或者，所述掩埋的導(dǎo)電層的所述深度可超過(guò)1. 8微米，且可在從約2. 0微米至約8. 0微米的范圍內(nèi)，其超過(guò)常規(guī)掩埋的導(dǎo)電層的深度。根據(jù)本發(fā)明的第二實(shí)施例，一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括在半導(dǎo)體襯底中形成掩埋的導(dǎo)電層；形成接觸溝槽，所述接觸溝槽從所述半導(dǎo)體襯底的頂表面延伸至所述掩埋的導(dǎo)電層上；執(zhí)行第一硅化制程以形成底部溝槽接觸硅化物和側(cè)壁溝槽接觸硅化物，其中所述底部溝槽接觸硅化物接觸所述掩埋的導(dǎo)電層，以及所述側(cè)壁溝槽接觸硅化物鄰接所述底部溝槽接觸硅化物；以及執(zhí)行第二硅化制程以形成頂部溝槽接觸硅化物，其中所述頂部溝槽接觸硅化物被形成在所述半導(dǎo)體襯底的頂表面上。根據(jù)本發(fā)明的所述第二實(shí)施例的所述方法還包括在所述半導(dǎo)體襯底的所述頂表面上形成介電層；以及在形成接觸溝槽之前光刻構(gòu)圖并蝕刻在所述掩埋的導(dǎo)電層上的所述介電層的一部分。優(yōu)選地，在執(zhí)行所述第一硅化制程之后且在執(zhí)行所述第二硅化制程之前去除所述介電層?？蛇x地，根據(jù)本發(fā)明的所述第二實(shí)施例的所述方法還包括形成經(jīng)摻雜的半導(dǎo)體區(qū)，其中所述經(jīng)摻雜半導(dǎo)體區(qū)直接位于所述溝槽接觸硅化物下面并接觸所述掩埋的導(dǎo)電層。優(yōu)選地，以中段制程(MOL)電介質(zhì)填充所述接觸溝槽，其中所述MOL電介質(zhì)直接接觸所述溝槽接觸硅化物。可在形成所述溝槽接觸硅化物之前形成具有源極和漏極區(qū)的至少一個(gè)金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)。 所述掩埋的導(dǎo)電層的深度可在常規(guī)掩埋的導(dǎo)電層的深度的范圍內(nèi)，即，在小于1. 8 微米的范圍內(nèi)?；蛘?，所述掩埋的導(dǎo)電層的所述深度可超過(guò)1. 8微米，且可在從約2. 0微米至約8. 0微米的范圍內(nèi)，其超過(guò)常規(guī)掩埋的導(dǎo)電層的深度。


圖1為現(xiàn)有技術(shù)示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面圖。
7
圖2至圖7為根據(jù)本發(fā)明的第一及第二實(shí)施例的示例性半導(dǎo)體結(jié)構(gòu)的順序垂直橫截面圖。圖8至圖11為根據(jù)本發(fā)明的第一實(shí)施例的示例性半導(dǎo)體結(jié)構(gòu)的順序垂直橫截面圖。圖12至圖17為根據(jù)本發(fā)明的第二實(shí)施例的示例性半導(dǎo)體結(jié)構(gòu)的順序垂直橫截面圖。圖18至圖19為根據(jù)本發(fā)明的第二實(shí)施例的替代示例性半導(dǎo)體結(jié)構(gòu)的垂直橫截面圖。
具體實(shí)施例方式如上文所述，本發(fā)明涉及具有掩埋的導(dǎo)電層及至該掩埋的導(dǎo)電層的硅化溝槽接觸的半導(dǎo)體結(jié)構(gòu)及其制造方法，現(xiàn)通過(guò)附圖詳細(xì)描述該等半導(dǎo)體結(jié)構(gòu)及其制造方法。請(qǐng)注意， 相同和相應(yīng)部件由相同參考數(shù)字來(lái)提及。參看圖2，根據(jù)本發(fā)明的示例性半導(dǎo)體結(jié)構(gòu)包含兩個(gè)金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)、淺溝槽隔離20以及形成于半導(dǎo)體層10內(nèi)的掩埋的導(dǎo)電層30。兩個(gè)MOSFET 中的每一者包含柵極電介質(zhì)32、柵極導(dǎo)體33、柵極間隔物34以及源極和漏極區(qū)35。半導(dǎo)體層10、淺溝槽隔離20、掩埋的導(dǎo)電層30以及源極和漏極區(qū)35包含半導(dǎo)體襯底8。兩個(gè)MOSFET在本發(fā)明的描述中的使用并不以任何方式限制本發(fā)明至示例性結(jié)構(gòu)的應(yīng)用，而是充當(dāng)本發(fā)明的實(shí)用性的示范。將形成于半導(dǎo)體襯底上的任何其它半導(dǎo)體器件和/或接觸過(guò)孔電連接至本發(fā)明的結(jié)構(gòu)在本領(lǐng)域的技術(shù)人員的知識(shí)內(nèi)，且明確涵蓋于本文中。包含半導(dǎo)體層10的半導(dǎo)體材料的非限制性實(shí)例包括硅、鍺、硅鍺合金、硅碳合金、硅鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導(dǎo)體材料、II-VI族化合物半導(dǎo)體材料、有機(jī)半導(dǎo)體材料及其它化合物半導(dǎo)體材料。半導(dǎo)體層10可為本征的，即，以小于 1.0X IO1Vcm3的摻雜濃度以可忽略含量的摻雜劑摻雜，或可以通常在自約1. OX IOlfVcm3至約1.0X 1019/cm3的范圍內(nèi)的摻雜濃度經(jīng)輕度或中度摻雜。視半導(dǎo)體器件的類(lèi)型而定，半導(dǎo)體層8的部分可以超過(guò)半導(dǎo)體層8的原始摻雜濃度的摻雜濃度加以摻雜，以形成半導(dǎo)體器件的部件(諸如，圖2中的源極和漏極區(qū)35以及掩埋的導(dǎo)電層30)。掩埋的導(dǎo)電層30通常為通過(guò)至半導(dǎo)體襯底8中的離子注入形成的經(jīng)重度摻雜的半導(dǎo)體區(qū)。掩埋的導(dǎo)體層可為雙極晶體管的次集電極、變?nèi)荻O管或PIN 二極管的底部電極，或半導(dǎo)體器件的任何掩埋的經(jīng)摻雜部件。掩埋的導(dǎo)電層30可經(jīng)ρ型摻雜或經(jīng)η型摻雜。 掩埋的導(dǎo)電層30中的摻雜濃度為在自約3. OX 1019/cm3至約5. OX 1021/cm3的范圍內(nèi)，且優(yōu)選在自約1. OX 102°/cm3至約5. OXlO2Vcm3的范圍內(nèi)。掩埋的導(dǎo)電層30的電阻率優(yōu)選為約 1. 0Χ1(Γ3 Ω-cm 或更小。根據(jù)本發(fā)明，掩埋的導(dǎo)電層30的深度(其為掩埋的導(dǎo)電層30的頂表面與半導(dǎo)體襯底8的頂表面(例如，半導(dǎo)體層10與柵極電介質(zhì)32之間的界面)之間的垂直距離)并不如在現(xiàn)有技術(shù)中般受注入至透穿件中的所注入摻雜劑的最大投射范圍限制，而僅受形成于半導(dǎo)體襯底8中的接觸溝槽的深度限制。根據(jù)現(xiàn)有技術(shù)，對(duì)于不超過(guò)lMeV(為市售離子注入器的限值)的離子注入能量，常規(guī)透穿件的深度對(duì)于經(jīng)η型摻雜的透穿件而言被局限于不超過(guò)1. 2微米的范圍，且對(duì)于經(jīng)ρ型摻雜的透穿件而言被局限于不超過(guò)1. 8微米的范圍。 然而，本發(fā)明中接觸溝槽的深度并不受這樣的約束限制，而可超過(guò)2. 0微米且可達(dá)到8. 0微米，由此使得能夠?qū)⒀诼竦膶?dǎo)電層30設(shè)置于大于2. 0微米的深度處。或者，掩埋的導(dǎo)電層 30的深度可處于小于2. 0微米的深度或處于小于1. 8微米的深度，該深度為在現(xiàn)有技術(shù)中公知的常規(guī)掩埋導(dǎo)電層的深度。通過(guò)在本領(lǐng)域中熟知的方法在半導(dǎo)體襯底8中形成淺溝槽隔離20。舉例而言，當(dāng)在半導(dǎo)體襯底8上形成襯墊介電層之后，將淺溝槽光刻構(gòu)圖在光致抗蝕劑材料上，且通過(guò)反應(yīng)性離子蝕刻(RIE)將該圖形轉(zhuǎn)移至半導(dǎo)體襯底8中。以介電材料且視需要以合適的襯里填充淺溝槽。隨后利用襯墊介電層作為終止層而使填充材料平坦化。隨后去除襯墊介電層中的一些。至少一個(gè)半導(dǎo)體器件被形成在半導(dǎo)體襯底上。在圖2中的示例性結(jié)構(gòu)中，示出兩個(gè)M0SFET。圖2中的兩個(gè)MOSFET僅為了說(shuō)明性目的而示出，且并不限制本發(fā)明的范疇。任何雙極器件和/或互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件(諸如，雙極晶體管、M0SFET、二極管、電熔絲及無(wú)源部件(電阻器、電容器、電感器、變?nèi)荻O管等))可根據(jù)本領(lǐng)域中已知的方法形成于半導(dǎo)體襯底8中或半導(dǎo)體襯底8上。參看圖3，可優(yōu)選通過(guò)至半導(dǎo)體襯底8的在掩埋的導(dǎo)電層30之上的區(qū)域中的離子注入而形成所注入柱形半導(dǎo)體區(qū)51。通常，注入的柱形半導(dǎo)體區(qū)51的面積小于掩埋導(dǎo)電層 30的面積。優(yōu)選地，注入的柱形半導(dǎo)體區(qū)51以在自約3.0X1019/cm3至約5.0X1021/cm3的范圍內(nèi)且優(yōu)選在自約1. OX 102°/cm3至約5. OX 102°/cm3的范圍內(nèi)的摻雜劑濃度由具有與掩埋的導(dǎo)電層30的導(dǎo)電類(lèi)型相同的導(dǎo)電類(lèi)型的摻雜劑進(jìn)行摻雜。注入的柱形半導(dǎo)體區(qū)51的電阻率通常為約1.0X10_3Q-cm或更小。注入的柱形半導(dǎo)體區(qū)51如圖3中所示可接觸掩埋的導(dǎo)電層30，或其可不接觸掩埋的導(dǎo)電層30。或者，在實(shí)踐本發(fā)明時(shí)可不使用注入的柱形半導(dǎo)體區(qū)51，S卩，注入的柱形半導(dǎo)體區(qū)51為可選的。注入的柱形半導(dǎo)體區(qū)51可以，或可以不，接觸掩埋的導(dǎo)電層30。若掩埋的導(dǎo)電層30的深度在常規(guī)離子注入中注入離子的投射范圍內(nèi)，則優(yōu)選注入的柱形半導(dǎo)體區(qū)51接觸掩埋的導(dǎo)電層30。注入的柱形半導(dǎo)體區(qū)51的功能為隨后提供經(jīng)摻雜的半導(dǎo)體區(qū)，該經(jīng)摻雜的半導(dǎo)體區(qū)向同樣將隨后形成的溝槽接觸硅化物提供并行導(dǎo)電路徑。通過(guò)經(jīng)摻雜的半導(dǎo)體區(qū)的使用而實(shí)現(xiàn)的額外電流路徑為有益的，但在本發(fā)明的實(shí)踐中并非為必要的。自對(duì)準(zhǔn)硅化物(salicide)掩蔽介電層60被形成在半導(dǎo)體襯底8之上和可能在此點(diǎn)處存在于半導(dǎo)體襯底8上的其它半導(dǎo)體器件上。自對(duì)準(zhǔn)硅化物為指如在本領(lǐng)域中公知的自對(duì)準(zhǔn)式硅化物(self-aligned silicide)。自對(duì)準(zhǔn)硅化物掩蔽介電層60包含介電材料， 該介電材料在硅化制程期間防止在安置在介電材料的一側(cè)上的半導(dǎo)體材料與安置在介電材料的另一側(cè)上的金屬層之間形成硅化物。具體而言，自對(duì)準(zhǔn)硅化物掩蔽介電層60可包含氮化硅、二氧化硅、氮氧化硅、高K介電材料或其疊層，且優(yōu)選包含氮化硅。自對(duì)準(zhǔn)硅化物掩蔽介電材料60的厚度可在自約5納米至約100納米的范圍內(nèi)，且優(yōu)選系在自約30納米至約70納米的范圍內(nèi)。自對(duì)準(zhǔn)硅化物掩蔽介電層60可，或可不，向下伏結(jié)構(gòu)施加應(yīng)力。亦可使用可能彼此間完全上覆或部分上覆的多個(gè)自對(duì)準(zhǔn)硅化物掩蔽介電層60。參看圖5，光致抗蝕劑材料61被施加在自對(duì)準(zhǔn)硅化物掩蔽介電層60的頂表面上，且被光刻構(gòu)圖以界定用于接觸溝槽的區(qū)域。若注入的柱形半導(dǎo)體區(qū)51形成于半導(dǎo)體襯底8 中，則光致抗蝕劑材料61中的開(kāi)口 0優(yōu)選與注入的柱形半導(dǎo)體區(qū)51的區(qū)域的至少一部分重迭。優(yōu)選地，光致抗蝕劑材料61中的界定接觸溝槽的區(qū)域的開(kāi)口 0在此情況下位于注入的柱形半導(dǎo)體區(qū)51的區(qū)域中。參看圖6，通過(guò)蝕刻半導(dǎo)體襯底8的曝露區(qū)域(例如，通過(guò)反應(yīng)性離子蝕刻(RIE)) 直接在光致抗蝕劑材料61中的開(kāi)口 0下面的半導(dǎo)體襯底8中形成接觸溝槽63。接觸溝槽 63的深度可與掩埋的導(dǎo)電層30的深度相同，或其可超過(guò)掩埋的導(dǎo)電層30的深度。如在附圖2的段落中的一者中所論述，接觸溝槽63的深度可超過(guò)2. 0微米且可達(dá)到8. 0微米，或者可處于小于2. 0微米的深度或處于小于1. 8微米的深度，該深度為在本領(lǐng)域中已知的常規(guī)掩埋的導(dǎo)電層的深度。相應(yīng)地，接觸溝槽63的深度可在自約2. 0微米至約8. 0微米的范圍內(nèi)，或者可在等于或小于約2. 0微米的范圍內(nèi)。接觸溝槽63可具有錐形(tapered)側(cè)壁，該側(cè)壁具有自水平表面量測(cè)的小于90° 的角。圓錐角(taper angle)可在自約60°至約90°的范圍內(nèi)，且優(yōu)選系在自約73°至約 85°的范圍內(nèi)。若光致抗蝕劑材料61中的開(kāi)口 0與注入的柱形半導(dǎo)體區(qū)51的區(qū)域的至少一部分重迭，則直接在開(kāi)口 0下面的一定體積的注入的柱形半導(dǎo)體區(qū)51被去除。經(jīng)摻雜的半導(dǎo)體區(qū)52至少形成在接觸溝槽63的側(cè)壁的一部分上。若光致抗蝕劑材料61中的界定接觸溝槽63的區(qū)域的開(kāi)口 0位于注入的柱形半導(dǎo)體區(qū)51的區(qū)域內(nèi)，則注入的柱形半導(dǎo)體區(qū)51 的中心部分經(jīng)去除，使得注入的柱形半導(dǎo)體區(qū)51的形成了經(jīng)摻雜的半導(dǎo)體區(qū)52的剩余部分在中間具有孔，該孔對(duì)應(yīng)于接觸溝槽63的形狀。在此狀況下，經(jīng)摻雜半導(dǎo)體區(qū)52與環(huán)面 (torus)在拓?fù)渖袭愘|(zhì)同形，即，經(jīng)摻雜半導(dǎo)體區(qū)52可通過(guò)連續(xù)拉伸及彎曲而轉(zhuǎn)變?yōu)橐画h(huán)面。參看圖7，通過(guò)諸如灰化的常規(guī)方法去除光致抗蝕劑材料61。如必要可執(zhí)行合適的表面清潔。根據(jù)本發(fā)明的第一實(shí)施例，自半導(dǎo)體表面上去除自對(duì)準(zhǔn)硅化物掩蔽介電層60，如圖8中所示出需要在該半導(dǎo)體表面上形成硅化物。除非在半導(dǎo)體表面上需要未經(jīng)硅化的部分(即，將作為未經(jīng)硅化的半導(dǎo)體表面而留下的部分)，否則完全去除自對(duì)準(zhǔn)硅化物掩蔽介電層60。若需要一些未經(jīng)硅化的半導(dǎo)體表面，則自對(duì)準(zhǔn)硅化物掩蔽介電層60的直接位于將保持不被硅化的半導(dǎo)體表面上的部分保持在半導(dǎo)體結(jié)構(gòu)上，而去除自對(duì)準(zhǔn)硅化物掩蔽介電層60的剩余部分。此通常通過(guò)以下操作而達(dá)成將另一光致抗蝕劑材料(未圖示)施加在自對(duì)準(zhǔn)硅化物掩蔽介電層60上，且構(gòu)圖該光致抗蝕劑材料以?xún)H去除在需要形成硅化物的半導(dǎo)體表面上的自對(duì)準(zhǔn)硅化物掩蔽介電層60的部分。硅化物并不形成在絕緣體表面上 (諸如，并不形成在淺溝槽隔離20上或柵極間隔物34上)而無(wú)關(guān)于在該等絕緣體表面上存在或不存在自對(duì)準(zhǔn)硅化物掩蔽介電層60。在示出于圖8中的根據(jù)本發(fā)明的示例性結(jié)構(gòu)中， 自?xún)蓚€(gè)MOSFET上去除自對(duì)準(zhǔn)硅化物掩蔽介電層60，使得自對(duì)準(zhǔn)硅化物可形成在源極和漏極區(qū)35上且形成于柵極導(dǎo)體33上。參看圖9，金屬層70通過(guò)在現(xiàn)有技術(shù)中熟知的方法(諸如濺射)沉積于半導(dǎo)體襯底8上。金屬層70包含可形成硅化物的金屬，諸如，Ta、Ti、W、Co、Ni、Pt、其它耐火金屬，及其合金。金屬層70的沉積在溝槽63的側(cè)壁上或在其它垂直表面上可具有小于100%的臺(tái)階覆蓋(st印coverage) 0金屬層70的厚度通常足夠厚以提供多于在對(duì)包括接觸溝槽63 的側(cè)壁的所有曝露半導(dǎo)體表面的后續(xù)硅化制程期間所消耗的金屬的金屬?；蛘?，在金屬的供應(yīng)不受限制的情況下，金屬層70的一些部分(諸如，接觸溝槽63的側(cè)壁)可具有少于在硅化制程期間被消耗的材料的材料。參看圖10，至少一個(gè)硅化退火被執(zhí)行以使金屬層70與直接在下面的半導(dǎo)體材料 (包括掩埋的導(dǎo)電層30及接觸溝槽63的側(cè)壁中的材料)反應(yīng)，以形成溝槽接觸硅化物78 和可選的至少一個(gè)金屬硅化物區(qū)76。其后(例如)通過(guò)濕式蝕刻去除金屬層70中的未反應(yīng)的材料。溝槽接觸硅化物78包含接觸掩埋的導(dǎo)電層30的底部溝槽接觸硅化物78B、形成于接觸溝槽63的側(cè)壁上且鄰接底部溝槽接觸硅化物78B的側(cè)壁溝槽接觸硅化物78S、位于半導(dǎo)體襯底8的頂表面上且鄰接側(cè)壁溝槽接觸硅化物78S的頂部溝槽接觸硅化物78T。 位于半導(dǎo)體襯底8的頂表面上且鄰接側(cè)壁溝槽接觸硅化物78S (即，與側(cè)壁溝槽接觸硅化物 78S毗鄰)的硅化物材料包含頂部溝槽接觸硅化物78T。頂部溝槽接觸硅化物78T可充當(dāng)另一半導(dǎo)體器件的部件。至少一個(gè)金屬硅化物區(qū)76與溝槽接觸硅化物78T分離，S卩，與溝槽接觸硅化物78T不毗鄰。然而，該至少一個(gè)金屬硅化物區(qū)76與頂部溝槽接觸硅化物78T 具有基本上相同的組成和厚度。側(cè)壁溝槽接觸硅化物78S可如圖10中所示形成于經(jīng)摻雜的半導(dǎo)體區(qū)52上，或在并未形成經(jīng)摻雜半導(dǎo)體區(qū)52的情況下形成于半導(dǎo)體層10的包含接觸溝槽63的側(cè)壁的部分上。底部溝槽接觸硅化物78B、側(cè)壁溝槽接觸硅化物78S及頂部溝槽接觸硅化物78T可通過(guò)以下操作而具有基本上相同的厚度在溝槽接觸硅化物78形成于其上的接觸溝槽63 中沉積足夠厚度的金屬層70，使得硅化物形成并不受金屬的供應(yīng)限制?；蛘?，可通過(guò)限制接觸溝槽63中的金屬量，而使底部溝槽接觸硅化物78B的厚度和側(cè)壁溝槽接觸硅化物78S的厚度小于頂部溝槽接觸硅化物78T的厚度。根據(jù)本發(fā)明的第一實(shí)施例，所有硅化物(即，底部溝槽接觸硅化物78B、側(cè)壁溝槽接觸硅化物78S、頂部溝槽接觸硅化物78T及至少一個(gè)金屬硅化物區(qū)76)具有基本上相同的組成(除下伏半導(dǎo)體材料中由摻雜劑類(lèi)型及濃度的改變引起的微小變化外)。參看圖11，中段制程(MOL)電介質(zhì)92沉積于半導(dǎo)體襯底8的表面及半導(dǎo)體襯底8 上的半導(dǎo)體結(jié)構(gòu)上，且經(jīng)平坦化。MOL電介質(zhì)92填充接觸溝槽63。接觸過(guò)孔形成于MOL電介質(zhì)92中且以金屬填充以形成接觸過(guò)孔98，該接觸過(guò)孔98接觸頂部溝槽接觸硅化物78T。根據(jù)本發(fā)明的第二實(shí)施例，在圖7及以上隨附段落中描述的光致抗蝕劑61的去除之后并不去除硅化物掩蔽介電層60。替代地，如圖12中所示，第一金屬層72通過(guò)在本領(lǐng)域中熟知的方法(諸如濺射)沉積于半導(dǎo)體襯底8上。第一金屬層72包含可形成硅化物的金屬，諸如，Ta、Ti、W、Co、Ni、Pt、其它耐火金屬，及其合金。第一金屬層72的沉積在接觸溝槽63的側(cè)壁上或在其它垂直表面上可具有小于100%的臺(tái)階覆蓋。第一金屬層72的厚度通常足夠厚以提供多于在對(duì)包括接觸溝槽63的側(cè)壁的所有曝露半導(dǎo)體表面的后續(xù)硅化制程期間所消耗的金屬的金屬?；蛘撸艚佑|溝槽63的側(cè)壁上的臺(tái)階覆蓋小于100%，則在第一金屬的供應(yīng)不受限制的情況下，第一金屬層72的一些部分(諸如，接觸溝槽63的側(cè)壁) 可具有少于在第一硅化制程期間被消耗的材料的材料。參看圖13，在第一硅化制程期間執(zhí)行至少一個(gè)第一硅化退火以使第一金屬層72 與直接在接觸溝槽63下面的半導(dǎo)體材料反應(yīng)。掩埋的導(dǎo)電層30中的材料與第一金屬層72
11反應(yīng)以形成第一級(jí)溝槽接觸硅化物74的底部部分。接觸溝槽63的側(cè)壁上的半導(dǎo)體材料與第一金屬層72反應(yīng)以形成第一級(jí)溝槽接觸硅化物74的側(cè)壁部分。其后(例如)通過(guò)濕式蝕刻去除第一金屬層72中的未反應(yīng)的材料。第一級(jí)溝槽接觸硅化物74的厚度或第一級(jí)厚度通過(guò)以下操作而在第一級(jí)溝槽接觸硅化物74的各部分上優(yōu)選基本上相同在該至少一個(gè)硅化退火之前在接觸溝槽63中沉積足夠厚度的第一金屬層72，使得硅化物形成不受金屬的供應(yīng)限制。參看圖14，自上面需要形成硅化物的半導(dǎo)體表面上去除自對(duì)準(zhǔn)硅化物掩蔽介電層 60。除非在半導(dǎo)體表面上需要未經(jīng)硅化的部分(即，將作為未經(jīng)硅化半導(dǎo)體表面而留下的部分)，否則完全去除自對(duì)準(zhǔn)硅化物掩蔽介電層60。若需要一些未經(jīng)硅化的半導(dǎo)體表面，則自對(duì)準(zhǔn)硅化物掩蔽介電層60的直接位于將保持不被硅化的半導(dǎo)體表面上的部分保持于半導(dǎo)體結(jié)構(gòu)上，而去除自對(duì)準(zhǔn)硅化物掩蔽介電層60的剩余部分。在附圖8的以上段落中描述的相同方法可用以構(gòu)圖自對(duì)準(zhǔn)硅化物掩蔽介電層60。參看圖15，第二金屬層80通過(guò)現(xiàn)有技術(shù)中熟知的方法(諸如濺射)沉積于半導(dǎo)體襯底8上和第一級(jí)溝槽接觸硅化物74上。第二金屬層80包含可形成硅化物的金屬，諸如， Ta、Ti、W、Co、Ni、Pt、其它耐火金屬，及其合金。第二金屬層80可與第一金屬層72包含相同材料，或者可包含不同材料。同樣，第二金屬層80的厚度可與第一金屬層72的厚度相同或不同。第二金屬層80的沉積在第一級(jí)溝槽接觸硅化物74的側(cè)壁部分上或在其它垂直表面上可具有小于100%的臺(tái)階覆蓋。第二金屬層80的厚度通常足夠厚以提供多于在對(duì)包括接觸溝槽63的側(cè)壁的所有曝露半導(dǎo)體表面的后續(xù)硅化制程期間所消耗的金屬的金屬?；蛘?，若第一級(jí)溝槽接觸硅化物74的側(cè)壁上的臺(tái)階覆蓋小于100%，則在第二金屬的供應(yīng)不受限制的情況下，第二金屬層80的一些部分(諸如，第一級(jí)溝槽接觸硅化物74的側(cè)壁部分上的部分)可具有少于在第二硅化制程期間被消耗的材料的材料。參看圖16，在第二硅化制程期間執(zhí)行至少一個(gè)第二硅化退火以使第二金屬層80 與直接在下面的半導(dǎo)體材料(包括半導(dǎo)體襯底8的頂表面上、掩埋的導(dǎo)電層30及接觸溝槽 63的側(cè)壁中的半導(dǎo)體材料)反應(yīng)，以形成溝槽接觸硅化物90和可選的至少一個(gè)金屬硅化物區(qū)86。其后(例如)通過(guò)濕式蝕刻去除第二金屬層80中的未反應(yīng)的材料。根據(jù)本發(fā)明的第二實(shí)施例的溝槽接觸硅化物90包含接觸掩埋的導(dǎo)電層30的底部溝槽接觸硅化物90B、形成于接觸溝槽63的側(cè)壁上且鄰接底部溝槽接觸硅化物90B的側(cè)壁溝槽接觸硅化物90S、位于半導(dǎo)體襯底8的頂表面上且鄰接側(cè)壁溝槽接觸硅化物90S的頂部溝槽接觸硅化物90T。位于半導(dǎo)體襯底8的頂表面上且鄰接側(cè)壁溝槽接觸硅化物90S (即， 與側(cè)壁溝槽接觸硅化物90S毗鄰)的硅化物材料包含頂部溝槽接觸硅化物90T。頂部溝槽接觸硅化物90T可充當(dāng)另一半導(dǎo)體器件的部件。該至少一個(gè)金屬硅化物區(qū)86與溝槽接觸硅化物90T分離，即，與溝槽接觸硅化物90T不毗鄰。然而，該至少一個(gè)金屬硅化物區(qū)86與頂部溝槽接觸硅化物90T具有基本上相同的組成和厚度(除了由摻雜劑類(lèi)型和濃度的差異引起的變化外)。側(cè)壁溝槽接觸硅化物90S可如圖16中所示形成于經(jīng)摻雜的半導(dǎo)體區(qū)52 上，或在并未形成經(jīng)摻雜半導(dǎo)體區(qū)52的情況下形成于半導(dǎo)體層8的包含接觸溝槽63的側(cè)壁的部分上。對(duì)于硅化物材料，底部溝槽接觸硅化物90B與側(cè)壁溝槽接觸硅化物90S具有基本上相同的組成或如本文中所描述的“第一組成”。第一組成通過(guò)以下各項(xiàng)來(lái)確定第一金屬層72、第二金屬層80的組成，第一硅化退火的處理參數(shù)和第二硅化退火的處理參數(shù)。底部溝槽接觸硅化物90B與側(cè)壁溝槽接觸硅化物90S可通過(guò)以下操作而具有基本上相同的厚度或第一硅化物厚度沉積足夠厚度的第一金屬層72，以及在處理步驟期間沉積足夠厚度的第二金屬層80，使得第一硅化物厚度僅通過(guò)退火制程而并不通過(guò)任一金屬沉積制程的臺(tái)階覆蓋來(lái)判定。歸因于第二硅化制程期間接觸溝槽63的側(cè)壁上及底部上的半導(dǎo)體材料的額外硅化，第一硅化物厚度通常大于在第二硅化制程之前的第一級(jí)溝槽接觸硅化物74的第一級(jí)厚度。頂部溝槽接觸硅化物90T以及至少一個(gè)金屬硅化物區(qū)86包含在第二硅化制程期間形成的硅化物，且具有基本上相同的組成或如本文中所描述的“第二組成”。第二組成僅通過(guò)第二金屬層80的組成以及第二硅化退火的處理參數(shù)來(lái)確定。第一組成與第二組成相同或不同。若第一金屬層72與第二金屬層80具有不同組成，則第一組成與第二組成不同。頂部溝槽接觸硅化物90T與至少一個(gè)金屬硅化物區(qū)86具有基本上相同的厚度或第二硅化物厚度。一般而言，第二硅化物厚度與第一硅化物厚度不同。通常，第一硅化物厚度大于第二硅化物厚度。若不同材料在某些退火條件下用于第一金屬層72與第二金屬層 80，則有可能第二硅化物厚度將大于第一硅化物厚度。第一硅化物厚度和第二硅化物厚度兩者可在自約5納米至約60納米的范圍內(nèi)，且更優(yōu)選在自約15納米至約40納米的范圍內(nèi)。參看圖17，中段制程(MOL)電介質(zhì)92沉積在半導(dǎo)體襯底8的表面及半導(dǎo)體襯底8 上的半導(dǎo)體結(jié)構(gòu)上，且經(jīng)平坦化。MOL電介質(zhì)92填充接觸溝槽63。接觸過(guò)孔孔形成于MOL 電介質(zhì)92中且以金屬填充以形成接觸過(guò)孔98，該接觸過(guò)孔98接觸頂部溝槽接觸硅化物 90T。圖17中的結(jié)構(gòu)具有經(jīng)摻雜的半導(dǎo)體區(qū)52，其鄰接側(cè)壁溝槽接觸硅化物90S與掩埋的導(dǎo)電層30。經(jīng)摻雜的半導(dǎo)體區(qū)52與環(huán)面在拓?fù)渖袭愘|(zhì)同形，即，經(jīng)摻雜的半導(dǎo)體區(qū)52可通過(guò)連續(xù)拉伸及彎曲而轉(zhuǎn)變?yōu)榄h(huán)面。參看圖18，示出根據(jù)本發(fā)明的第二實(shí)施例的第一替代示例性結(jié)構(gòu)。在圖18中的結(jié)構(gòu)中，經(jīng)摻雜的半導(dǎo)體區(qū)52鄰接側(cè)壁溝槽接觸硅化物90S。然而，不同于圖17中的結(jié)構(gòu)， 經(jīng)摻雜的半導(dǎo)體區(qū)52并不鄰接掩埋的導(dǎo)電層30。此狀況下的掩埋的導(dǎo)電層的深度可能超過(guò)1.8微米或至基于硅的半導(dǎo)體襯底中的常規(guī)離子注入中注入離子的最大投射范圍，且由此可以在自約2. 0微米至約8. 0微米的范圍內(nèi)。經(jīng)摻雜的半導(dǎo)體區(qū)52亦與環(huán)面在拓?fù)渖袭愘|(zhì)同形，即，經(jīng)摻雜的半導(dǎo)體區(qū)52可通過(guò)連續(xù)拉伸及彎曲而轉(zhuǎn)變?yōu)橐画h(huán)面。參看圖19，示出根據(jù)本發(fā)明的第二實(shí)施例的第二替代示例性結(jié)構(gòu)。在圖19的結(jié)構(gòu)中，不存在經(jīng)摻雜的半導(dǎo)體區(qū)52，且側(cè)壁溝槽接觸硅化物形成在半導(dǎo)體層8的位于接觸溝槽63的側(cè)壁上的部分上。根據(jù)本發(fā)明的第一實(shí)施例的對(duì)應(yīng)于圖18及圖19的結(jié)構(gòu)及其制造方法可由本領(lǐng)域的技術(shù)人員從圖11、圖18以及圖19得出，且明確地涵蓋于本文中。根據(jù)本發(fā)明的兩個(gè)實(shí)施例，歸因于溝槽接觸硅化物78中的硅化物材料的低電阻率，自接觸過(guò)孔98經(jīng)由溝槽接觸78至掩埋的導(dǎo)電層的電流路徑的電阻低于根據(jù)現(xiàn)有技術(shù)的具有相當(dāng)尺寸的自接觸過(guò)孔經(jīng)由常規(guī)透穿件至掩埋的導(dǎo)電層的電流路徑的電阻。雖然經(jīng)摻雜的半導(dǎo)體區(qū)52通過(guò)提供至側(cè)壁溝槽接觸硅化物(78S或90 的并行電路徑而進(jìn)一步減小傳導(dǎo)路徑的電阻，但總電阻的減小并非為實(shí)質(zhì)的，這是由于硅化物的電導(dǎo)率通常比經(jīng)最重度摻雜的半導(dǎo)體材料的電導(dǎo)率也要高兩個(gè)數(shù)量級(jí)。另外，由于本發(fā)明允許形成超過(guò)離子注入制程中所注入的離子的投射范圍(即，超過(guò)2.0微米的深度)的接觸溝槽63，所以根據(jù)本發(fā)明，掩埋的導(dǎo)電層30可相應(yīng)地具有超過(guò)離子注入制程中注入離子的投射范圍的深度。 雖然已關(guān)于特定實(shí)施例描述了本發(fā)明，但顯然，鑒于前述描述，眾多替代例、修改及變化對(duì)于本領(lǐng)域的技術(shù)人員將顯而易見(jiàn)。因此，本發(fā)明意欲涵蓋在本發(fā)明及以下申請(qǐng)專(zhuān)利范圍的范疇及精神內(nèi)的所有這樣的替代例、修改及變化。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，其包含半導(dǎo)體襯底中的掩埋的導(dǎo)電層；接觸所述掩埋的導(dǎo)電層并接觸所述半導(dǎo)體層的頂表面的溝槽接觸硅化物；以及位于所述溝槽接觸硅化物上及其內(nèi)的中段制程(MOL)電介質(zhì)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，還包含接觸所述溝槽接觸硅化物并由所述MOL電介質(zhì)圍繞的接觸過(guò)孔。
3.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述溝槽接觸硅化物具有錐形側(cè)壁。
4.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述掩埋的導(dǎo)體層位于在從約2.0微米至約 8.0微米的范圍內(nèi)的深度處。
5.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，還包含直接在所述溝槽接觸硅化物下面的經(jīng)摻雜的半導(dǎo)體區(qū)。
6.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述溝槽接觸硅化物包括接觸所述掩埋的導(dǎo)電層的底部溝槽接觸硅化物；鄰接所述底部溝槽接觸硅化物的側(cè)壁溝槽接觸硅化物；以及位于所述半導(dǎo)體襯底的頂表面上并鄰接所述側(cè)壁溝槽接觸硅化物的頂部溝槽接觸硅化物。
7.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中所述底部溝槽接觸硅化物、所述側(cè)壁溝槽接觸硅化物以及所述頂部溝槽接觸硅化物具有基本上相同的組成。
8.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中所述底部溝槽接觸硅化物和所述側(cè)壁溝槽接觸硅化物具有第一厚度，所述頂部溝槽接觸硅化物具有第二厚度，其中所述第一厚度與所述第二厚度不同。
9.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，其中所述底部溝槽接觸硅化物和所述側(cè)壁溝槽接觸硅化物具有第一組成，所述頂部溝槽接觸硅化物具有第二組成，以及所述第一組成與所述第二組成不同。
10.根據(jù)權(quán)利要求6的半導(dǎo)體結(jié)構(gòu)，還包含接觸所述溝槽接觸硅化物并由所述MOL電介質(zhì)圍繞的接觸過(guò)孔；以及直接在所述溝槽接觸硅化物下面的經(jīng)摻雜的半導(dǎo)體區(qū)，其中所述經(jīng)摻雜的半導(dǎo)體區(qū)接觸所述掩埋的導(dǎo)電層并與環(huán)面在拓?fù)渖袭愘|(zhì)同形，所述溝槽接觸硅化物具有錐形側(cè)壁，以及所述掩埋的導(dǎo)體層位于淺溝槽隔離下方且與所述淺溝槽隔離分離。
11.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括在半導(dǎo)體襯底中形成掩埋的導(dǎo)電層；形成接觸溝槽，所述接觸溝槽從所述半導(dǎo)體襯底的頂表面延伸至所述掩埋的導(dǎo)電層上；以及在相同處理步驟期間形成溝槽接觸硅化物和至少一個(gè)金屬硅化物區(qū)，其中所述溝槽接觸硅化物接觸所述掩埋的導(dǎo)電層，延伸至所述半導(dǎo)體襯底的所述頂表面，且與所述至少一個(gè)金屬硅化物區(qū)具有基本上相同的組成。
12.根據(jù)權(quán)利要求11的方法，還包含在所述半導(dǎo)體襯底的所述頂表面上形成介電層；以及在形成接觸溝槽之前光刻構(gòu)圖并蝕刻在所述掩埋的導(dǎo)電層之上的所述介電層的一部分。
13.根據(jù)權(quán)利要求12的方法，還包括在所述溝槽接觸硅化物和所述至少一個(gè)金屬硅化物區(qū)的所述形成之前去除所述介電層。
14.根據(jù)權(quán)利要求13的方法，還包括形成經(jīng)摻雜的半導(dǎo)體區(qū)，其中所述經(jīng)摻雜的半導(dǎo)體區(qū)直接位于所述溝槽接觸硅化物下面并接觸所述掩埋的導(dǎo)電層。
15.根據(jù)權(quán)利要求13的方法，其中所述掩埋的導(dǎo)電層的深度在從約2.0微米至約8. 0 微米的范圍內(nèi)。
16.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括 在半導(dǎo)體襯底中形成掩埋的導(dǎo)電層；形成接觸溝槽，所述接觸溝槽從所述半導(dǎo)體襯底的頂表面延伸至所述掩埋的導(dǎo)電層上；執(zhí)行第一硅化制程以形成底部溝槽接觸硅化物和側(cè)壁溝槽接觸硅化物，其中所述底部溝槽接觸硅化物接觸所述掩埋的導(dǎo)電層，以及所述側(cè)壁溝槽接觸硅化物鄰接所述底部溝槽接觸硅化物；以及執(zhí)行第二硅化制程以形成頂部溝槽接觸硅化物，其中所述頂部溝槽接觸硅化物被形成在所述半導(dǎo)體襯底的頂表面上。
17.根據(jù)權(quán)利要求16的方法，還包括在所述半導(dǎo)體襯底的所述頂表面上形成介電層；以及在形成接觸溝槽之前光刻構(gòu)圖并蝕刻在所述掩埋的導(dǎo)電層之上的所述介電層的一部分。
18.根據(jù)權(quán)利要求17的方法，還包括在所述第一硅化制程的所述執(zhí)行之后且在所述第二硅化制程的所述執(zhí)行之前去除所述介電層。
19.根據(jù)權(quán)利要求17的方法，還包括形成經(jīng)摻雜的半導(dǎo)體區(qū)，其中所述經(jīng)摻雜的半導(dǎo)體區(qū)直接位于所述溝槽接觸硅化物下面并接觸所述掩埋的導(dǎo)電層。
20.根據(jù)權(quán)利要求17的方法，還包括以中段制程(MOL)電介質(zhì)填充所述接觸溝槽，其中所述MOL電介質(zhì)直接接觸所述溝槽接觸硅化物。
全文摘要
一種溝槽接觸硅化物(78)被形成在接觸溝槽的內(nèi)壁上，所述接觸溝槽到達(dá)半導(dǎo)體襯底(8)中的掩埋的導(dǎo)電層(30)以降低透穿件結(jié)構(gòu)的寄生電阻。所述溝槽接觸硅化物(78)被形成在所述溝槽的底部處、側(cè)壁上以及所述半導(dǎo)體襯底(8)的頂表面的一部分上。所述溝槽隨后以中段制程(MOL)電介質(zhì)加以填充。接觸過(guò)孔(98)被形成在所述溝槽接觸硅化物(78)上。所述溝槽接觸硅化物(78)可經(jīng)由與金屬層的單一硅化反應(yīng)或經(jīng)由與多個(gè)金屬層的多個(gè)硅化反應(yīng)而形成。
文檔編號(hào)H01L21/768GK102210019SQ200980144969
公開(kāi)日2011年10月5日 申請(qǐng)日期2009年10月27日 優(yōu)先權(quán)日2008年11月12日
發(fā)明者B·A·奧爾納, D·C·謝里丹, D·D·庫(kù)爾鮑, J·B·約翰遜, J·S·納科斯, P·J·林德格倫, R·M·拉塞爾, 劉學(xué)鋒 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司