專(zhuān)利名稱(chēng)：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在源極/漏極區(qū)域(S/D)形成有金屬間化合物的MOS型半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在以Fin-FET、Tri-gate MOSFET為代表的立體結(jié)構(gòu)MOSFET的S/D部形成工序中， 隨著微細(xì)化的進(jìn)展明顯存在如下問(wèn)題難以確?；陔x子注入的注入雜質(zhì)分布控制性；以及非結(jié)晶(amorphous)化的薄膜翅片(Fin)部的再結(jié)晶化困難。針對(duì)這些問(wèn)題，提出了不需要伴隨非晶化程度的高劑量離子注入的金屬S/ D-MOSFET(例如，日本特開(kāi)2006-100600號(hào)公報(bào))。在該金屬S/D-M0SFET中，通過(guò)硅化物 (例如，NiSi、Ni(Pt)Si)來(lái)形成S/D部以及擴(kuò)展(extension)部。但是，決定MOSFET的電流驅(qū)動(dòng)能力以及抗短溝道效應(yīng)的擴(kuò)展部和柵極的重疊長(zhǎng)度，不論其重要性如何都一直未進(jìn)行積極的控制。另外，在S/D部中由于鎳(Ni)的堆積量、反應(yīng)時(shí)的溫度偏差等影響，控制Ni的擴(kuò)散也變得困難。特別是，在翅片寬度小于等于30nm的區(qū)域中，所形成的硅化物膜厚的控制變得更困難，產(chǎn)生有將翅片本體完全地硅化的問(wèn)題。當(dāng)將翅片體完全地硅化時(shí)，由于從溝道向由硅化物形成的漏極部的電流路徑受到限制，寄生電阻增大，從而導(dǎo)致大幅度的電流驅(qū)動(dòng)力劣化。而且，在使用了 SOI基板的系統(tǒng)中，局部地引起與起因于BOX層的低熱傳導(dǎo)率的熱梯度相伴的異常生長(zhǎng)、凝聚，硅化物膜厚以及柵極重疊長(zhǎng)度的控制極為困難。專(zhuān)利文獻(xiàn)1 日本特開(kāi)2006-100600號(hào)公報(bào)

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠控制形成在S/D部的金屬間化合物膜的膜厚、能夠?qū)崿F(xiàn)寄生電阻的降低的MOS型半導(dǎo)體器件及其制造方法。另外，本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體器件的制造方法，其特征在于，包括如下工序在作為Si層的一部分且由源極/漏極區(qū)域夾著的溝道區(qū)域上，隔著柵極絕緣膜形成柵極電極；至少在上述源極/漏極區(qū)域上生長(zhǎng)以Ge為主成分的膜；以及通過(guò)使上述以Ge為主成分的膜與金屬進(jìn)行反應(yīng)，形成深度方向的接合位置與上述以Ge為主成分的膜的生長(zhǎng)界面相同的金屬間化合物膜。另外，本發(fā)明的另一個(gè)方式的半導(dǎo)體器件，其特征在于，具備Si層；柵極電極，隔著柵極絕緣膜形成于Si層上的一部分；源極/漏極區(qū)域，夾著上述柵極電極下的溝道區(qū)域形成于上述Si層；以及Ge與金屬的金屬間化合物膜，形成在上述源極/漏極區(qū)域上，離上述Si層越遠(yuǎn)上述柵極電極側(cè)的端面與上述柵極電極之間的距離越長(zhǎng)。根據(jù)本發(fā)明，能夠控制形成在S/D部的金屬間化合物膜的膜厚，能夠?qū)崿F(xiàn)寄生電阻的降低。


圖1是表示第1實(shí)施方式的MOSFET的概要結(jié)構(gòu)的截面圖。圖2是表示熱處理溫度和鍺化合物的形成狀態(tài)的顯微鏡照片。圖3是表示熱處理溫度與薄膜電阻的關(guān)系的圖。圖4是表示熱處理時(shí)間和鍺化合物的形成狀態(tài)的顯微鏡照片。圖5是表示熱處理時(shí)間與薄膜電阻的關(guān)系的圖。圖6是表示形成在Si層上的硅化物層的形狀的截面圖。圖7是表示形成在Si層上的鍺化物層的形狀的截面圖。圖8是表示在S/D部和溝道部的Si層的形狀的截面圖。圖9是表示第1實(shí)施方式的MOSFET的制造工序的截面圖。圖10是表示第1實(shí)施方式的MOSFET的制造工序的截面圖。圖11是表示第1實(shí)施方式的MOSFET的制造工序的截面圖。圖12是表示第1實(shí)施方式的MOSFET的制造工序的截面圖。圖13是表示第1實(shí)施方式的MOSFET的制造工序的截面圖。圖14是表示第3實(shí)施方式的MOSFET的概要結(jié)構(gòu)的截面圖。圖15是表示第3實(shí)施方式的MOSFET的制造工序的截面圖。圖16是表示第3實(shí)施方式的MOSFET的制造工序的截面圖。圖17是表示第3實(shí)施方式的MOSFET的制造工序的截面圖。圖18是表示第3實(shí)施方式的MOSFET的制造工序的截面圖。圖19是表示第5實(shí)施方式的MOSFET的概要結(jié)構(gòu)的截面圖。圖20是表示本發(fā)明的變形例的MOSFET的概要結(jié)構(gòu)的截面圖。圖21是表示本發(fā)明的變形例的MOSFET的概要結(jié)構(gòu)的截面圖。
具體實(shí)施例方式下面，通過(guò)圖示的實(shí)施方式來(lái)說(shuō)明本發(fā)明的詳細(xì)情況。(第1實(shí)施方式)在本實(shí)施方式中，表示使用了 SOI (Silicon On hsulator 絕緣體上硅)基板的 [雜質(zhì)后注入Tri-gate M0SFET]的例子。SOI基板的SOI層膜厚例如設(shè)為50nm。針對(duì)上述的問(wèn)題，在本實(shí)施方式中，在擴(kuò)展部以及S/D部外延生長(zhǎng)Ge或者高( 濃度SiGe。在此基礎(chǔ)上，與以往方法相同地，例如通過(guò)堆積Ni并進(jìn)行熱處理來(lái)進(jìn)行鍺化 (Germanidation)、即形成金屬間化合物(NiGe)。利用Ni在Ge中以及Si中的擴(kuò)散系數(shù)的不同、以及鍺化合物(Germanide)和硅化物(Silicide)的形成溫度域的不同而選擇性地形成鍺化合物，從而進(jìn)行金屬S/D、擴(kuò)展部的控制。未反應(yīng)Ni是通過(guò)HCl藥液處理而去除的。 通過(guò)本方法解決了導(dǎo)致將翅片本體完全地硅化的問(wèn)題，能夠?qū)崿F(xiàn)寄生電阻的降低。圖1(a) (d)是表示本實(shí)施方式的Tri-gate MOSFET的概要結(jié)構(gòu)的截面圖。圖 1(a)是沿著Si翅片的延長(zhǎng)方向的截面圖，圖1(b)是圖1(a)的向視B_B’方向截面圖，圖 1(c)是圖1(a)的向視C-C’方向截面圖，圖1(d)是圖1(a)的向視D_D’方向截面圖。圖中的11表示SOI基板的支撐基板，12表示SOI基板的嵌入絕緣膜，13表示SOI基板的Si層， 14表示柵極絕緣膜，15表示柵極電極，16表示側(cè)壁絕緣膜，17表示MGe層(金屬間化合物膜)。SOI基板的Si層13形成為多個(gè)翅片狀，在與這些Si層13正交的方向形成有多個(gè)柵極電極15。柵極電極15由多晶Si形成，形成為覆蓋Si層13的兩側(cè)面以及上表面。而且，在柵極電極15與Si層13之間形成有Si氧化膜等柵極絕緣膜14。在柵極電極15的側(cè)面形成有由Si氧化膜等構(gòu)成的柵極側(cè)壁絕緣膜16。以?shī)A著由柵極電極15包圍的Si層13的溝道區(qū)域的方式在Si層13形成有源極/漏極區(qū)域(S/ D部)。在該S/D部的表面形成有NiGe層17。這里，NiGe層17只形成在Si層13的表面部，柵極電極15側(cè)的端面具有以結(jié)晶的面方位決定的晶面(facet)。另外，在形成本方法的S/D部以及擴(kuò)展部時(shí)應(yīng)用基于在NiGe層17的形成之后向 NiGe層17的離子注入以及低溫下的活性化退火的方法。因?yàn)樵谛纬蒒iGe層17之后進(jìn)行離子注入，因此解決了非晶化的問(wèn)題。但是，在不明顯存在由擴(kuò)展離子注入引起的非晶化問(wèn)題的情況下，向擴(kuò)展部的離子注入也可以在形成NiGe層17之前。在任意方法中，因?yàn)镹iGe和Si中的雜質(zhì)的固溶限度以及擴(kuò)散系數(shù)不同，在活性化退火時(shí)、或者鍺化物(Germanide)化反應(yīng)時(shí)雜質(zhì)在NiGe/Si界面偏析且活性化率高，能夠形成陡峭的接合界面。本發(fā)明人通過(guò)實(shí)驗(yàn)確認(rèn)了在面方位(100)或者(110)的Si基板之上形成有30nm 的Ge層的試料中，選擇性地形成鍺化合物的溫度區(qū)域。在圖2(a) (c)中表示以不同的溫度對(duì)上述試料進(jìn)行熱處理時(shí)的顯微鏡照片。圖2 (a)是在Si基板上形成有Ge層的狀態(tài)。以250°C對(duì)Ge層上形成有Ni層的該試料進(jìn)行熱處理的情況下，如圖2(b)所示，Ge和Ni基本不反應(yīng)。與此相對(duì)，在以300°C 進(jìn)行熱處理的情況下，如圖2(c)所示，全部的Ge用于鍺化，Ge和Ni進(jìn)行反應(yīng)而形成NiGe 層。此時(shí)，Ni和Si基本不反應(yīng)。這是因?yàn)楣杌瘻囟缺孺N化溫度高。另外，當(dāng)以350°C進(jìn)行熱處理時(shí)，如圖2 (d)所示，形成NiGe層，并且Ni和Si進(jìn)行反應(yīng)而形成NiSi層。這是因?yàn)闇囟茸兏撸琒i也與Ni進(jìn)行反應(yīng)。圖3是表示退火溫度與薄膜電阻的關(guān)系的圖。白圈表示Ge的面方位為(100)的情況，黑圈表示Ge的面方位為(110)的情況。在小于等于250°C的情況下，薄膜電阻變大(特別是(100)的薄膜電阻變大)。這意味著Ni和Ge基本沒(méi)有反應(yīng)。當(dāng)變成大于等于275°C 時(shí)，薄膜電阻下降。這意味著Ni和Ge進(jìn)行反應(yīng)。另外，當(dāng)超過(guò)325°C時(shí)，(100)的薄膜電阻大幅度地下降。這意味著Ni和Si進(jìn)行反應(yīng)。因而，為了只使Ge與Ni進(jìn)行反應(yīng)，可以說(shuō) 275°C 325°C是優(yōu)選的溫度范圍。另外，本發(fā)明人通過(guò)實(shí)驗(yàn)確認(rèn)了在以300°C進(jìn)行熱處理的情況下，基本不影響熱處理時(shí)間而選擇性地形成鍺化合物。在圖4(a) (c)中表示使用與之前相同的試料、以不同的時(shí)間進(jìn)行熱處理時(shí)的顯微鏡照片。如圖4(a)所示可知，在300°C、5分鐘的熱處理時(shí)，進(jìn)行Ni和Ge的反應(yīng)并形成 NiGe。如圖4(b)所示可知，在300°C、10分鐘的熱處理時(shí)，進(jìn)一步進(jìn)行Ni和Ge的反應(yīng)，全部的Ge與Ni進(jìn)行反應(yīng)而成為NiGe。如圖4(c)所示可知，在300°C、20分鐘熱處理時(shí)，NiGe 的量基本不變，Ni和Ge的反應(yīng)已經(jīng)飽和。此時(shí)，基本沒(méi)有發(fā)生Ni和Si的反應(yīng)。圖5是表示相對(duì)于以300°C對(duì)面方位為(100)的Ge層進(jìn)行熱處理時(shí)的退火時(shí)間的薄膜電阻的變化的圖。在開(kāi)始退火時(shí)，薄膜電阻逐漸下降，在10分鐘時(shí)幾乎成為固定，即使退火時(shí)間大于等于10分鐘薄膜電阻也基本沒(méi)有變化。這意味著只有薄薄地形成在Si基板上的Ge與M進(jìn)行反應(yīng)，基底的Si沒(méi)有與M進(jìn)行反應(yīng)。另外，在Fin-FET、"Tri-gate MOSFET的制造中，一般為了降低寄生電阻而大多使用擴(kuò)展部的Si底注外延生長(zhǎng)。但是，在這種方法中，由于底注部和柵極接近而導(dǎo)致的邊緣電容的增大成為問(wèn)題，變成寄生電阻的降低和寄生容量的增大的權(quán)衡。在本方法中，在 Fin-FET以及Tri-gate MOSFET中能夠降低與柵極之間的邊緣電容，還能夠解決上述的問(wèn)題。在圖6(a) (b)以及圖7(a) (b)中，將本方法的結(jié)構(gòu)與以往方法的結(jié)構(gòu)進(jìn)行比較來(lái)表示。圖6以及圖7是說(shuō)明形成在Si層上的硅化物層(或者鍺化物層)的形狀以及邊緣電容產(chǎn)生的情況的圖，(a)是沿著Si層的延長(zhǎng)方向的截面圖，(b)是(a)的向視B-B’方向截面圖。在以往方法中，如圖6(a) (b)所示，由于在Si層13的表面部整體形成NiSi層17， 導(dǎo)致Si底注部和柵極接近而造成的邊緣電容的增大。與此相對(duì)，在本實(shí)施方式中，在從柵極邊緣到S/D觸點(diǎn)插頭的S/D部中選擇生長(zhǎng)的 NiGe層17形成晶面。利用這一點(diǎn)，通過(guò)如圖7(a) (b)所示地形成離柵極邊緣的距離越遠(yuǎn)其生長(zhǎng)膜厚越增加的結(jié)構(gòu)，能夠降低與柵極之間的邊緣電容。即、通過(guò)形成離Si層13越遠(yuǎn) MGe層17的柵極電極15側(cè)的端面和柵極電極15之間的距離變得越長(zhǎng)的晶面，能夠降低與柵極之間的邊緣電容。另外，只有選擇生長(zhǎng)的Ge進(jìn)行鍺化，因此能夠抑制與過(guò)剩硅化相伴的寄生電阻的增大。如圖8(a)所示，在Fin-FET、Tri_gate MOSFET中通常成為問(wèn)題的是因?yàn)镾/D部的翅片本體完全地被硅化而寄生電阻增大。當(dāng)S/D部的翅片本體完全地被硅化時(shí)，在漏極端中寄生電阻增大。另外，為了抑制翅片本體的完全的硅化，如圖8(b)所示，當(dāng)使硅化物層變薄時(shí)，將導(dǎo)致高電阻化。通過(guò)采用如使用在本實(shí)施方式中提出的方法而在翅片本體中心部留下低電阻Si 層那樣的元件結(jié)構(gòu)，能夠降低漏極端的寄生電阻。而且，在通過(guò)上述方法形成的MOSFET中通過(guò)鍺化物形成之前的Ge的選擇生長(zhǎng)來(lái)控制向柵極電極下部的金屬S/D、(擴(kuò)展部)的重疊量Lov，向其柵極寬度方向的偏差大幅度地降低。該Lov的偏差直接成為MOSFET的閾值偏差，因此通過(guò)使用在本實(shí)施方式中提出的方法，能夠?qū)崿F(xiàn)MOSFET偏差的大幅度的降低。而且，在Fin-FET以及Tri-gate MOSFET中，因?yàn)閺臇艠O邊緣到S/D觸點(diǎn)插頭的S/ D部的體積相對(duì)于平面MOSFET減少，所以寄生電阻增大。作為該問(wèn)題的對(duì)策大多使用擴(kuò)展部的Si底注外延生長(zhǎng)。然而，當(dāng)按照縮放規(guī)則縮小柵極觸點(diǎn)節(jié)距(Contacted gate pitch) 時(shí)，底注的外延生長(zhǎng)自身變得困難。而且，底注部和柵極接近而造成的邊緣電容的增大成為問(wèn)題，成為寄生電阻的降低和寄生容量的增大的權(quán)衡。在本實(shí)施方式中，使底注的外延生長(zhǎng)的膜厚與以往方法相比低到5nm 30nm、且形成晶面，從而形成離柵極邊緣的距離越遠(yuǎn)其生長(zhǎng)膜厚越增加的結(jié)構(gòu)。其結(jié)果是能夠自匹配地實(shí)現(xiàn)一邊降低與柵極之間的邊緣電容一邊降低寄生電阻的結(jié)構(gòu)。另外，因?yàn)橹挥羞x擇生長(zhǎng)的Ge進(jìn)行鍺化，因此如圖8 (c)所示，能夠使Si層從S/D到溝道連續(xù)，能夠抑制與過(guò)剩硅化相伴的寄生電阻的增大。通過(guò)這樣地應(yīng)用在本實(shí)施方式提出的金屬S/D，能夠一邊降低寄生電阻一邊將與
6底注的外延生長(zhǎng)相伴的寄生容量的增大抑制在最小限度。另外，能夠?qū)崿F(xiàn)基于側(cè)壁寬度的縮小的、柵極觸點(diǎn)節(jié)距的進(jìn)一步縮小。而且，因?yàn)镾D部的翅片結(jié)構(gòu)被單純化，所以不是Via 型(針對(duì)1個(gè)翅片S/D，各自落下1個(gè)觸點(diǎn)的接觸形狀)而是能夠使用Bar型(針對(duì)多個(gè)翅片S/D部，整理到線(xiàn)上并落下1個(gè)觸點(diǎn)的觸點(diǎn)形狀)的觸點(diǎn)插頭。接著，參照?qǐng)D9(a) (b) 圖14(a) (b)說(shuō)明本實(shí)施方式的制造方法。此外，在圖9 (a) (b) 圖14(a) (b)的截面圖中，(a)相當(dāng)于(b)的向視A_A’方向截面圖。如圖9(a) (b)所示，準(zhǔn)備在Si基板(支撐基板)11上隔著嵌入絕緣膜12形成有 Si層13的SOI基板。在該SOI基板上通過(guò)氮化膜或者氧化膜形成硬掩模層21，之后通過(guò)光刻技術(shù)以及RIE將翅片圖案轉(zhuǎn)印到硬掩模層。將所形成的硬掩模層21用于掩模，通過(guò)將 SOI基板蝕刻到BOX層界面為止，形成Si層13的翅片結(jié)構(gòu)。接著，作為柵極絕緣膜14形成熱氧化、氮化的Si02、SiON, ALD等的Hf02、 HfAlxSiOy^HfAlSiON, A1203、La2O3> HfLaxOy, HfLaSiON, HfLaAlSiO, LaxAlyO 等絕緣膜之后，在其上形成由多晶Si、金屬或者其層疊結(jié)構(gòu)構(gòu)成的柵極電極15。此外，在后述的圖10中沒(méi)有圖示極絕緣膜14。接著，在柵極電極15的兩側(cè)面形成由Si氧化膜、Si氮化膜或者它們的層疊結(jié)構(gòu)構(gòu)成的例如5nm的柵極側(cè)壁絕緣膜16，得到圖10(a) (b)的結(jié)構(gòu)。在該狀態(tài)下，作為Halo注入通過(guò)斜位注入以IO12 IO1W2程度的劑量向nFET注入B、BF2, In等、向pFET注入P、AS、 Sb等雜質(zhì)。但是，該Halo注入不是必須的，也能夠省略。接著，如圖11(a) (b)所示，在擴(kuò)展以及S/D部例如通過(guò)CVD法將Ge層22選擇生長(zhǎng)為IOnm的厚度。這里，也可以代替Ge層22而形成SiGe層來(lái)設(shè)為所謂升舉式(elevated) S/D結(jié)構(gòu)。接著，如圖12 (a) (b)所示，通過(guò)濺射將Ni堆積例如5nm之后，通過(guò)RTA進(jìn)行300°C、 1分鐘的熱處理，形成NiGe層(鎳鍺化物)17。之后，通過(guò)藥液處理來(lái)去除未反應(yīng)的Ni。通過(guò)本方法形成的NiGe層17因?yàn)槠渖L(zhǎng)在Ge/Si外延界面停止，所以通過(guò)抑制膜厚方向以及橫向的異常生長(zhǎng)來(lái)實(shí)現(xiàn)控制為均勻的MGe/Si界面。其結(jié)果是能夠大幅度地降低接合泄漏電流。接著，如圖13(a) (b)所示，經(jīng)過(guò)所形成的NiGe層17以IO15CnT2程度的劑量向 nMOSFET離子注入P或者AS、向pMOSFET離子注入B、BF2等雜質(zhì)。接著，以600°C左右的低溫進(jìn)行活性化退火而使雜質(zhì)在鍺化物中擴(kuò)散，通過(guò)在NiGe/Si界面處活性化來(lái)形成S/D，從而制作出晶體管。因?yàn)樵阪N化物形成之后進(jìn)行離子注入，所以解決了非晶化的問(wèn)題。在該源極以及漏極雜質(zhì)注入時(shí)，以控制形成在NiGe/Si界面的肖特基接合的肖特基勢(shì)壘高度為目的，還能夠共同注入具有調(diào)制肖特基勢(shì)壘的效果的元素(例如S、％、A1)。由此，根據(jù)本實(shí)施方式，能夠控制選擇生長(zhǎng)在S/D部的層的膜厚，能夠抑制由于選擇生長(zhǎng)在S/D部的層和柵極電極接近所造成的邊緣電容的增大。因而，能夠?qū)崿F(xiàn)寄生電阻的降低且實(shí)現(xiàn)寄生容量的降低。另外，通過(guò)以Ge-Si界面定義NiGe層17的膜厚以及形狀， 能夠提高接合深度以及、S/D部和柵極的重疊長(zhǎng)度的控制性。而且，S/D部與金屬進(jìn)行反應(yīng)、 抑制完全地成為金屬半導(dǎo)體間化合物所造成的寄生電阻增大，從而能夠同時(shí)實(shí)現(xiàn)成品率的大幅度提高和性能提高。
(第2實(shí)施方式)在本實(shí)施方式中，示出使用了 SOI基板的[雜質(zhì)先注入Tri-gateMOSFET]的例子。 此外，元件結(jié)構(gòu)與上述圖1所示的結(jié)構(gòu)相同，因此這里只說(shuō)明制造工序。與先前說(shuō)明的第1實(shí)施方式相同地，如上述圖9(a) (b)所示，在形成了 Si層13的翅片結(jié)構(gòu)之后，如上述圖10 (a) (b)所示，形成柵極絕緣膜14、柵極電極15、以及柵極側(cè)壁絕緣膜16。在該狀態(tài)下作為Halo注入，通過(guò)斜位注入以IO12 IO13CnT2程度的劑量向nMOSFET 注入B、BF2, h等、向pMOSFET注入P、AS、Sb等雜質(zhì)。接著，以IO15CnT2程度的劑量向nMOSFET離子注入P或者AS、向pMOSFET離子注入 B、BF2等雜質(zhì)，以及進(jìn)行活性化退火。其中，該階段中的S/D部、擴(kuò)展的離子注入以及活性化不是必須的，也可以是只在Ge外延生長(zhǎng)后進(jìn)行。在該源極以及漏極雜質(zhì)注入時(shí)，以控制形成在鍺化物/硅界面的肖特基接合的肖特基勢(shì)壘高度為目的，還能夠注入具有調(diào)制肖特基勢(shì)壘的效果的元素(例如S、Yb、Al)。接著，如上述圖11 (a) (b)所示，在擴(kuò)展以及S/D部例如通過(guò)CVD法將Ge層22選擇生長(zhǎng)為IOnm的厚度。接著，以IO15CnT2程度的劑量向nMOSFET離子注入P或者AS、向 pMOSFET離子注入B、BF2等雜質(zhì)以及進(jìn)行活性化退火。其中，該階段中的S/D部、擴(kuò)展的離子注入以及活性化不是必須的，也可以是只在Ge外延生長(zhǎng)之前進(jìn)行。接著，與先前的第1實(shí)施方式相同地，如上述圖12(a) (b)所示，在形成了 NiGe層 17之后去除未反應(yīng)的Ni。通過(guò)本方法形成的NiGe層17因?yàn)槠渖L(zhǎng)在Ge/Si外延界面處停止，所以通過(guò)抑制膜厚方向以及橫向的異常生長(zhǎng)而實(shí)現(xiàn)控制為均勻的NiGe/Si界面。其結(jié)果是能夠大幅度地降低接合泄漏電流。在該鍺化物形成時(shí)使雜質(zhì)在鍺化物中擴(kuò)散、并偏析到MGe/Si界面， 從而構(gòu)成晶體管。由此，根據(jù)本實(shí)施方式，通過(guò)采用如在翅片本體中心部留下低電阻Si層那樣的元件結(jié)構(gòu)，能夠?qū)崿F(xiàn)漏極端的寄生電阻降低。而且，向柵極電極下部的金屬S/D、擴(kuò)展部的重疊量Lov向柵極寬度方向的偏差大幅度地降低，因此能夠?qū)崿F(xiàn)MOSFET閾值偏差的大幅度的降低。另外，通過(guò)晶面形成能夠?qū)崿F(xiàn)一邊自匹配地降低與柵極之間的邊緣電容一邊降低寄生電阻的結(jié)構(gòu)。而且，因?yàn)橹挥羞x擇生長(zhǎng)的Ge進(jìn)行鍺化，因此能夠抑制伴隨過(guò)剩硅化的寄生電阻的增大。這樣，即使是在S/D部鍺化物形成之前注入雜質(zhì)的方法，也能夠獲得與先前的第1 實(shí)施方式相同的效果。(第3實(shí)施方式)在本實(shí)施方式中，示出使用了 SOI基板的[雜質(zhì)后注入Ge channel Tri-gate M0SFET]的例子。設(shè)SOI基板的SOI層膜厚例如為50nm。圖14(a) (d)是表示本實(shí)施方式的Ge channel Tri-gate MOSFET的概要結(jié)構(gòu)的截面圖。圖14 (a)是沿著Si翅片的延長(zhǎng)方向的截面圖，圖14 (b)是圖14 (a)的向視B-B’方向截面圖，圖14(c)是圖14(a)的向視C-C’方向截面圖，圖14(d)是圖14(a)的向視D-D’ 方向截面圖。此外，對(duì)于與上述圖1(a) (d)相同的部分附加相同標(biāo)記，省略其詳細(xì)的說(shuō)明。本實(shí)施方式與先前說(shuō)明的第1實(shí)施方式的不同點(diǎn)在于在Si層13的溝道部形成有Ge層33。S卩、在Si層13的溝道部形成有( 層33，在該Ge層33上隔著柵極絕緣膜14 形成有柵極電極15。在柵極電極15的側(cè)面形成有柵極側(cè)壁絕緣膜16。在Si層13形成有源極/漏極區(qū)域使得夾著由柵極電極15包圍的Ge層33的溝道區(qū)域。在源極/漏極區(qū)域的表面形成有NiGe層17。這里，NiGe層17只形成在Si層13的暴露表面部，溝道部成為Ge層33。接著，參照?qǐng)D15(a) (b) 圖18(a) (b)說(shuō)明本實(shí)施方式的制造方法。此外，在圖 15(a) (b) 圖18(a) (b)的截面圖中，(a)相當(dāng)于(b)的向視A_A’方向截面圖。首先，與先前的第1實(shí)施方式相同地，如上述圖9(a) (b)所示，在SOI基板上形成硬掩模層21，之后使用硬掩模層21將SOI基板蝕刻到BOX層界面為止，從而形成Si層13 的翅片結(jié)構(gòu)。接著，如圖15(a) (b)所示，在去除了掩模層21之后，在Si層13的表面整體將Ge 層33例如通過(guò)CVD法選擇生長(zhǎng)為IOnm的厚度。接著，如圖16 (a) (b)所示，作為柵極氧化膜14形成熱氧化、氮化的GeON、ALD 等的HfO2、HfAlxOy，A1203、La203> LaxAlyO等絕緣膜，之后在其上形成由多晶Si、金屬、或者其層疊結(jié)構(gòu)構(gòu)成的柵極電極15。此外，在圖15(a) (b)中看不到柵極絕緣膜14。接著，在柵極電極15的兩側(cè)面形成由Si氧化膜、Si氮化膜或者它們的層疊結(jié)構(gòu)構(gòu)成的例如5nm的柵極側(cè)壁絕緣膜16。在該狀態(tài)下，作為Halo注入，以IO12 IO13CnT2程度的劑量通過(guò)斜位注入向nMOSFET注入B、BF2、In等、向pMOSFET注入P、AS、釙等雜質(zhì)。其中，該Halo注入不是必須的，也能夠省略。之后，在擴(kuò)展、S/D區(qū)域例如通過(guò)CVD法將Ge進(jìn)一步選擇生長(zhǎng)10nm。此外，也可以省略該外延生長(zhǎng)。接著，如圖17(a) (b)所示，在通過(guò)濺射將Ni例如堆積了 IOnm之后，通過(guò)RTA進(jìn)行 300°C、1分鐘的熱處理，形成NiGe層17。之后，通過(guò)藥液處理來(lái)去除未反應(yīng)的Ni。通過(guò)本方法形成的NiGe層17因?yàn)槠渖L(zhǎng)在Ge/Si外延界面處停止，所以通過(guò)抑制膜厚方向以及橫向的異常生長(zhǎng)來(lái)實(shí)現(xiàn)控制為均勻的NiGe/Si界面。其結(jié)果是能夠大幅度地降低接合泄漏電流。接著，如圖18(a) (b)所示，經(jīng)過(guò)所形成的NiGe層以IO15CnT2程度的劑量向nMOSFET 離子注入P或者AS、向pMOSFET離子注入B、BF2等雜質(zhì)。接著，通過(guò)以500°C左右的低溫進(jìn)行活性化退火而使雜質(zhì)在鍺化物中擴(kuò)散，通過(guò)使之在MGe/Si界面處活性化來(lái)制作晶體管。因?yàn)殒N化物形成之后進(jìn)行離子注入，所以解決了非晶化的問(wèn)題。在該源極以及漏極雜質(zhì)注入時(shí)，以控制形成在NiGe/Si界面的肖特基接合的肖特基勢(shì)壘高度為目的，還能夠注入具有調(diào)制肖特基勢(shì)壘的效果的元素(例如S、Yb, Al)。由此，根據(jù)本實(shí)施方式，因?yàn)樽罱K的結(jié)構(gòu)實(shí)質(zhì)上與先前的第1實(shí)施方式相同，因此能夠獲得與第1實(shí)施方式相同的效果。即通過(guò)采用如在翅片本體中心部留下低電阻Si層那樣的元件結(jié)構(gòu)，能夠?qū)崿F(xiàn)漏極端的寄生電阻降低。另外，能夠自匹配地實(shí)現(xiàn)基于重疊量Lov 的降低的MOSFET偏差的降低、一邊降低與柵極之間的邊緣電容一邊降低寄生電阻的結(jié)構(gòu)。 能夠抑制伴隨過(guò)剩硅化的寄生電阻的增大。除此之外，在本實(shí)施方式中，因?yàn)樵赟i層13的表面部形成Ge層33并將其用作溝道，因此與Si溝道相比能夠?qū)崿F(xiàn)溝道的移動(dòng)率的提高。
(第4實(shí)施方式)在本實(shí)施方式中，示出使用了 SOI基板的[雜質(zhì)先注入Gechannel Tri-gate M0SFET]的例子。元件結(jié)構(gòu)與上述圖14所示的結(jié)構(gòu)相同，因此這里說(shuō)明制造工序。與先前說(shuō)明的第3實(shí)施方式相同，在形成了 Si層13的翅片結(jié)構(gòu)之后，如上述圖 15(a) (b)所示，在Si層13的表面整體將Ge例如通過(guò)CVD法而選擇生成lOnm。接著，形成柵極絕緣膜14，柵極電極15、以及柵極側(cè)壁絕緣膜16。在該狀態(tài)下，作為Halo注入，以IO12 IO13cnT2程度的劑量通過(guò)斜位注入向nFET注入B、BF2、In等、向pFET 注入P、AS、Sb等雜質(zhì)。接著，以IO15cnT2程度的劑量向nFET離子注入P或者AS、向pFET離子注入B、BF2 等雜質(zhì)以及進(jìn)行活性化退火。其中，該階段中的向擴(kuò)展以及S/D部的離子注入以及活性化不是必須的，也可以在后面的Ge外延生長(zhǎng)之后注入。在該源極以及漏極雜質(zhì)注入時(shí)，以控制形成在NiGe/Si界面的肖特基接合的肖特基勢(shì)壘高度為目的，還能夠注入具有調(diào)制肖特基勢(shì)壘的效果的元素(例如S、％、A1)。接著，在擴(kuò)展以及S/D部例如通過(guò)CVD法將Ge選擇生長(zhǎng)為IOnm的厚度。此外，該 Ge的生長(zhǎng)不是必需的。接著，以IO15CnT2程度的劑量向nFET離子注入P或者AS、向pFET離子注入B、BF2等雜質(zhì)以及進(jìn)行活性化退火。其中，該階段中的擴(kuò)展注入以及活性化不是必須的，也可以是只在Ge外延生長(zhǎng)之前進(jìn)行。接著，如上述圖17(a) (b)所示，通過(guò)濺射將Ni例如堆積5nm，通過(guò)RTA進(jìn)行300°C、 1分鐘的熱處理，形成NiGe層17。之后，通過(guò)藥液處理來(lái)去除未反應(yīng)的Ni。通過(guò)本方法形成的NiGe層17因?yàn)槠渖L(zhǎng)在Ge/Si外延界面停止，所以通過(guò)抑制膜厚方向以及橫向的異常生長(zhǎng)來(lái)實(shí)現(xiàn)控制為均勻的MGe/Si界面。其結(jié)果是能夠大幅度地降低接合泄漏電流。在該鍺化物形成時(shí)使雜質(zhì)在鍺化物中擴(kuò)散，通過(guò)偏析到NiGe/Si界面而構(gòu)成晶體管。由此，根據(jù)本實(shí)施方式，通過(guò)采用如在翅片本體中心部留下低電阻Si層那樣的元件結(jié)構(gòu)，能夠?qū)崿F(xiàn)漏極端的寄生電阻降低。而且，因?yàn)橄驏艠O電極下部的金屬S/D、擴(kuò)展部的重疊量Lov向柵極寬度方向的偏差大幅度地降低，因此能夠大幅度地降低MOSFET偏差。另外，能夠自匹配地實(shí)現(xiàn)一邊降低與柵極之間的邊緣電容一邊降低寄生電阻的結(jié)構(gòu)。而且，只有選擇生長(zhǎng)的Ge進(jìn)行鍺化，因此能夠抑制伴隨過(guò)剩硅化的寄生電阻的增大。因而，能夠獲得與第3的實(shí)施方式相同的效果。(第5實(shí)施方式)圖19是表示本發(fā)明的第5實(shí)施方式的平面型的MOS晶體管的概要結(jié)構(gòu)的截面圖。 圖中的51表示SOI的Si基板(支撐基板)，52表示SOI的嵌入絕緣膜，53表示SOI的Si 層，討表示柵極絕緣膜，55表示柵極電極，56表示柵極側(cè)壁絕緣膜，57表示MGe層，58表示元件分離絕緣膜。在SOI基板的Si層53上隔著Si氧化膜等柵極絕緣膜M形成有多晶Si等的柵極電極陽(yáng)，該SOI基板在Si基板51上隔著嵌入絕緣膜52形成有Si層53。在柵極電極55 的側(cè)面形成有Si氧化膜等的柵極側(cè)壁絕緣膜56。在Si層53上以?shī)A著柵極電極55以及柵極側(cè)壁絕緣膜56的下部的溝道區(qū)域的方式形成有源極/漏極區(qū)域(S/D)。并且，在S/D部的表面形成有NiGe層57。這里，NiGe層57只形成在Si層13的表面部，柵極電極55側(cè)的端面具有由結(jié)晶的面方位決定的晶面。為了制造本實(shí)施方式的MOS晶體管，在Si層53上形成了柵極絕緣膜M、柵極電極 55以及柵極側(cè)壁絕緣膜56之后，在Si層53的暴露表面生長(zhǎng)Ge層，通過(guò)以與第1實(shí)施方式相同的條件進(jìn)行熱處理來(lái)形成NiGe層57。此時(shí)，NiGe層57因?yàn)槠渖L(zhǎng)在Ge/Si外延界面停止，所以能夠通過(guò)抑制膜厚方向以及橫向的異常生長(zhǎng)來(lái)實(shí)現(xiàn)控制為均勻的SiGe/Si界面。即、不導(dǎo)致Si層53的硅化就能夠?qū)崿F(xiàn)Ge的鍺化。而且，通過(guò)NiGe層57的晶面形狀能夠降低與柵極電極陽(yáng)的邊緣電容。因而，能夠?qū)崿F(xiàn)寄生電阻的降低且寄生容量的降低，能夠獲得與先前的第1實(shí)施方式相同的效果。(變形例)此外，本發(fā)明不限于上述的各實(shí)施方式。在第1 第4實(shí)施方式中以Tri-gate MOSFET為例進(jìn)行了說(shuō)明，但是也能夠應(yīng)用于FIN-FET。例如，如圖20(a) (d)所示，在翅片形成之后還留有用于形成Si的翅片的掩模層21。如果這樣，則只在Si翅片的兩側(cè)面隔著柵極絕緣膜14形成柵極電極15，因此成為FIN-FET。另外，如圖21(a) (d)所示，也可以只在S/D部中消除掩模層21。在這種情況下，也只在Si翅片的兩側(cè)面隔著柵極絕緣膜 14形成柵極電極15，因此成為FIN-FET。另外，在實(shí)施方式中，在S/D部上形成有Ge層，但是并不是必須限于Ge單體，只要是以Ge為主成分(Ge濃度大于等于70%)即可。例如，也可以形成高濃度地含有Ge的 SiGe層。在這種情況下，形成使SiGe與Ni等金屬進(jìn)行反應(yīng)的金屬間化合物，但是能夠以 SiGe-Si的外延界面來(lái)定義該金屬化合物膜的深度方向的接合位置。此外，形成在S/D部上的層的膜厚在Ge、SiGe的任何情況下都優(yōu)選是5nm 30nm。除此之外，在不超出本發(fā)明的要旨的范圍內(nèi)，能夠進(jìn)行各種變形地實(shí)施。附圖標(biāo)記說(shuō)明11、51 :Si基板(支撐基板)；12、52 嵌入絕緣膜；13、53 :Si層；14J4 柵極絕緣膜；15,55 柵極電極；16,56 柵極側(cè)壁絕緣膜；17,57 =NiGe層；21 掩模層；22,33 =Ge層； 58 元件分離絕緣膜。
權(quán)利要求
1.一種MOS型半導(dǎo)體器件的制造方法，其特征在于，包括如下步驟在作為Si層的一部分且被源極/漏極區(qū)域夾著的溝道區(qū)域上，隔著柵極絕緣膜形成柵極電極；至少在上述源極/漏極區(qū)域上生長(zhǎng)以Ge為主成分的膜；以及通過(guò)使上述以Ge為主成分的膜與金屬進(jìn)行反應(yīng)，形成深度方向的接合位置與上述以 Ge為主成分的膜的生長(zhǎng)界面相同的金屬間化合物膜。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，在形成了上述柵極電極之后，選擇性地在上述源極/漏極區(qū)域上形成上述以Ge膜為主成分的膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，在形成上述柵極電極之前，在上述源極/漏極區(qū)域以及上述溝道區(qū)域上形成上述以Ge 膜為主成分的膜。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，作為與上述以Ge為主成分的膜進(jìn)行反應(yīng)的金屬使用Ni，以275°C 325°C進(jìn)行Ge和 Ni的鍺化反應(yīng)。
5.一種半導(dǎo)體器件，其特征在于，具備Si層；柵極電極，隔著柵極絕緣膜形成于上述Si層上的一部分；源極/漏極區(qū)域，夾著上述柵極電極下的溝道區(qū)域而形成于上述Si層；以及Ge和金屬的金屬間化合物膜，形成在上述源極/漏極區(qū)域上，離上述Si層越遠(yuǎn)上述柵極電極側(cè)的端面與上述柵極電極之間的距離變得越長(zhǎng)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，上述Si層以翅片狀形成在SOI基板或者體Si基板上，在該Si層的至少2側(cè)面隔著上述柵極絕緣膜形成上述柵極電極，從上述源極/漏極區(qū)域到上述溝道區(qū)域以固定寬度連續(xù)形成上述Si層。
全文摘要
本發(fā)明的實(shí)施方式提供一種半導(dǎo)體器件及其制造方法。在MOS型半導(dǎo)體器件的制造方法中，在作為Si層的一部分且被源極/漏極區(qū)域夾著的溝道區(qū)域上隔著柵極絕緣膜形成柵極電極，之后至少在源極/漏極區(qū)域上生長(zhǎng)以Ge為主成分的膜，接著通過(guò)使以Ge為主成分的膜與金屬進(jìn)行反應(yīng)，形成深度方向的接合位置與以Ge為主成分的膜的生長(zhǎng)界面相同的金屬間化合物膜。
文檔編號(hào)H01L21/336GK102439702SQ20098015939
公開(kāi)日2012年5月2日 申請(qǐng)日期2009年9月16日 優(yōu)先權(quán)日2009年9月16日
發(fā)明者守山佳彥, 手塚勉, 池田圭司 申請(qǐng)人:株式會(huì)社東芝