專利名稱：硅通孔側(cè)壁隔離結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及用于改進(jìn)的硅通孔的系統(tǒng)和方法，更具體地，涉及用于硅通 孔(through-silicon via)側(cè)壁隔離結(jié)構(gòu)的系統(tǒng)和方法。
背景技術(shù)：
由于集成電路(IC)的發(fā)明，半導(dǎo)體工業(yè)因?yàn)楦鞣N電子部件(例如，晶體管、二極
管、電阻器、電容器等)集成密度的提高而經(jīng)歷了快速的發(fā)展。在很大程度上，集成密度的
這種提高源自最小部件尺寸的反復(fù)降低，這使得更多部件被集成到給定區(qū)域中。 在進(jìn)一步增加電路密度的嘗試中，研究了三維(3D)IC。在3D IC的典型形成工藝
中，將兩個(gè)管芯結(jié)合在一起，并在每個(gè)管芯與襯底上的接觸焊盤之間形成電連接。例如，一 種嘗試涉及將兩個(gè)管芯結(jié)合在彼此的上面。然后，將堆疊的管芯結(jié)合到載體襯底，并且通過 絲焊將每個(gè)管芯上的接觸焊盤連接至載體襯底上的接觸焊盤。然而，這種嘗試要求載體襯 底大于用于絲焊的管芯。 最近更多的嘗試集中于硅通孔(TSV)。通常，TSV通過蝕刻垂直通孔穿過襯底并用 諸如銅的導(dǎo)電材料填充通孔來形成。襯底的背側(cè)被減薄以露出TSV，并且為TSV形成電接 觸。 作為TSV形成工藝的一部分，通常在TSV的導(dǎo)電材料與周圍襯底之間形成阻擋層。 典型地，阻擋層是通過物理汽相沉積(PVD)或化學(xué)汽相沉積(CVD)工藝形成的氧化物或氮 化物層。然而，阻擋層形成工藝在沿著在襯底中形成的通孔的側(cè)壁形成薄層方面具有難度， 并且通常導(dǎo)致襯底表面上的厚層。當(dāng)襯底表面上的多余導(dǎo)電材料被平面化(諸如采用過 化學(xué)機(jī)械拋光(CMP)，僅留下通孔中的導(dǎo)電材料)時(shí)，襯底表面上的厚阻擋層會(huì)導(dǎo)致大的后 CMP變化。此外，較厚的阻擋層減小了通孔的有效區(qū)域，導(dǎo)致試圖用導(dǎo)電材料填充通孔時(shí)的 難度。 因此，需要在通孔側(cè)壁形成阻擋層的更好方法，其能夠在通孔側(cè)壁形成較薄的阻 擋層，同時(shí)減小沿通孔側(cè)壁的電容。

發(fā)明內(nèi)容
通過本發(fā)明提供具有側(cè)壁隔離結(jié)構(gòu)的改進(jìn)硅通孔的半導(dǎo)體器件的實(shí)施例，這些和 其他問題通常被解決或避免，并且通常實(shí)現(xiàn)了技術(shù)優(yōu)點(diǎn)。 根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供包括襯底的半導(dǎo)體器件，在襯底上形成電路。在襯 底上方形成一個(gè)或多個(gè)介電層，并且形成通過一個(gè)或多個(gè)介電層延伸到襯底中的開口 。用 導(dǎo)電材料填充開口 ，并在襯底和導(dǎo)電材料之間夾置低k介電層。
4
根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供了用于制造半導(dǎo)體器件的方法。該方法包括 設(shè)置襯底；以及在襯底中形成開口 ，該開口從襯底的第一表面延伸到襯底中，該開口具有側(cè) 壁。沿著開口的側(cè)壁形成低k介電層，并在襯底的第一表面上方形成導(dǎo)電層，填充到開口 中。 根據(jù)本發(fā)明的又一實(shí)施例，提供了用于制造半導(dǎo)體器件的方法。該方法包括設(shè)置 襯底，該襯底具有電路側(cè)和與電路側(cè)相對(duì)的背側(cè)；以及在襯底的電路側(cè)上形成電路。在襯底 的電路側(cè)上方形成一個(gè)或多個(gè)介電層，并在襯底中形成從一個(gè)或多個(gè)介電層的表面開始延 伸的開口，該開口具有側(cè)壁。該方法還包括在開口的側(cè)壁上方形成低k介電層；以及在低 k介電層上方形成導(dǎo)電層，使得開口被導(dǎo)電層填充。


為了更全面地理解本發(fā)明及其優(yōu)點(diǎn)，將參考結(jié)合附圖的以下描述，其中
圖1至圖8示出了用于形成具有改進(jìn)側(cè)壁隔離的硅通孔的工藝中的中間階段。
具體實(shí)施例方式
下面詳細(xì)描述本發(fā)明優(yōu)選實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許 多可以在具體環(huán)境下實(shí)現(xiàn)的許多可應(yīng)用的發(fā)明概念。所討論的具體實(shí)施例僅僅示出了制造 和使用本發(fā)明的具體方式，并不限制本發(fā)明的范圍。 圖l至圖8是制造本發(fā)明實(shí)施例的中間階段的截面圖。首先參照?qǐng)Dl，示出了襯 底112，在其上形成有電路113。例如，襯底112可包括體硅、摻雜或未摻雜、或者絕緣體上 硅(SOI)襯底的有源層。通常，SOI襯底包括在絕緣體層上形成的半導(dǎo)體材料(諸如硅)的 層。例如，絕緣體層可以是埋入氧化物(BOX)層或氧化硅層。在襯底(通常為硅或玻璃襯 底)上設(shè)置絕緣體層。還可以使用其他襯底，諸如多層或梯度襯底。 形成在襯底112上的電路113可以是適合于特定應(yīng)用的任何類型的電路。在一個(gè) 實(shí)施例中，電路包括形成在襯底上的電器件，其中一個(gè)或多個(gè)介電層上覆電器件?？梢栽诮?電層之間形成金屬層，以在電器件之間發(fā)送電信號(hào)。還可以在一個(gè)或多個(gè)介電層中形成電 器件。 例如，電路113可包括互連以執(zhí)行一個(gè)或多個(gè)功能的各種N型金屬氧化物半導(dǎo)體 (NM0S)和/或P型金屬氧化物半導(dǎo)體(PM0S)器件，諸如晶體管、電容器、電阻器、二極管、光 電二極管、熔斷器等。這些功能可包括存儲(chǔ)結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、配電器、輸入/ 輸出電路等。本領(lǐng)域的技術(shù)人員應(yīng)該理解，提供上述實(shí)例只是為了進(jìn)一步解釋本發(fā)明應(yīng)用 的示意性目的，并不用于以任何方式限制本發(fā)明。可以將其他電路適當(dāng)?shù)赜米鹘o定應(yīng)用。
在圖1中還示出了蝕刻阻止層114和層間介電(ILD)層116。優(yōu)選地，蝕刻阻止 層114由具有與相鄰層(諸如下面的襯底112和上覆的ILD層116)不同的蝕刻選擇性的 介電材料形成。在一個(gè)實(shí)施例中，蝕刻阻止層114可由通過化學(xué)汽相沉積(CVD)或等離子 體增強(qiáng)型CVD(PECVD)技術(shù)沉積的SiN、 SiCN、 SiC0、 CN、它們的組合等形成。
例如，ILD層116可通過本領(lǐng)域已知的任何適合的方法(諸如旋涂、CVD和PECVD) 由低k材料(諸如二氧化硅、磷硅酸玻璃(PSG)、硼磷硅玻璃(BPSG)、氟化硅玻璃(FSG)、 Si(^Cy、旋涂玻璃、旋涂聚合物、碳化硅材料、它們的組合物、它們的組合等)形成。應(yīng)該注意，蝕刻阻止層114和ILD層116可以都包括多個(gè)介電層，具有或不具有形成在相鄰介電層 之間的蝕刻阻止層。 通過ILD層116形成接觸118，以提供與電路113的電接觸。例如，可通過使用光 刻技術(shù)在ILD層116上沉積和圖樣化光刻材料以露出ILD層116中成為接觸件118的部分， 來形成接觸件118?？蓪⒅T如各向異性干蝕刻工藝的蝕刻工藝用于在ILD層116中制造開 口。優(yōu)選地，開口襯有擴(kuò)散阻擋層和/或粘附層(未示出)，并填充有導(dǎo)電材料。優(yōu)選地，擴(kuò) 散阻擋層包括TaN、 Ta、 TiN、 Ti、 CoW等的一層或多層，并且導(dǎo)電材料包括銅、鎢、鋁、銀和它 們的組合等，從而形成如圖1所示的接觸118。 現(xiàn)在參照?qǐng)D2，示出了形成上覆ILD層116的掩模層102。在一個(gè)實(shí)施例中，掩模層 102包括在ILD層116上涂覆并圖樣化的光刻材料，盡管還可以使用對(duì)下面的ILD層116的 材料具有高蝕刻選擇性的其他材料。通常，掩模層102可由光刻材料通過沉積光刻材料層 并根據(jù)期望圖樣露出光刻材料來形成。在露出光刻材料之后，對(duì)光刻材料進(jìn)行顯影以去除 光刻材料中不想要的部分，從而形成如圖2所示的掩模層102?？蓪⑵渌牧?諸如SiN、 Si02等)用于形成掩模層。 此后，可以執(zhí)行一個(gè)或多個(gè)蝕刻工藝以制造如圖3所示的開口 103。在一個(gè)實(shí)施 例中，執(zhí)行定時(shí)蝕刻工藝(諸如各向異性干蝕刻工藝)，直到在襯底112中獲得期望深度的 開口 103。應(yīng)該理解，本文所描述的蝕刻工藝可以在單個(gè)蝕刻工藝或多個(gè)蝕刻工藝中實(shí)現(xiàn)。 例如，可以執(zhí)行第一蝕刻工藝以蝕刻穿過ILD層116，以及可執(zhí)行一個(gè)或多個(gè)第二蝕刻工藝 以蝕刻穿過蝕刻阻止層114和/或襯底112。還應(yīng)該理解，可通過其他方法(諸如研磨、激 光技術(shù)等)來形成開口。 此后，如圖4所示，旋涂工藝被用于在ILD層116上方形成低k介電層120。優(yōu)選 地，低k介電層120覆蓋開口 103的側(cè)壁。低k介電層120的介電常數(shù)優(yōu)選小于約4。例 如，低k介電層120可以由S0G相關(guān)材料、甲基硅倍半氧烷(MSQ，methyl silsesquioxane)、 含氫硅酸鹽(HSQ，hydrogensilsesquioxane)以及用于形成互連件的所有旋涂低k材料，通 過本領(lǐng)域已知的任何適當(dāng)?shù)姆椒ㄐ纬伞?圖5示出了根據(jù)本發(fā)明實(shí)施例的填充開口 103的導(dǎo)電層104和可選阻擋層121。 導(dǎo)電層104優(yōu)選為銅，但是還可以為任何適當(dāng)?shù)膶?dǎo)電材料，諸如銅合金、鋁、鎢、銀、多晶硅 和它們的組合。在導(dǎo)電材料為銅的實(shí)施例中，導(dǎo)電層104可通過沉積種層，然后執(zhí)行電鍍工 藝來形成。用導(dǎo)電層104的導(dǎo)電材料填充開口 103來制造硅通孔(TSV)104a。
在圖5中還示出了在形成導(dǎo)電層104之前在低k介電層120上方形成可選阻擋層 121。優(yōu)選地，可選阻擋層121包括諸如氮化鈦的導(dǎo)電材料，盡管還可以選用諸如鉭、氮化鉭 或鈦的其他材料。優(yōu)選地，使用諸如PECVD的CVD工藝來形成可選阻擋層121。然而，還可 以使用其他可選工藝，諸如濺射或金屬有機(jī)化學(xué)汽相沉積(MOCVD)?？蛇x阻擋層121減小了 隨后置于開口 103中的導(dǎo)電材料與周圍材料(例如，低k介電層120和襯底112)之間擴(kuò)散 的發(fā)生。 本領(lǐng)域的技術(shù)人員應(yīng)該理解，使用旋涂工藝形成低k介電層120使得沿著開口 103 的側(cè)壁形成相對(duì)較薄的均勻涂層。低k介電層120還在TSV104a與襯底112之間提供了附 加隔離，從而沿著TSV 104a的側(cè)壁實(shí)現(xiàn)了電容的減小。此外，在可選阻擋層121下方的低k 介電層120的較薄隔離結(jié)構(gòu)創(chuàng)建了 TSV 104a的導(dǎo)電材料的增加有效區(qū)域，由此提高了 TSV
6104a的有效性。 應(yīng)該注意，雖然TSV 104a被示出為從ILD層116延伸到襯底112中，但還可以使 用其他TSV配置。例如，本發(fā)明的實(shí)施例可利用從隨后形成金屬層間介電(IMD)層等的襯 底112表面開始延伸的TSV。 參照?qǐng)D6，執(zhí)行一個(gè)或多個(gè)平面化工藝，以從ILD層116的表面去除導(dǎo)電層104、可 選阻擋層121和低k介電層120?？墒褂脵C(jī)械研磨工藝、化學(xué)機(jī)械拋光(CMP)工藝、蝕刻工 藝和/或它們的組合來執(zhí)行去除工藝。因?yàn)橛糜谛纬傻蚹介電層的旋涂工藝所產(chǎn)生的相對(duì) 較薄的現(xiàn)場沉積(on-fieldd印osition)，所以后CMP變化顯著降低。 如圖7所示，在ILD層116的上方形成一個(gè)或多個(gè)金屬層間介電(MD)層130和 相關(guān)的金屬化層(未示出)。通常，一個(gè)或多個(gè)MD層130和相關(guān)的金屬層被用于使電路 113彼此互連以提供外部電連接。優(yōu)選地，MD層130通過PECVD技術(shù)或高密度等離子體 CVD(HDPCVD)等由低k介電材料(諸如氟硅酸鹽玻璃(FSG))形成，并且可包括類似于蝕刻 阻止層114的中間蝕刻阻止層。 在圖7中還示出了隨后執(zhí)行晶片工藝以提供與外部器件的電連接。例如，在IMD 層130的上方形成第一接觸焊盤145和凸點(diǎn)下金屬化層(UBM) 146。形成鈍化層141和第 一絕緣層142，以使第一接觸焊盤145與器件上的其他接觸焊盤絕緣。形成第二絕緣層143 和第三絕緣層144，以使UBM146與器件上的其他UBM以及外部環(huán)境相絕緣。
圖8示出了執(zhí)行背側(cè)工藝以露出用于與其他半導(dǎo)體器件進(jìn)行電連接的TSV 104a。 在一個(gè)實(shí)施例中，如圖8所示，執(zhí)行諸如CMP的平面化工藝以露出TSV 104a的表面。在減 薄襯底112的背側(cè)之后，優(yōu)選在TSV 104a的上方形成第二接觸焊盤153。在襯底112的背 側(cè)上方形成背側(cè)鈍化層151，以使第二接觸焊盤153與襯底112以及可在襯底112的背側(cè)上 形成其他接觸焊盤絕緣。在背側(cè)鈍化層151的上方形成第一背側(cè)絕緣層152，以進(jìn)一步使接 觸焊盤153與襯底112的背側(cè)上的其他接觸焊盤以及外部環(huán)境相絕緣。
應(yīng)該理解，本發(fā)明提供了具有較薄側(cè)壁隔離結(jié)構(gòu)的TSV。本文描述的工藝使用低 k介電材料形成了隔離結(jié)構(gòu)，這減小了沿著TSV側(cè)壁的電容，同時(shí)還提供了用于將導(dǎo)電材料 填充到TSV中的更大區(qū)域，由此增加了成功TSV形成的可能性。使用旋涂工藝形成隔離結(jié) 構(gòu)還導(dǎo)致較小的由于較薄的現(xiàn)場膜沉積而產(chǎn)生的后CMP變化。 上述實(shí)施例和工藝只是示意性的，并不用于限制本發(fā)明的范圍。可以預(yù)期可選工 藝和結(jié)構(gòu)。例如，可以在CMP工藝之后執(zhí)行附加減薄工藝以使襯底112的背側(cè)凹陷，進(jìn)一步 露出TSV 104a。類似地，接觸焊盤145和UBM 146可選地包括再分布層、導(dǎo)電凸塊和/或附 加絕緣層。此外，上述背側(cè)工藝還可以包括再分布層、導(dǎo)電凸塊、UBM和/或附加絕緣層的 形成。 盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要 求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請(qǐng)的范 圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施 例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本 發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材 料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的 工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
權(quán)利要求
一種半導(dǎo)體器件，包括襯底，具有形成在其上的電路；一個(gè)或多個(gè)介電層，形成在所述襯底上方；開口，通過所述一個(gè)或多個(gè)介電層延伸到所述襯底中，所述開口填充有導(dǎo)電材料；以及低k介電層，介于所述襯底和所述導(dǎo)電材料之間。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括阻擋層，介于所述低k介電層與所述導(dǎo) 電材料之間。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述低k介電層包括具有小于約4的介電 常數(shù)的材料；或者所述低k介電層包括選自由Si-0-H、 Si-0-C-H及其組合所組成的組中的材料；或者 所述導(dǎo)電層包括選自由銅、銅合金、鋁、鎢、銀、多晶硅及其組合所組成的組中的材料。
4. 一種用于制造半導(dǎo)體器件的方法，所述方法包括 設(shè)置襯底，所述襯底具有電路側(cè)和與所述電路側(cè)相對(duì)的背側(cè)；在所述襯底中形成開口 ，所述開口從所述電路側(cè)延伸到所述襯底中，所述開口具有側(cè)壁；沿著所述開口的側(cè)壁形成低k介電層；在所述開口中形成導(dǎo)電材料；以及 在所述襯底的背側(cè)上露出所述導(dǎo)電材料。
5. 根據(jù)權(quán)利要求4所述的方法，其中，所述方法還包括在形成所述導(dǎo)電層之前，在所 述低k介電層的上方形成阻擋層。
6. 根據(jù)權(quán)利要求4所述的方法，其中，形成所述低k介電層包括旋涂工藝；或者 所述低k介電層包括具有小于約4的介電常數(shù)的介電材料；或者所述低k介電層包括選自基本上由Si-0-H、Si-O-C-H及其組合所組成的材料的組中的 介電材料。
7. 根據(jù)權(quán)利要求4所述的方法，還包括所述開口延伸穿過在所述襯底的電路側(cè)上形 成的一個(gè)或多個(gè)介電層。
8. 根據(jù)權(quán)利要求4所述的方法，其中，形成所述導(dǎo)電層包括電鍍工藝。
9. 根據(jù)權(quán)利要求4所述的方法，其中，所述導(dǎo)電層包括選自由銅、銅合金、鋁、鎢、銀、多 晶硅及其組合所組成的組中的材料。
10. —種用于制造半導(dǎo)體器件的方法，所述方法包括 設(shè)置襯底，所述襯底具有電路側(cè)和與所述電路側(cè)相對(duì)的背側(cè)； 在所述襯底的電路側(cè)上形成電路； 在所述襯底的電路側(cè)上方形成一個(gè)或多個(gè)介電層；在所述襯底中形成開口 ，所述開口從所述一個(gè)或多個(gè)介電層的表面開始延伸，所述開 口具有側(cè)壁；在所述開口的側(cè)壁上方形成低k介電層；以及在所述低k介電層上方形成導(dǎo)電層，使得所述開口填充有所述導(dǎo)電層。
11. 根據(jù)權(quán)利要求10所述的方法，其中，所述方法還包括在形成所述導(dǎo)電層之前，在 所述低k介電層的上方形成阻擋層。
12. 根據(jù)權(quán)利要求10所述的方法，其中，形成所述低k介電層包括旋涂工藝。
13. 根據(jù)權(quán)利要求10所述的方法，其中，所述低k介電層包括具有小于約4的介電常數(shù) 的材料；或者所述低k介電層包括選自由Si-O-H、 Si-O-C-H及其組合所組成的組中的材料。
14. 根據(jù)權(quán)利要求10所述的方法，還包括在所述襯底的背側(cè)上露出所述導(dǎo)電層。
15. 根據(jù)權(quán)利要求10所述的方法，其中，形成所述導(dǎo)電層包括電鍍工藝。
全文摘要
提供了用于改進(jìn)的硅通孔隔離結(jié)構(gòu)的系統(tǒng)和方法。一個(gè)實(shí)施例包括具有在其上形成的電路的襯底的半導(dǎo)體器件。在襯底上方形成一個(gè)或多個(gè)介電層，并且將開口蝕刻進(jìn)該結(jié)構(gòu)中，開口從一個(gè)或多個(gè)介電層的表面開始延伸穿過一個(gè)或多個(gè)介電層進(jìn)入襯底；開口具有側(cè)壁。在開口的側(cè)壁上方形成低k介電層。開口填充有導(dǎo)電材料和/或阻擋層，以制造通過低k介電層與周圍襯底隔離的硅通孔。
文檔編號(hào)H01L23/522GK101789417SQ201010103550
公開日2010年7月28日 申請(qǐng)日期2010年1月26日 優(yōu)先權(quán)日2009年1月28日
發(fā)明者余振華, 吳文進(jìn), 邱文智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司