專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種含硅穿孔(trough-Silicon via ;TSV)的體電路結(jié)構(gòu)，尤其涉及 在硅穿孔中形成內(nèi)襯。
背景技術(shù)：
隨著集成電路的誕生及各種電子元件(例如晶體管、二極管、電阻、電容等)的集 成密度不斷地改良，半導(dǎo)體工業(yè)已經(jīng)歷持續(xù)而快速的發(fā)展。通常，集成密度的增加是以不斷 重復(fù)地縮小元件尺寸，使更多的元件能夠整合至預(yù)定的芯片區(qū)域中。上述集成度的改良基本上是在平面(2D)上，其中集成元件所占據(jù)的體積基本上 是硅晶片的表面。雖然光刻工藝的大幅改良使可增加平面集成電路的形成，但在平面上所 能達(dá)到的密度仍受制于物理限制，其中之一為制造這些元件所需的最小化尺寸。并且，當(dāng)置 入越多裝置至同一芯片時，需要越復(fù)雜的設(shè)計。另一項限制則是隨著裝置數(shù)量增加，裝置間內(nèi)連線的數(shù)量及長度也大幅增加。當(dāng) 內(nèi)連線的數(shù)量及長度增加時，即會增加信號延遲時間(RC delay)及功率消耗。解決上述問題的方案通常包含使用立體(3D)集成電路及芯片堆疊(stacked chips)。硅穿孔(TSV)普遍用于立體集成電路及芯片堆疊以連接芯片(dies)。在此情況 下，硅穿孔用于連接芯片前端及背端上的集成電路。此外，硅穿孔(TSV)也用于提供較短的 接地路徑以連接集成電路的接地端至芯片的背端，其通常由接地的鋁層所覆蓋。通常，硅穿孔的形成包含形成硅穿孔開口，形成硅穿孔內(nèi)襯于硅穿孔開口中，及填 充導(dǎo)電材料至硅穿孔開口的剩余部分。硅穿孔開口通常具有高深寬比，例如，大于約7。因 此，難以形成順應(yīng)性的硅穿孔內(nèi)襯。圖IA至圖IG示出為硅穿孔內(nèi)襯的傳統(tǒng)工藝，此工藝包 含多次蝕刻及再沉積的循環(huán)。請參見圖1A，硅穿孔開口 102形成于基材100中。在圖IB 中，以化學(xué)氣相沉積(CVD)沉積硅穿孔內(nèi)襯104于硅穿孔開口 102的側(cè)壁上。需注意的是， 硅穿孔內(nèi)襯104靠近硅穿孔開口 102頂部的部分非常厚，然而在靠近硅穿孔開口 102底部 的部分非常薄。因此，難以將金屬材料填充至含此內(nèi)襯104輪廓的硅穿孔102開口中。因 此，如圖IC所示，需進(jìn)行回蝕刻以減少硅穿孔內(nèi)襯104的厚度，特別是硅穿孔內(nèi)襯104的頂 部部分。接著，進(jìn)行第二次沉積，如圖ID所示。圖1E、圖IF及圖IG示出為重復(fù)對硅穿孔 內(nèi)襯104進(jìn)行回蝕刻及沉積。上述工藝有效增加了硅穿孔內(nèi)襯104的順應(yīng)性。然而，即使 重復(fù)進(jìn)行回蝕刻及再沉積的循環(huán)，硅穿孔內(nèi)襯104的側(cè)壁覆蓋依舊無法滿足需求。特別是 硅穿孔內(nèi)襯104的底部部分通常較頂部部分薄，尤其是在硅穿孔開口具有高深寬比的情況 下。在前述的循環(huán)中，也可使用次大氣壓化學(xué)氣相沉積(SACVD)來沉積硅穿孔內(nèi)襯 104，其所形成的內(nèi)襯輪廓較化學(xué)氣相沉積所形成的內(nèi)襯輪廓要佳。然而，次大氣壓化學(xué)氣 相沉積的成本較高。此外，次大氣壓化學(xué)氣相沉積僅能用于沉積二氧化硅，其介電常數(shù)為 3. 9，無法用于形成低介電常數(shù)層。因此，需要一種新穎的硅穿孔工藝，可在不增加額外制造成本的情況下形成具有較佳覆蓋的硅穿孔內(nèi)襯。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺陷，本發(fā)明在此提供一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體 基材，含有一半導(dǎo)體穿孔(TSV)開口，延伸至該半導(dǎo)體基材中；以及一介電內(nèi)襯，位于該半 導(dǎo)體穿孔開口中，其中該介電內(nèi)襯含有一側(cè)壁部分于該半導(dǎo)體穿孔開口的側(cè)壁上及一底部 部分于該半導(dǎo)體穿孔開口的底部上，且其中該介電內(nèi)襯的底部部分具有一高度，其較該介 電內(nèi)襯的側(cè)壁部分的厚度大。本發(fā)明也提供另一種集成電路結(jié)構(gòu)，包括一基材，含有一延伸至該基材中的開 口，其中該開口的深寬比約大于7;以及一介電內(nèi)襯，位于該開口中，其中該介電內(nèi)襯含有 一側(cè)壁部分于該開口的側(cè)壁上及一底部部分于該開口的底部上，且其中所有該介電內(nèi)襯的 厚度都不大于該底部部分的高度。本發(fā)明具有許多優(yōu)點(diǎn)。當(dāng)使用旋轉(zhuǎn)涂布時，所形成的半導(dǎo)體穿孔內(nèi)襯較其他方法 具有較佳的順應(yīng)性。底部及側(cè)壁覆蓋也優(yōu)于以化學(xué)氣相沉積形成。此工藝所需時間少且成 本低廉。此外，半導(dǎo)體穿孔內(nèi)襯的介電常數(shù)是可調(diào)整的。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施 例，并配合附圖，作詳細(xì)說明如下


圖IA 圖IG示出為在硅穿孔(TSV)開口中形成傳統(tǒng)內(nèi)襯的制造方法于各種中間 階段的剖面圖，其中進(jìn)行多次回蝕刻或再沉積循環(huán)以改善內(nèi)襯輪廓。圖2 圖4及圖7 圖10示出為依照本發(fā)明一實(shí)施例的硅穿孔(TSV)的工藝。圖5及圖6示出為旋轉(zhuǎn)涂布工藝。圖11示出為依照本發(fā)明一實(shí)施例的部分的晶片的剖面圖，其中硅穿孔延伸進(jìn)入 金屬層間介電層中。其中，附圖標(biāo)記說明如下
2 晶片10 基材
12 --集成電路裝置14 層間介電,
16 --接觸插塞
18 --硅穿孔開口
20 --硅穿孔內(nèi)襯
24 --托盤28 化學(xué)品
30 --噴嘴31 晶片頂部表面
32 --擴(kuò)散阻擋層34 硅穿孔
36 --內(nèi)連線結(jié)構(gòu)40 載體晶片
42 --粘結(jié)劑50 重配置線路
52 --接觸焊盤100 基材
102 硅穿孔104 硅穿孔內(nèi)襯
具體實(shí)施例方式本發(fā)明接下來將會提供許多不同的實(shí)施例以實(shí)施本發(fā)明中不同的特征。各特定實(shí) 施例中的組成及配置將會在以下作描述以簡化本發(fā)明。這些實(shí)施例并非用于限定本發(fā)明。本發(fā)明在此提供一種制造基材穿孔(through-substrate vias ;TSV)的工藝，其 也可稱為娃穿孔(through-silicon vias ；TSV)或半導(dǎo)體穿孔(through-semiconductor vias ；TSV)，以下將通稱為半導(dǎo)體穿孔(TSV)。本發(fā)明在此也揭示此工藝的一實(shí)施例的各種 中間制造階段。在本說明書所揭示的各種圖示及實(shí)施例中，相似元件以相似的附圖標(biāo)記表
7J\ ο參見圖2，提供包含基材10的晶片2?；?0可為半導(dǎo)體基材，例如硅塊材，或也 可包含其他半導(dǎo)體材料，例如第III族、第π族及/或第V族元素。集成電路裝置12 (標(biāo) 記為晶體管12)可包含各種裝置，例如晶體管、電阻器、電容器及其類似物，其可形成在基 材10的頂部表面(圖2面朝上的表面)。層間介電層14形成于集成電路裝置12及基材 10上。接觸插塞16形成在層間介電層14中并連接至集成電路裝置12。接著，施予光致抗蝕劑(在此未顯示)至層間介電層14上并將其圖案化。參見圖 3，使用此光致抗蝕劑進(jìn)行第一蝕刻以形成半導(dǎo)體穿孔開口(TSVopeningUS，其自層間介電 層14的頂部表面延伸進(jìn)入基材10。半導(dǎo)體穿孔開口 18的底部應(yīng)低于晶片2中淺溝槽隔 離區(qū)域(在此未顯示)的底部。半導(dǎo)體穿孔開口 18可由干蝕刻形成，或也可由其他方法形 成，例如雷射鉆孔。在形成半導(dǎo)體穿孔開口 18后將光致抗蝕劑移除。半導(dǎo)體穿孔開口 18 可具有大于約7、大于約8或甚至大于約10的深寬比(深度D與寬度W的比例)。接著，如圖4所示，形成半導(dǎo)體穿孔內(nèi)襯20(公知技術(shù)中也稱為絕緣層)。以下將以 圖5及圖6做為參考詳述半導(dǎo)體穿孔內(nèi)襯20的形成步驟。在一實(shí)施例中，使用旋轉(zhuǎn)涂布形 成半導(dǎo)體穿孔內(nèi)襯20。旋轉(zhuǎn)涂布工藝包含噴灑可流動的化學(xué)品至晶片2上，并旋轉(zhuǎn)晶片2。 在一示范實(shí)施例中，化學(xué)品包含四乙基硅氧烷(tetra-ethyl-ortho-silicate ；TE0S)、甲 基三乙氧基硅烷(methyltriethoxysilane ；MTES)或前述的組合。可對化學(xué)品進(jìn)行溶凝膠 (sol-gel)工藝，增加化學(xué)品間的交聯(lián)(cross-link)以形成聚合物。接著，溶解此聚合物形 式的化學(xué)品至溶劑中。在一示范實(shí)施例中，此溶劑為易揮發(fā)溶劑，包含乙醇、異丙醇、丙酮、 乙醚(ether)、四氫呋喃(THF)及/或其類似物。溶劑的揮發(fā)會影響半導(dǎo)體穿孔20的形成， 且隨著溶劑的揮發(fā)也使化學(xué)品的濃度增加。加入溶劑后，可使用平衡蒸氣壓(equilibrium vaporpressure)來檢測化學(xué)品的揮發(fā)速率。在一實(shí)施例中，化學(xué)品噴灑至晶片2時(圖5) 的平衡蒸氣壓大于約3磅/英寸2 (psi)。參見圖5，將晶片2置于托盤(chuck) 24上。接著旋轉(zhuǎn)晶片2以使化學(xué)品28分散， 如圖6所示。在一實(shí)施例中，可用低速旋轉(zhuǎn)晶片2，例如200rpm至250rpm?；瘜W(xué)品(在此 以后稱為化學(xué)品28)在晶片2旋轉(zhuǎn)時，通過噴嘴30分配至晶片2上。為了使化學(xué)品28均 勻分配，在進(jìn)行分散的期間可移動噴嘴位置。在化學(xué)品28分散之后，可停止旋轉(zhuǎn)晶片2或僅以低速旋轉(zhuǎn)(例如低于IOOrpm) — 段時間，直至再次旋轉(zhuǎn)晶片2，此段時間可持續(xù)(last)多于約10秒，或10秒至1分鐘，其可 依據(jù)化學(xué)品28的成分及其他各種條件決定。然而，可知的是，上述的數(shù)據(jù)僅用于舉例，最佳 化的數(shù)據(jù)可經(jīng)由實(shí)驗(yàn)發(fā)現(xiàn)。在此段時間中，化學(xué)品28流至半導(dǎo)體穿孔開口 18的底部(參 見圖4)。同時，伴隨著溶劑的揮發(fā)，化學(xué)品開始在半導(dǎo)體穿孔開口 18的側(cè)壁上成型。隨著時間經(jīng)過，一些化學(xué)品28流至半導(dǎo)體穿孔開口 18的底部，一些則留在半導(dǎo)體穿孔開口 18 的側(cè)壁上。經(jīng)上述時間后，再度以高速轉(zhuǎn)動晶片2 (例如500rpm至3000rpm)并將過剩的化學(xué) 品甩出晶片2。然后，進(jìn)行軟烤，例如在140°C下烘烤約0.5至15分鐘。也進(jìn)行硬烤，例如 在350°C下烘烤約0. 5至60分鐘。最后，此經(jīng)干燥及烘烤的化學(xué)品28即形成半導(dǎo)體穿孔內(nèi) 襯20(圖4)?？捎^察到的是，各種因素都有可能影響半導(dǎo)體穿孔20的順應(yīng)性及側(cè)壁覆蓋。例 如，當(dāng)溶劑揮發(fā)速率低時，化學(xué)品28較慢成型，因而會有較多的化學(xué)品28流至半導(dǎo)體穿孔 開口 18的底部(圖4)，或可甚至填滿半導(dǎo)體穿孔開口 18，而非停留在半導(dǎo)體穿孔開口 18 的側(cè)壁上。反之，當(dāng)溶劑揮發(fā)速率快時，較多的化學(xué)品28將停留在半導(dǎo)體穿孔開口 18的側(cè) 壁的頂部部分，而非流至半導(dǎo)體穿孔開口 18的側(cè)壁的底部部分。這會導(dǎo)致半導(dǎo)體穿孔內(nèi)襯 20的頂部部分較底部部分厚。晶片2停止旋轉(zhuǎn)的時間長短，也會影響半導(dǎo)體穿孔內(nèi)襯20的 輪廓，較長的停止時間可使較多化學(xué)品28流至底部，時間較短則有較少的化學(xué)品28流至半 導(dǎo)體穿孔開口 18的側(cè)壁部分的底部。再者，也有許多其他相關(guān)原因，例如氮?dú)鈱?dǎo)入至晶片 2所位于的腔室的流速，及當(dāng)化學(xué)品分配及晶片2轉(zhuǎn)動時，晶片的溫度。較高的氫氣流速及 較高溫的晶片2使較少的化學(xué)品28流至半導(dǎo)體穿孔開口 18的底部，但較低的氫氣流速及 較低的晶片2溫度使較多的化學(xué)品28流至半導(dǎo)體穿孔開口 18的底部，且較少殘余在側(cè)壁 的上部部分。除了上述討論的原因，其他因素例如化學(xué)品28的成分、轉(zhuǎn)動速度、轉(zhuǎn)動時間、 烘烤溫度、及其他類似原因都會影響半導(dǎo)體穿孔內(nèi)襯20的輪廓，需經(jīng)由實(shí)驗(yàn)以獲得最佳化 結(jié)果?；仡^參見圖4，當(dāng)半導(dǎo)體穿孔內(nèi)襯20的形成條件被小心控制時，可獲得高順應(yīng)性 的半導(dǎo)體穿孔內(nèi)襯20。實(shí)驗(yàn)結(jié)果顯示半導(dǎo)體穿孔內(nèi)襯20的側(cè)壁部分具有頂部厚度Tt。p、中 間厚度Tmiddle及底部厚度Tb。tt。m，且任兩者之間的差距不會大于厚度Tt。p、中間厚度Tmiddle及 底部厚度Tb。tt。m中任一厚度的10%。頂部厚度Tt。p、中間厚度Tmiddle及底部厚度Tb。tt。m是各 自量測半導(dǎo)體穿孔開口 18中接近頂部、中間及底部位置的厚度。此外，中間厚度Tmiddle近似 但稍大于頂部厚度Tt。p，且底部厚度Tb。tt。m近似但稍大于中間厚度Tmiddl-半導(dǎo)體穿孔內(nèi)襯 20的厚度可為緩慢的由頂部至底部逐漸增加。此外，半導(dǎo)體穿孔開口 18的底部也填入半導(dǎo)體穿孔內(nèi)襯20，其中此填入部分的高 度H，介于半導(dǎo)體穿孔開口 20深度D的5%至20%之間。此高/深比例(H/D ratio)也可 約為5 %至10 %。此外，深度D大于頂部厚度Tt。p、中間厚度Tmiddle及底部厚度Tb。tt。m，且其比 例都大于2，或甚至約大于5。半導(dǎo)體穿孔內(nèi)襯20的底部部分，位于半導(dǎo)體穿孔開口 18的 底部，可具有U形的頂部表面31，頂部表面31任何部分的半徑R都大于約10%、20%或甚 至30%半導(dǎo)體穿孔開口 18的底部寬度W’。半導(dǎo)體穿孔內(nèi)襯20的材料及其介電常數(shù)可由調(diào)整化學(xué)品28的材料來作調(diào)整。當(dāng) 使用四乙基硅氧烷(TEOS)時，所形成的半導(dǎo)體穿孔內(nèi)襯20包含介電常數(shù)為3.9的二氧化 硅。當(dāng)使用甲基三乙氧基硅烷(MTES)時，半導(dǎo)體穿孔內(nèi)襯20具有較低的介電常數(shù)，低于 約3. 5，或甚至低于2. 5。借由調(diào)整化學(xué)品28內(nèi)四乙基硅氧烷(TEOS)及甲基三乙氧基硅烷 (MTES)的比例，可達(dá)到所需的介電常數(shù)值。當(dāng)需要較低的介電常數(shù)時，可增加甲基三乙氧 基硅烷(MTES)的比例。反之，當(dāng)需要較高的介電常數(shù)時，可增加四乙基硅氧烷(TEOS)的比
6例。在形成半導(dǎo)體穿孔內(nèi)襯20后(如圖7所示)，毯覆式沉積擴(kuò)散阻擋層32 (有時也 稱為粘著層)于半導(dǎo)體穿孔內(nèi)襯20上，且覆蓋半導(dǎo)體穿孔內(nèi)襯20的側(cè)壁及底部。擴(kuò)散阻 擋層32可包含鈦、氮化鈦、鉭、氮化鉭或前述的組合，其可由物理氣相沉積、濺鍍或其他類 似方法形成?？芍氖?，當(dāng)半導(dǎo)體穿孔內(nèi)襯20的側(cè)壁部分的中間厚度Tmiddle不小于頂部厚 度Tt。p時，可輕易形成順應(yīng)性佳的擴(kuò)散阻擋層32。接著，半導(dǎo)體穿孔開口 18的剩余部分以金屬材料填滿，并因而形成半導(dǎo)體穿孔 34。半導(dǎo)體穿孔34的制造過程乃是公知技術(shù)，故在此不多作贅述。半導(dǎo)體穿孔34的材料 可包含銅、鋁及/或其他導(dǎo)電材料。圖8示出為位于半導(dǎo)體穿孔34上方的結(jié)構(gòu)，其包含內(nèi)連線結(jié)構(gòu)36。內(nèi)連線結(jié)構(gòu)36 可包含形成于介電層中的金屬線及通孔(圖中未顯示)，此介電層可為低介電常數(shù)介電層。 金屬線及通孔可電連接至半導(dǎo)體穿孔34。內(nèi)連線結(jié)構(gòu)36也可包含保護(hù)層、連接焊盤(bond pads)及其類似物。參見圖9，晶片2的頂部表面可設(shè)置在載體晶片40 (carrier wafer)上，例如借由 粘結(jié)劑。接著碾磨半導(dǎo)體穿孔34的背端，移除半導(dǎo)體穿孔內(nèi)襯20的底部部分。在隨后的 工藝步驟中，背端內(nèi)連線結(jié)構(gòu)，包含重配置線路(redistribution line ;RDL) 50及接觸焊 盤52，可形成在晶片2的背端，如圖10所示。在先前段落所討論的實(shí)施例中，是使用前通孔(via-first)方法，其為在底部金 屬化層(普遍稱為Ml)形成的前形成。因此，半導(dǎo)體穿孔34僅延伸至層間介電層14，但未 延伸進(jìn)入至內(nèi)連線結(jié)構(gòu)36的金屬層間介電層(IMD)中。在另一實(shí)施例中，如圖11所示，是 使用后通孔(via-last)方法，其為在內(nèi)連線結(jié)構(gòu)36形成后才形成半導(dǎo)體穿孔34。因此，半 導(dǎo)體穿孔34穿越層間介電層14及內(nèi)連線結(jié)構(gòu)36并延伸進(jìn)入基材10。類似地，半導(dǎo)體穿孔 內(nèi)襯20形成在具有半導(dǎo)體穿孔34形成于其中的半導(dǎo)體穿孔開口 20的側(cè)壁上，使半導(dǎo)體穿 孔34與基材10電性絕緣。隨后，形成內(nèi)連線結(jié)構(gòu)的工藝大致與圖10相同，故在此不多加 贅述。值得注意的是，雖然在此使用半導(dǎo)體穿孔內(nèi)襯20作為范例來解釋本發(fā)明實(shí)施例 的概念，此實(shí)施例也可應(yīng)用于形成其他開口的內(nèi)襯，例如溝槽或通孔開口。本領(lǐng)域普通技術(shù) 人員可將本發(fā)明于前述段落所揭示的內(nèi)容結(jié)合至其工藝中。這些實(shí)施例特別適用于在深寬 比非常高的開口中形成內(nèi)襯。這些實(shí)施例具有許多優(yōu)點(diǎn)。當(dāng)使用旋轉(zhuǎn)涂布時，所形成的半導(dǎo)體穿孔內(nèi)襯較其他 方法具有較佳的順應(yīng)性。底部及側(cè)壁覆蓋也優(yōu)于以化學(xué)氣相沉積形成。此工藝所需時間少 且成本低廉。此外，半導(dǎo)體穿孔內(nèi)襯的介電常數(shù)是可調(diào)整的。雖然本發(fā)明已以多個優(yōu)選實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾。此外，本 發(fā)明的范圍可應(yīng)用于現(xiàn)有或未來所發(fā)展的程序、機(jī)器、制造、組合物、功能、方法或步驟，其 實(shí)質(zhì)上進(jìn)行與依照本發(fā)明所述的實(shí)施例相同的功能或達(dá)成相同的結(jié)果。因此，本發(fā)明的保 護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。此外，每個權(quán)利要求建構(gòu)成一獨(dú)立的實(shí)施 例，且各種權(quán)利要求及實(shí)施例的組合都介于本發(fā)明的范圍內(nèi)。雖然本發(fā)明已以多個優(yōu)選實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾，因此本發(fā) 明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基材，含有一半導(dǎo)體穿孔開口，延伸至該半導(dǎo)體基材中；以及一介電內(nèi)襯，位于該半導(dǎo)體穿孔開口中，其中該介電內(nèi)襯含有一側(cè)壁部分于該半導(dǎo)體穿孔開口的側(cè)壁上及一底部部分于該半導(dǎo)體穿孔開口的底部，且其中該介電內(nèi)襯的底部部分具有一高度，其較該介電內(nèi)襯的側(cè)壁部分的厚度大。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該底部部分的高度約大于該底部部分的厚 度的2倍。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該介電內(nèi)襯的底部部分的頂部表面為圓 形，其半徑約大于該半導(dǎo)體穿孔開口的底部寬度的20%。
4.如權(quán)利要求3所述的集成電路結(jié)構(gòu)，其中該半徑約大于該半導(dǎo)體穿孔開口的底部寬 度的30%。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該介電內(nèi)襯的介電常數(shù)小于約3.5。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包含一阻擋層于該介電內(nèi)襯上及一導(dǎo)電材料 于該阻擋層上。
7.如權(quán)利要求6所述的集成電路結(jié)構(gòu)，其中該導(dǎo)電材料包含銅。
8.一種集成電路結(jié)構(gòu)，包括一基材，含有一延伸至該基材中的開口，其中該開口的深寬比約大于7 ；以及 一介電內(nèi)襯，位于該開口中，其中該介電內(nèi)襯含有一側(cè)壁部分于該開口的側(cè)壁及一底 部部分于該開口的底部，且其中該介電內(nèi)襯的所有厚度都不大于該底部部分的高度。
9.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該側(cè)壁部分的厚度由上端往下端逐漸增加。
10.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該基材包含一硅基材，其中該集成電路結(jié) 構(gòu)還包含一層間介電層于該硅基材上，且其中該開口延伸至該層間介電層的頂部表面。
11.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該底部部分的高度約大于該側(cè)壁部分的 厚度的2倍。
12.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該介電內(nèi)襯的介電常數(shù)小于約3.5。
13.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，還包含一阻擋層于該介電內(nèi)襯上及一導(dǎo)電材 料于該阻擋層上。
14.如權(quán)利要求13所述的集成電路結(jié)構(gòu)，其中該導(dǎo)電材料包含銅。
全文摘要
本發(fā)明提供一種集成電路結(jié)構(gòu)，該集成電路結(jié)構(gòu)包含一半導(dǎo)體基材，一半導(dǎo)體穿孔(through-semiconductor via；TSV)開口，延伸進(jìn)入此半導(dǎo)體基材以及一半導(dǎo)體穿孔內(nèi)襯(TSV liner)，位于此半導(dǎo)體穿孔開口(TSV opening)中。此半導(dǎo)體穿孔內(nèi)襯包含一側(cè)壁部分于此半導(dǎo)體穿孔開口的側(cè)壁上及一底部部分于此半導(dǎo)體穿孔開口的底部上。此半導(dǎo)體穿孔內(nèi)襯的底部部分具有一底部高度，且其較此半導(dǎo)體穿孔內(nèi)襯的側(cè)壁部分的中間厚度大。本發(fā)明的集成電路結(jié)構(gòu)具有如下優(yōu)點(diǎn)當(dāng)使用旋轉(zhuǎn)涂布時，所形成的半導(dǎo)體穿孔內(nèi)襯具有較佳的順應(yīng)性。底部及側(cè)壁覆蓋優(yōu)于以化學(xué)氣相沉積形成。此工藝所需時間少且成本低廉。此外，半導(dǎo)體穿孔內(nèi)襯的介電常數(shù)是可調(diào)整的。
文檔編號H01L23/485GK101950738SQ20101010847
公開日2011年1月19日 申請日期2010年2月1日 優(yōu)先權(quán)日2009年7月8日
發(fā)明者余振華, 包天一, 涂宏榮, 羅清郁, 邱文智, 陳海清 申請人:臺灣積體電路制造股份有限公司