專利名稱：Cdm esd保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電(ESD)電路，特別涉及一種CDM ESD保護(hù)電路。
背景技術(shù)：
集成電路(IC)在制造、裝配和測(cè)試或在最終的應(yīng)用中，很容易遭受到制造或者使 用過(guò)程中的破壞性靜電放電(ESD)，從而使得集成電路受到靜電的損傷。ESD通常由高壓電勢(shì)(例如幾千伏)放電產(chǎn)生，并且導(dǎo)致短持續(xù)時(shí)間(例如100ns) 高電流的脈沖。ESD通常分為三類，第一類是由于人與IC接觸產(chǎn)生，通常對(duì)應(yīng)該類型的ESD 可以制作HBM(human body model)類型的ESD保護(hù)電路；第二類是由于機(jī)械設(shè)備與IC的接 觸而產(chǎn)生，通常對(duì)應(yīng)該類型的ESD可以制作匪(machine model)類型的ESD保護(hù)電路；第三 類是由于IC自身的帶電而產(chǎn)生，其放電可以通過(guò)IC的單個(gè)引腳發(fā)生，這種類型的ESD可以 制作CDM(charged-device-model)類型的ESD保護(hù)電路來(lái)進(jìn)行放電保護(hù)。第一類型和第二類型的ESD保護(hù)電路通常通過(guò)和IC輸入/輸出引腳耦接的放電 電路實(shí)現(xiàn)，從而將IC輸入/輸出引腳上的靜電釋放掉，減小IC靜電對(duì)內(nèi)部的功能單元的損 傷。而對(duì)于第三類型ESD，電荷通常積聚在襯底內(nèi)，因此CDM ESD保護(hù)電路需要將電荷 從襯底內(nèi)釋放掉。為了保護(hù)IC免受CDM ESD的損傷，在現(xiàn)有技術(shù)中，通常將襯底和輸入/輸 出引腳之間設(shè)置放電通道，該放電通道在IC正常工作期間不工作，即表現(xiàn)出低泄露，即高 電阻率，在ESD放電期間工作，即表現(xiàn)出低電阻率，形成放電通路，從而將襯底內(nèi)的電荷釋 放。圖1為一種現(xiàn)有的CDM ESD保護(hù)電路及被保護(hù)功能單元的示意圖，圖2為圖1所示的電 路的剖面示意圖，如圖1和圖2所示，現(xiàn)有CDM ESD保護(hù)電路是通過(guò)ESD保護(hù)單元101(例 如可以為MOS晶體管)來(lái)實(shí)現(xiàn)，但是隨著工藝尺寸的減小，功能單元的MOS晶體管的柵氧越 來(lái)越薄，盡管為了保護(hù)功能單元102，為襯底設(shè)置了放電通道，但是由于ESD的電壓太高，時(shí) 間太短，功能單元102的MOS晶體管的柵氧非常容易被擊穿(例如圖2中所示的放電電流 Iesd)，從而使得功能單元被損壞。為了尋求更好的解決方案，專利號(hào)為US68855^B2的美國(guó)專利文獻(xiàn)公開(kāi)了一種使 用深阱結(jié)構(gòu)解決CDM威脅的CDM ESD結(jié)構(gòu)，雖然這樣可以使功能單元位于隔離N阱之中，從 而大大減少功能單元所處的P阱區(qū)中的靜電電荷，但是盡管電荷的數(shù)量減少，仍然可以擊 穿功能單元MOS管的柵氧層，對(duì)其進(jìn)行破壞。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問(wèn)題是提供一種CDM ESD保護(hù)電路，從而提高了 CDM ESD保護(hù) 電路的性能。為了解決上述問(wèn)題，本發(fā)明提供了一種CDM ESD保護(hù)電路，包括電源線、襯底和輸 入/輸出引腳，用于對(duì)功能單元進(jìn)行保護(hù)，；功能單元通過(guò)電阻與所述輸入/輸出引腳耦接；CDM ESD保護(hù)電路還包括
第一級(jí)ESD保護(hù)單元，其第一端耦接至所述輸入/輸出引腳，第二端耦接至電源 線，當(dāng)所述電源線的電位比所述輸入/輸出引腳的電位高第一特定電壓時(shí)，則所述第一級(jí) ESD保護(hù)單元工作；低電壓觸發(fā)保護(hù)單元，其第一端耦接至所述輸入/輸出引腳，第二端耦接至所述 襯底，當(dāng)所述襯底的電位小于所述輸入/輸出引腳的電位超過(guò)第二特定電壓時(shí)，則所述低 電壓觸發(fā)保護(hù)單元工作；第二級(jí)ESD保護(hù)單元，其第一端通過(guò)電阻耦接至所述輸入/輸出引腳，第二端耦接 至所述電源線，第三端耦接至所述襯底，當(dāng)所述電源線的電位比所述輸入/輸出引腳的電 位高第三特定電壓時(shí)，或者所述襯底的電位比所述輸入/輸出引腳的電位低第四特定電壓 時(shí)，則所述第二級(jí)ESD保護(hù)單元工作；局部ESD保護(hù)單元，其第一端通過(guò)所述電阻耦接至所述輸入/輸出引腳，第二端耦 接至所述電源線，第三端耦接至所述襯底，當(dāng)所述電源線的電位比所述輸入/輸出引腳的 電位高第五特定電壓時(shí)，或者所述襯底的電位比所述輸入/輸出引腳的電位低第六特定電 壓時(shí)，則所述局部ESD保護(hù)單元工作。優(yōu)選的，所述低電壓觸發(fā)保護(hù)單元當(dāng)所述襯底的電壓比所述輸入/輸出引腳的電 壓高0. 7V及以上時(shí)工作。優(yōu)選的，所述第一級(jí)ESD保護(hù)單元、低電壓觸發(fā)保護(hù)單元、第二級(jí)ESD保護(hù)單元和 /或局部ESD保護(hù)單元為鉗位電路。優(yōu)選的，所述低電壓觸發(fā)保護(hù)單元的閾值電壓小于ESD保護(hù)電路內(nèi)的MOS晶體管
柵氧層擊穿電壓。優(yōu)選的，所述低電壓觸發(fā)保護(hù)單元的閾值電壓小于同樣工藝特征尺寸下最小特征 尺寸的MOS晶體管的閾值電壓。優(yōu)選的，所述低電壓觸發(fā)保護(hù)單元為SCR。優(yōu)選的，所述SCR為電容，其第一端耦接至所述輸入輸出引腳，第二端耦接至第一節(jié)點(diǎn)；第一電阻，其第一端耦接至所述襯底，第二端耦接至第一節(jié)點(diǎn)；PNP管，其發(fā)射極耦接至所述輸入/輸出引腳，基極耦接至所述第一節(jié)點(diǎn)，集電極 耦接至第二節(jié)點(diǎn)；NPN管，其發(fā)射極耦接至所述襯底，集電極通過(guò)第二電阻耦接至輸入/輸出引腳， 基極耦接至第二節(jié)點(diǎn)；第三電阻，其第一端耦接至所述襯底，第二端耦接至所述第二節(jié)點(diǎn)。優(yōu)選的，所述SCR為電容，其第一端耦接至所述襯底，第二端耦接至第一節(jié)點(diǎn)；第一電阻，其第一端耦接至所述輸入/輸出引腳，第二端耦接至第一節(jié)點(diǎn)；NMOS晶體管，其柵極耦接至第一節(jié)點(diǎn)，源極耦接至襯底；PNP管，其發(fā)射極耦接至所述輸入/輸出引腳，基極耦接至所述NMOS晶體管的漏 極，集電極耦接至第二節(jié)點(diǎn)；NPN管，其發(fā)射極耦接至所述襯底，集電極通過(guò)第二電阻耦接至輸入/輸出引腳， 基極耦接至第二節(jié)點(diǎn)；
第三電阻，其第一端耦接至所述襯底，第二端耦接至所述第二節(jié)點(diǎn)。優(yōu)選的，所述SCR包括寄生二極管，其正極耦接至所述輸入/輸出引腳，負(fù)極耦接 至所述襯底。優(yōu)選的，所述第一級(jí)ESD保護(hù)單元包括PMOS晶體管，其柵極通過(guò)電阻耦接所述第一級(jí)ESD保護(hù)單元第二端，源極耦接所 述高壓放電子單元第二端，漏極耦接所述第一級(jí)ESD保護(hù)單元第一端。優(yōu)選的，所述第二級(jí)ESD保護(hù)單元包括高壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接 所述第二級(jí)ESD保護(hù)單元第二端；低壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接 所述第二級(jí)ESD保護(hù)單元第三端。優(yōu)選的，所述高壓放電子單元包括PMOS晶體管，其柵極通過(guò)電阻耦接到所述高壓放電子單元第二端，源極耦接所述 高壓放電子單元第二端，漏極耦接所述高壓放電子單元第一端。優(yōu)選的，所述低壓放電子單元包括NMOS晶體管，其柵極通過(guò)電阻耦接到所述低壓放電子單元第二端，源極耦接所述 低壓放電子單元第二端，漏極耦接所述低壓放電子單元第一端。優(yōu)選的，所述局部ESD保護(hù)單元包括高壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接 所述第二級(jí)ESD保護(hù)單元第二端；低壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接 所述第二級(jí)ESD保護(hù)單元第三端。優(yōu)選的，所述高壓放電子單元包括PMOS晶體管，其柵極耦接到所述高壓放電子單元第二端，源極耦接所述高壓放電 子單元第二端，漏極耦接所述高壓放電子單元第一端。優(yōu)選的，所述低壓放電子單元包括NMOS晶體管，其柵極耦接到所述低壓放電子單元第二端，源極耦接所述低壓放電 子單元第二端，漏極耦接所述低壓放電子單元第一端。優(yōu)選的，所述襯底為P型，所述局部ESD保護(hù)單元位于N阱內(nèi)。與現(xiàn)有技術(shù)相比，本發(fā)明主要具有以下優(yōu)點(diǎn)本發(fā)明通過(guò)在CDM ESD保護(hù)電路中設(shè)置第一級(jí)ESD保護(hù)單元、低電壓觸發(fā)保護(hù)單 元、第二級(jí)ESD保護(hù)單元和局部ESD保護(hù)單元共四級(jí)放電電路，從而使得在IC輸入/輸出 引腳接地的情況下，由于襯底內(nèi)電荷的存在使得襯底和IC輸入/輸出引腳之間存在電位 差，從而上述保護(hù)的單元工作，即表現(xiàn)為低電阻率，這樣襯底內(nèi)的電荷可以很快的通過(guò)四級(jí) 放電通道釋放掉，避免了由于靜電使得功能單元中的MOS晶體管柵氧層被擊穿，而引起的 功能單元失效的問(wèn)題，因此本發(fā)明的CDM ESD電路更加穩(wěn)定，性能更好。


通過(guò)附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說(shuō)明，本發(fā)明的上述及其它目的、特征和優(yōu)勢(shì)將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按 實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。圖1至圖2為現(xiàn)有的一種CDM ESD保護(hù)電路及被保護(hù)功能單元示意圖；圖3至圖5為本發(fā)明實(shí)施例的CDM ESD保護(hù)電路及被保護(hù)功能單元示意圖；圖6為本發(fā)明另一實(shí)施例的CDM ESD保護(hù)電路及被保護(hù)功能單元示意圖。
具體實(shí)施例方式由背景技術(shù)可知，現(xiàn)有的半導(dǎo)體工藝隨著工藝尺寸的減小，功能單元的MOS晶體 管的柵氧層越來(lái)越薄，因此盡管為了保護(hù)功能單元為襯底設(shè)置了放電通道，但是由于ESD 的電壓太高，時(shí)間太短，因此功能單元的MOS晶體管的柵氧層非常容易被擊穿，從而使得功 能單元被損壞。盡管有一些新的技術(shù)方案通過(guò)使用深阱結(jié)構(gòu)解決CDM威脅的CDM ESD結(jié)構(gòu)， 這樣可以使功能單元位于隔離N阱之中，從而大大減少功能單元所在的P阱中的靜電電荷， 但是盡管電荷的數(shù)量減少，仍然可以擊穿功能單元MOS管的柵氧層，對(duì)其進(jìn)行破壞。而本發(fā)明通過(guò)在CDM ESD保護(hù)電路中設(shè)置第一級(jí)ESD保護(hù)單元、低電壓觸發(fā)保護(hù) 單元、第二級(jí)ESD保護(hù)單元和局部ESD保護(hù)單元共四級(jí)放電電路，從而使得在IC輸入/輸 出引腳接地的情況下，由于襯底內(nèi)電荷的存在使得襯底和IC輸入/輸出引腳之間存在電位 差，從而上述保護(hù)的單元工作，即表現(xiàn)為低電阻率，這樣襯底內(nèi)的電荷可以很快的通過(guò)四級(jí) 放電通道釋放掉，避免了由于靜電使得功能單元中的MOS晶體管柵氧層被擊穿，而引起的 功能單元失效的問(wèn)題，因此本發(fā)明的CDM ESD電路更加穩(wěn)定，性能更好。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的具體實(shí)施方式
做詳細(xì)的說(shuō)明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā) 明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來(lái)實(shí)施，本領(lǐng)域技術(shù)人員可以在不 違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開(kāi)的具體實(shí)施的限制。第一實(shí)施例圖3為本發(fā)明實(shí)施例的CDM ESD保護(hù)電路及被保護(hù)功能單元示意圖。下面結(jié)合圖 3對(duì)本發(fā)明實(shí)施例的CDM ESD保護(hù)電路進(jìn)行說(shuō)明，圖3主要包括電源線103(輸入電壓為 VDD)、襯底Sub和輸入/輸出引腳(I/Opad) 105、功能單元110、第一級(jí)ESD保護(hù)單元120、低 電壓觸發(fā)保護(hù)單元130、第二級(jí)ESD保護(hù)單元140和局部ESD保護(hù)單元150。其中，功能單元110與所述輸入/輸出引腳(I/Opad) 105通過(guò)電阻RO耦接，所述 功能單元Iio為CDM ESD保護(hù)電路的核心單元，用于實(shí)現(xiàn)電路的功能。第一級(jí)ESD保護(hù)單元120第一端耦接至所述輸入/輸出引腳105，第二端耦接至電 源線103，當(dāng)所述電源線103的電位比所述輸入/輸出引腳I/Opad的電位高第一特定電壓 時(shí)，則所述第一級(jí)ESD保護(hù)單元120工作(即表現(xiàn)為低電阻率)。在使用時(shí)可以將電源線 103耦接功能單元110內(nèi)的N阱，從而在N阱中積累的正電荷達(dá)到一定程度，例如輸入/輸 出引腳105接地的時(shí)候，電位為0V，當(dāng)N阱電位高于OV第一特定電壓時(shí)，則第一級(jí)ESD保 護(hù)單元120工作，將N阱中的電荷釋放掉。例如第一級(jí)ESD保護(hù)單元120可以為鉗位電路。 其中第一特定電壓可以根據(jù)產(chǎn)品對(duì)靜電的要求來(lái)設(shè)置，例如可以設(shè)置為10V、20V...低電壓觸發(fā)保護(hù)單元130，其第一端耦接至所述輸入/輸出引腳105，第二端耦接 至所述襯底Sub，當(dāng)所述襯底Sub的電位比所述輸入/輸出引腳105的電位低第二特定電壓時(shí)，則所述低電壓觸發(fā)保護(hù)單元130工作。在使用時(shí)P型襯底中積累的負(fù)電荷達(dá)到一定 程度，例如輸入/輸出引腳105接地的時(shí)候，電位為0V，當(dāng)所述襯底Sub的電位比OV電壓 低第二特定電壓時(shí)，則低電壓觸發(fā)保護(hù)單元130工作，將P型襯底中的電荷通過(guò)輸入/輸出 引腳105釋放掉。例如低電壓觸發(fā)保護(hù)單元130可以為鉗位電路。例如還可以，所述低電 壓觸發(fā)保護(hù)單元130當(dāng)所述襯底Sub的電位比所述輸入/輸出引腳I/Opad的電位高0. 7V 及以上時(shí)導(dǎo)通，這樣可以及時(shí)將襯底內(nèi)的正電荷釋放掉。優(yōu)選的，所述低電壓觸發(fā)保護(hù)單元 130的閾值電壓(即開(kāi)始工作的最小電壓)小于ESD保護(hù)電路內(nèi)的MOS晶體管柵氧層擊穿 電壓，這樣可以保護(hù)ESD保護(hù)電路內(nèi)的MOS晶體管。其中第二特定電壓可以根據(jù)產(chǎn)品對(duì)靜 電的要求來(lái)設(shè)置，例如可以設(shè)置為6V、7V...第二級(jí)ESD保護(hù)單元140，其第一端通過(guò)電阻RO耦接至所述輸入/輸出引腳105， 第二端耦接至所述電源線103，第三端耦接至所述襯底Sub，當(dāng)所述電源線103的電位比所 述輸入/輸出引腳105的電位高第三特定電壓時(shí)，或者所述襯底Sub的電位比所述輸入/輸 出引腳105的電位低第四特定電壓時(shí)，則所述第二級(jí)ESD保護(hù)單元140共組。在使用時(shí)可 以將電源線103耦接至功能單元110內(nèi)的N阱，從而在N阱中積累的正電荷達(dá)到一定程度， 例如電位高于OV電位第三特定電壓時(shí)，則第二級(jí)ESD保護(hù)單元140工作，將N阱中的電荷 釋放掉；或當(dāng)襯底中積累的負(fù)電荷達(dá)到一定程度，例如輸入/輸出引腳105接地的時(shí)候，電 位為0V，當(dāng)所述襯底Sub的電位比OV電壓低第四特定電壓時(shí)，則第二級(jí)ESD保護(hù)單元140 工作，例如第二級(jí)ESD保護(hù)單元140可以為鉗位電路。其中第三特定電壓和第四特定電壓 可以根據(jù)產(chǎn)品對(duì)靜電的要求來(lái)設(shè)置，例如可以設(shè)置為10V、20V...局部ESD保護(hù)單元150，其第一端通過(guò)電阻RO耦接至所述輸入/輸出引腳105，第 二端耦接至所述電源線103，第三端耦接至所述襯底Sub，當(dāng)所述電源線103的電位比所述 輸入/輸出引腳105的電位高第五特定電壓時(shí)，或者所述襯底Sub的電位比所述輸入/輸 出引腳105的電位低第六特定電壓時(shí)，則所述第二級(jí)ESD保護(hù)單元150工作。在使用時(shí)可 以將電源線103耦接功能單元110內(nèi)的N阱，從而在N阱中積累的正電荷達(dá)到一定程度，例 如電位高于OV電位第五特定電壓時(shí)，則局部ESD保護(hù)單元150工作，將N阱中的電荷釋放 掉；或當(dāng)襯底中積累的負(fù)電荷達(dá)到一定程度，例如輸入/輸出引腳105接地的時(shí)候電位為 0V,當(dāng)所述襯底Sub的電位比OV電壓低第六特定電壓時(shí)，則局部ESD保護(hù)單元150工作，例 如局部ESD保護(hù)單元150可以為鉗位電路。其中第五特定電壓和第六特定電壓可以根據(jù)產(chǎn) 品對(duì)靜電的要求來(lái)設(shè)置，例如可以設(shè)置為10V、20V...圖4為本發(fā)明的CDM ESD保護(hù)電路及被保護(hù)功能單元示意圖，參考圖4，在一具體 實(shí)現(xiàn)中，所述第一級(jí)ESD保護(hù)單元120可以包括PM0S晶體管M0，其柵極通過(guò)電阻RlO耦接 所述第一級(jí)ESD保護(hù)單元第二端(即電源線10 ，源極耦接所述第一級(jí)ESD保護(hù)單元第二 端(即電源線103)，漏極耦接所述第一級(jí)ESD保護(hù)單元第一端(即輸入/輸出引腳105)。 其中，本領(lǐng)域技術(shù)人員可以根據(jù)產(chǎn)品對(duì)靜電的要求以及電路設(shè)計(jì)和工藝制造的要求，按照 常規(guī)方法對(duì)PMOS晶體管MO及電阻RlO的參數(shù)進(jìn)行設(shè)置。參考圖4，在一具體實(shí)現(xiàn)中，所述低電壓觸發(fā)保護(hù)單元為SCR。所述SCR為電容 Cl，其第一端耦接所述輸入輸出引腳105，第二端耦接第一節(jié)點(diǎn)10 ；第一電阻R1，其第一端 耦接至所述襯底，第二端耦接第一節(jié)點(diǎn)10 ；PNP管P1，其發(fā)射極耦接至所述輸入/輸出引腳 105，基極耦接至所述第一節(jié)點(diǎn)10，集電極耦接至第二節(jié)點(diǎn)20 ；NPN管附，其發(fā)射極耦接至所述襯底Sub，集電極通過(guò)第二電阻R3耦接至輸入/輸出引腳105，基極耦接至第二節(jié)點(diǎn)20 ； 第三電阻R3，其第一端耦接至所述襯底Sub，第二端耦接至所述第二節(jié)點(diǎn)20。上述低電壓觸 發(fā)保護(hù)單元130的閾值電壓小于同樣工藝特征尺寸下最小尺寸的MOS晶體管的閾值電壓， 例如在0. ISum工藝下，可以通過(guò)調(diào)節(jié)第一電阻Rl的阻值和電容Cl的電容，使得當(dāng)襯底Sub 的電位比所述輸入/輸出引腳105的電位低第二特定電壓(第二特定電壓小于特征尺寸為 0. ISum的MOS晶體管的閾值電壓)時(shí)則低電壓觸發(fā)保護(hù)單元130工作。例如，第一電阻Rl的阻值為1 至2 歐姆，電容為0.8pf至1.2pf時(shí)，對(duì)于標(biāo)準(zhǔn) 的0. 18um CMOS工藝，采用標(biāo)準(zhǔn)工作電壓為3. 3V的器件構(gòu)成所述CDM ESD保護(hù)電路，當(dāng)輸 入/輸出引腳105接地，則所述襯底Sub的電壓達(dá)到-4V至-6V以下時(shí)(即第二特定電壓為 4V至6V)，則低電壓觸發(fā)保護(hù)單元130工作。如果襯底內(nèi)積累了負(fù)電荷達(dá)到-4V時(shí)，當(dāng)輸入 /輸出引腳105接地的時(shí)電位為0V，電容Cl開(kāi)始充電(即第一節(jié)點(diǎn)10，PNP管Pl的基極開(kāi) 始充電)，當(dāng)充電達(dá)到PNP管Pl的閾值電壓時(shí)則PNP管Pl開(kāi)啟，第二節(jié)點(diǎn)20的電位升高， 當(dāng)?shù)诙?jié)點(diǎn)20的電位和NPN管m的發(fā)射極電位差達(dá)到NPN管m的閾值電壓時(shí)，則NPN管 W開(kāi)啟，從而在襯底和輸入/輸出引腳105之間形成了兩條放電通道，可以有效的將襯底內(nèi) 的負(fù)電荷釋放掉。在現(xiàn)有技術(shù)中通常ESD保護(hù)電路的工作觸發(fā)電壓都大于6V，也就是當(dāng)襯底積累負(fù) 電荷達(dá)到-6V以下時(shí)才能觸發(fā)ESD保護(hù)電路，本發(fā)明利用SCR電路降低了 ESD保護(hù)電路的 觸發(fā)電壓，從而增加了對(duì)功能單元的保護(hù)。在本實(shí)施例中，所述SCR包括寄生二極管，其正極耦接所述輸入/輸出引腳105， 負(fù)極耦接所述襯底Sub。在襯底內(nèi)存儲(chǔ)負(fù)電荷時(shí)該寄生二極管不起作用，在襯底內(nèi)存儲(chǔ)正電 荷時(shí)該寄生二極管正向?qū)ㄡ尫耪姾?。參考圖4，在一具體實(shí)現(xiàn)中，所述第二級(jí)ESD保護(hù)單元可以包括高壓放電子單元140a，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端1401，其第 二端耦接所述第二級(jí)ESD保護(hù)單元第二端1402 ；低壓放電子單元140b，其第一端耦接所述 第二級(jí)ESD保護(hù)單元第一端1401，其第二端耦接所述第二級(jí)ESD保護(hù)單元第三端1403。參考圖4，在一具體實(shí)現(xiàn)中，所述高壓放電子單元可以包括PMOS晶體管M1，其柵極通過(guò)電阻Rll耦接所述高壓放電子單元第二端(即電源線 103)，源極耦接所述高壓放電子單元第二端(即電源線10 ，漏極耦接所述高壓放電子單 元第一端(即通過(guò)電阻RO耦接輸入/輸出引腳10 。其中，本領(lǐng)域技術(shù)人員可以根據(jù)產(chǎn) 品對(duì)靜電的要求以及電路設(shè)計(jì)和工藝制造的要求，按照常規(guī)方法對(duì)PMOS晶體管Ml及電阻 Rll的參數(shù)進(jìn)行設(shè)置。參考圖4，在一具體實(shí)現(xiàn)中，所述低壓放電子單元可以包括NMOS晶體管M2，其柵極通過(guò)電阻R12耦接到所述低壓放電子單元第二端(即襯底 Sub)，源極耦接所述低壓放電子單元第二端(即襯底Sub)，漏極耦接所述低壓放電子單元 第一端(即通過(guò)電阻RO耦接輸入/輸出引腳10 。其中，本領(lǐng)域技術(shù)人員可以根據(jù)產(chǎn)品對(duì) 靜電的要求以及電路設(shè)計(jì)和工藝制造的要求，按照常規(guī)方法對(duì)NMOS晶體管M2及電阻R12 的參數(shù)進(jìn)行設(shè)置。參考圖4，在本實(shí)施例中，所述局部ESD保護(hù)單元包括高壓放電子單元，其第一端 耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接所述第二級(jí)ESD保護(hù)單元第二端；低壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接所述第二級(jí)ESD 保護(hù)單元第三端。。在本實(shí)施例中，所述高壓放電子單元包括PMOS晶體管M3，其柵極耦接所述高壓放電子單元第二端(即電源線103)，源極耦 接所述高壓放電子單元第二端(即電源線10 ，漏極耦接所述高壓放電子單元第一端(即 通過(guò)電阻RO耦接輸入/輸出引腳10 。其中，本領(lǐng)域技術(shù)人員可以根據(jù)產(chǎn)品對(duì)靜電的要求 以及電路設(shè)計(jì)和工藝制造的要求，按照常規(guī)方法對(duì)PMOS晶體管M3及電阻RO的參數(shù)進(jìn)行設(shè)置。在本實(shí)施例中，所述低壓放電子單元包括NMOS晶體管M4，其柵極耦接所述低壓放電子單元第二端(即襯底Sub)，源極耦接 所述低壓放電子單元第二端(即襯底Sub)，漏極耦接所述低壓放電子單元第一端(即通過(guò) 電阻RO耦接輸入/輸出引腳10 。其中，本領(lǐng)域技術(shù)人員可以根據(jù)產(chǎn)品對(duì)靜電的要求以及 電路設(shè)計(jì)和工藝制造的要求，按照常規(guī)方法對(duì)NMOS晶體管M4及電阻RO的參數(shù)進(jìn)行設(shè)置。參考圖4，在本實(shí)施例中，所述功能單元為CMOS晶體管，除了和輸入/輸出引腳 105耦接以外，還有一端偶接電源線103，另一端偶接低電位VSS。下面從該電路的剖面結(jié)構(gòu)方面，對(duì)本發(fā)明進(jìn)行詳細(xì)的說(shuō)明。由于剖面圖是沿CDM ESD保護(hù)電路中NMOS所在的P阱剖，因此只能看到NMOS晶體管及雙極管和電阻，而看不到 PMOS 管。如圖5所示，所述襯底為P型，在襯底上依次排列有低電壓觸發(fā)保護(hù)單元、第二級(jí) ESD保護(hù)單元、局部ESD保護(hù)單元及功能單元。位于圖5最左側(cè)的虛線框?yàn)榈碗妷河|發(fā)保護(hù)單元130，其包括位于P型襯底上背靠 背排列的N阱410和P阱420。N阱410和P阱420構(gòu)成的摻雜區(qū)中依次排列有位于N阱 內(nèi)的第一 N型摻雜412 ；位于N阱內(nèi)的第一 P型摻雜414 ；第二 N型摻雜416，第二 N型摻雜 416 一部分位于N阱410，剩余部分位于P阱420 ；位于P阱內(nèi)的第二 P型摻雜422 ；位于P 阱內(nèi)的第三N型摻雜424 ；位于P阱內(nèi)的第三P型摻雜426。其中，第一 N型摻雜412和第一 P型摻雜414耦接至輸入/輸出引腳105 ；第二 P 型摻雜422通過(guò)電容Cl耦接至輸入/輸出引腳105 ；第三N型摻雜似4和第三P型摻雜似6 耦接至襯底的輸入/輸出引腳。襯底的輸入/輸出引腳VSS-IO和第二 P型摻雜422之間 耦接有第一電阻Rl。其中，P阱420、N阱410、第一 N型摻雜412、第二 P型摻雜422及第三P型摻雜 426構(gòu)成PNP管Pl ;P阱420、N阱410、第一 N型摻雜412、第三P型摻雜似6及第三N型摻 雜似4構(gòu)成NPN管W。阱區(qū)的體電阻形成寄生電阻第二電阻R2和第三電阻R3。如圖5所示，第二級(jí)ESD保護(hù)單元和功能單元的位于N型深阱的隔離區(qū)內(nèi)，這樣功 能單元就被N型深阱保護(hù)，使得襯底內(nèi)的負(fù)電荷不容易到達(dá)，大大減少了第二級(jí)ESD保護(hù)單 元和功能單元內(nèi)的NMOS所在的P阱內(nèi)的負(fù)電荷。當(dāng)所述襯底的負(fù)電荷使得襯底電位小于所述輸入/輸出引腳的為(例如引腳接 地)超過(guò)第二特定電壓時(shí)，則PNP管Pl和NPN管m都導(dǎo)通，構(gòu)成兩條放電通道。當(dāng)所述襯底積累正電荷時(shí)，則P阱和N阱構(gòu)成的寄生的二極管可以放電，使得正電 荷通過(guò)所述輸入/輸出引腳的電壓(例如引腳接地)被釋放。同時(shí)由于電源線和N阱耦接，因此第一級(jí)、第二級(jí)和局部ESD保護(hù)單元的高壓放電子單元導(dǎo)通，從而釋放襯底內(nèi)的正 電荷。第二實(shí)施例圖6為本發(fā)明第二實(shí)施例的CDM ESD保護(hù)電路示意圖。下面結(jié)合圖6對(duì)本發(fā)明第 二實(shí)施例的CDM ESD保護(hù)電路進(jìn)行說(shuō)明，和第一實(shí)施例的相同之處不再贅述，不同在于在本實(shí)施例中，所述SCR包括電容，其第一端耦接至所述輸入輸出引腳，第二端耦接至第一節(jié)點(diǎn)；第一電阻R1，其第一端耦接至所述襯底，第二端耦接至第一節(jié)點(diǎn)10 ；NMOS晶體管 M11，其柵極耦接至第一節(jié)點(diǎn)10，源極耦接至襯底Sub ；PNP管Pl，其發(fā)射極耦接至所述輸入 /輸出引腳105，基極耦接所述所述NMOS晶體管Mll的漏極，集電極耦接至第二節(jié)點(diǎn)20 ；NPN 管W，其發(fā)射極耦接至所述襯底，集電極通過(guò)第二電阻R2耦接至輸入/輸出引腳105，基極 耦接至第二節(jié)點(diǎn)；第三電阻R3，其第一端耦接至所述襯底Sub，第二端耦接至所述第二節(jié)點(diǎn) 20。本發(fā)明通過(guò)在CDM ESD保護(hù)電路中設(shè)置第一級(jí)ESD保護(hù)單元、低電壓觸發(fā)保護(hù)單 元、第二級(jí)ESD保護(hù)單元和局部ESD保護(hù)單元共四級(jí)放電電路，從而使得在IC輸入/輸出 引腳接地的情況下，由于襯底內(nèi)電荷的存在使得襯底和IC輸入/輸出引腳之間存在電位 差，從而上述保護(hù)的單元工作，即表現(xiàn)為低電阻率，這樣襯底內(nèi)的電荷可以很快的通過(guò)四級(jí) 放電通道釋放掉，并且在其中一級(jí)保護(hù)電路出現(xiàn)損壞的情況下，本發(fā)明仍然可以正常放電， 避免了由于靜電使得功能單元中的MOS晶體管柵氧層被擊穿，而引起的功能單元失效的問(wèn) 題，因此本發(fā)明的CDM ESD電路更加穩(wěn)定，性能更好。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任 何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方 法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí) 施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做 的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種CDM ESD保護(hù)電路，包括電源線、襯底和輸入/輸出引腳，用于對(duì)功能單元進(jìn)行 保護(hù)；功能單元通過(guò)電阻與所述輸入/輸出引腳耦接；其特征在于，CDM ESD保護(hù)電路還包括第一級(jí)ESD保護(hù)單元，其第一端耦接至所述輸入/輸出引腳，第二端耦接至電源線，當(dāng) 所述電源線的電位比所述輸入/輸出引腳的電位高第一特定電壓時(shí)，則所述第一級(jí)ESD保 護(hù)單元工作；低電壓觸發(fā)保護(hù)單元，其第一端耦接至所述輸入/輸出引腳，第二端耦接至所述襯底， 當(dāng)所述襯底的電位小于所述輸入/輸出引腳的電位超過(guò)第二特定電壓時(shí)，則所述低電壓觸 發(fā)保護(hù)單元工作；第二級(jí)ESD保護(hù)單元，其第一端通過(guò)電阻耦接至所述輸入/輸出引腳，第二端耦接至所 述電源線，第三端耦接至所述襯底，當(dāng)所述電源線的電位比所述輸入/輸出引腳的電位高 第三特定電壓時(shí)，或者所述襯底的電位比所述輸入/輸出引腳的電位低第四特定電壓時(shí)， 則所述第二級(jí)ESD保護(hù)單元工作；局部ESD保護(hù)單元，其第一端通過(guò)所述電阻耦接至所述輸入/輸出引腳，第二端耦接 至所述電源線，第三端耦接至所述襯底，當(dāng)所述電源線的電位比所述輸入/輸出引腳的電 位高第五特定電壓時(shí)，或者所述襯底的電位比所述輸入/輸出引腳的電位低第六特定電壓 時(shí)，則所述局部ESD保護(hù)單元工作。
2.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述低電壓觸發(fā)保護(hù)單元當(dāng) 所述襯底的電壓比所述輸入/輸出引腳的電壓高0. 7V及以上時(shí)工作。
3.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述第一級(jí)ESD保護(hù)單元、 低電壓觸發(fā)保護(hù)單元、第二級(jí)ESD保護(hù)單元和/或局部ESD保護(hù)單元為鉗位電路。
4.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述低電壓觸發(fā)保護(hù)單元的 閾值電壓小于ESD保護(hù)電路內(nèi)的MOS晶體管柵氧層擊穿電壓。
5.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述低電壓觸發(fā)保護(hù)單元的 閾值電壓小于同樣工藝特征尺寸下最小特征尺寸的MOS晶體管的閾值電壓。
6.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述低電壓觸發(fā)保護(hù)單元為SCR。
7.根據(jù)權(quán)利要求6所述的CDMESD保護(hù)電路，其特征在于，所述SCR為電容，其第一端耦接至所述輸入輸出引腳，第二端耦接至第一節(jié)點(diǎn)；第一電阻，其第一端耦接至所述襯底，第二端耦接至第一節(jié)點(diǎn)；PNP管，其發(fā)射極耦接至所述輸入/輸出引腳，基極耦接至所述第一節(jié)點(diǎn)，集電極耦接 至第二節(jié)點(diǎn)；NPN管，其發(fā)射極耦接至所述襯底，集電極通過(guò)第二電阻耦接至輸入/輸出引腳，基極 耦接至第二節(jié)點(diǎn)；第三電阻，其第一端耦接至所述襯底，第二端耦接至所述第二節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求6所述的CDMESD保護(hù)電路，其特征在于，所述SCR為電容，其第一端耦接至所述襯底，第二端耦接至第一節(jié)點(diǎn)；第一電阻，其第一端耦接至所述輸入/輸出引腳，第二端耦接至第一節(jié)點(diǎn)；NMOS晶體管，其柵極耦接至第一節(jié)點(diǎn)，源極耦接至襯底；PNP管，其發(fā)射極耦接至所述輸入/輸出引腳，基極耦接至所述NMOS晶體管的漏極，集 電極耦接至第二節(jié)點(diǎn)；NPN管，其發(fā)射極耦接至所述襯底，集電極通過(guò)第二電阻耦接至輸入/輸出引腳，基極 耦接至第二節(jié)點(diǎn)；第三電阻，其第一端耦接至所述襯底，第二端耦接至所述第二節(jié)點(diǎn)。
9.根據(jù)權(quán)利要求7或8所述的CDMESD保護(hù)電路，其特征在于，所述SCR包括寄生二 極管，其正極耦接至所述輸入/輸出引腳，負(fù)極耦接至所述襯底。
10.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述第一級(jí)ESD保護(hù)單元 包括PMOS晶體管，其柵極通過(guò)電阻耦接所述第一級(jí)ESD保護(hù)單元第二端，源極耦接所述高 壓放電子單元第二端，漏極耦接所述第一級(jí)ESD保護(hù)單元第一端。
11.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述第二級(jí)ESD保護(hù)單元 包括高壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接所述 第二級(jí)ESD保護(hù)單元第二端；低壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接所述 第二級(jí)ESD保護(hù)單元第三端。
12.根據(jù)權(quán)利要求11所述的CDMESD保護(hù)電路，其特征在于，所述高壓放電子單元包括PMOS晶體管，其柵極通過(guò)電阻耦接到所述高壓放電子單元第二端，源極耦接所述高壓 放電子單元第二端，漏極耦接所述高壓放電子單元第一端。
13.根據(jù)權(quán)利要求11所述的CDMESD保護(hù)電路，其特征在于，所述低壓放電子單元包括NMOS晶體管，其柵極通過(guò)電阻耦接到所述低壓放電子單元第二端，源極耦接所述低壓 放電子單元第二端，漏極耦接所述低壓放電子單元第一端。
14.根據(jù)權(quán)利要求1所述的CDMESD保護(hù)電路，其特征在于，所述局部ESD保護(hù)單元包括高壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接所述 第二級(jí)ESD保護(hù)單元第二端；低壓放電子單元，其第一端耦接所述第二級(jí)ESD保護(hù)單元第一端，其第二端耦接所述 第二級(jí)ESD保護(hù)單元第三端。
15.根據(jù)權(quán)利要求14所述的CDMESD保護(hù)電路，其特征在于，所述高壓放電子單元包括PMOS晶體管，其柵極耦接到所述高壓放電子單元第二端，源極耦接所述高壓放電子單 元第二端，漏極耦接所述高壓放電子單元第一端。
16.根據(jù)權(quán)利要求14所述的CDMESD保護(hù)電路，其特征在于，所述低壓放電子單元包括NMOS晶體管，其柵極耦接到所述低壓放電子單元第二端，源極耦接所述低壓放電子單 元第二端，漏極耦接所述低壓放電子單元第一端。
17.根據(jù)權(quán)利要求1所述的CDM ESD保護(hù)電路，其特征在于，所述襯底為P型，所述局部 ESD保護(hù)單元位于N阱內(nèi)。
全文摘要
本發(fā)明提供了一種CDM ESD保護(hù)電路，用于對(duì)功能單元進(jìn)行保護(hù)；包括第一級(jí)ESD保護(hù)單元、低電壓觸發(fā)保護(hù)單元、第二級(jí)ESD保護(hù)單元和局部ESD保護(hù)單元，其中低電壓觸發(fā)保護(hù)單元第一端耦接至所述輸入/輸出引腳，第二端耦接至所述襯底，當(dāng)所述襯底的電位小于所述輸入/輸出引腳的電位超過(guò)第二特定電壓時(shí)，則所述低電壓觸發(fā)保護(hù)單元工作。從而提高了CDM ESD保護(hù)電路的性能。
文檔編號(hào)H01L23/60GK102148499SQ20101011110
公開(kāi)日2011年8月10日 申請(qǐng)日期2010年2月10日 優(yōu)先權(quán)日2010年2月10日
發(fā)明者單毅, 唐成瓊 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司