專利名稱：利用鈍化后互連結(jié)構(gòu)形成的硅通孔的制作方法
技術(shù)領(lǐng)域：
一個(gè)或多個(gè)實(shí)施例涉及半導(dǎo)體器件的制造，更具體地，涉及硅通孔和鈍化后(post passivation)互連結(jié)構(gòu)的制造。
背景技術(shù)：
半導(dǎo)體工業(yè)由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成 密度的連續(xù)改進(jìn)而經(jīng)歷了持續(xù)的快速發(fā)展。在極大程度上，集成密度的這種改進(jìn)源自最小 部件尺寸的重復(fù)減小，使得更多的部件集成到給定的芯片區(qū)域內(nèi)。這些集成改進(jìn)本質(zhì)上是 二維(2D)的，即被集成部件占用的體積主要在半導(dǎo)體晶片的表面上。盡管光刻的重大改進(jìn) 導(dǎo)致2D集成電路形成的顯著改進(jìn)，但對于可以二維實(shí)現(xiàn)的密度來說存在物理限制。一種限 制在于對這些部件需要使尺寸最小化。此外，當(dāng)將更多的器件放在一個(gè)芯片中時(shí)，需要更復(fù) 雜的設(shè)計(jì)。其他限制在于隨著器件數(shù)量的增加，器件之間互連的數(shù)量和長度的顯著增加。當(dāng) 互連的數(shù)量和長度增加時(shí)，電路RC延遲和功耗都會增加。在用于解決上述限制的努力中， 通常使用三維集成電路(3DIC)和堆疊管芯。由此，硅通孔(TSV)用在3DIC和用于連接管芯的堆疊管芯中。在這種情況下，TSV 通常用于將管芯上的集成電路連接至管芯的背側(cè)。此外，TSV還用于提供短路接地路徑，其 用于通過被接地金屬膜覆蓋的管芯背側(cè)使集成電路接地。集成電路通常包括用于將集成電 路連接至其他電路的接觸區(qū)域。接觸結(jié)合(contact-bonding，CB)焊盤通常形成在金屬層 (即，金屬的頂層)中，其通過鈍化后互連(post passivation interconnect,PPI)結(jié)構(gòu)連 接至TSV。然而，傳統(tǒng)的PPI工藝提供了對CB的弱粘附力，并引起高接觸阻抗。因此，需要 改進(jìn)的結(jié)構(gòu)及其制作方法來克服傳統(tǒng)工藝的缺點(diǎn)。

發(fā)明內(nèi)容
一個(gè)或多個(gè)公開的實(shí)施例描述了一種集成電路結(jié)構(gòu)，該結(jié)構(gòu)包括半導(dǎo)體襯底； 硅通孔(TSV)，延伸到半導(dǎo)體襯底中；焊盤，形成在半導(dǎo)體襯底上方，并與TSV隔開；以及互 連結(jié)構(gòu)，形成在半導(dǎo)體襯底上方，并電連接TSV和焊盤。該互連結(jié)構(gòu)包括形成在焊盤上的上 部和與焊盤相鄰的下部，并且上部延伸以電連接TSV。至少一個(gè)實(shí)施例描述了一種集成電路結(jié)構(gòu)，該結(jié)構(gòu)包括半導(dǎo)體襯底；低k介電 層，在半導(dǎo)體襯底的上方；金屬線，形成在低k介電層中；第一鈍化層，形成在低k介電層 上并露出金屬線的一部分；焊盤，形成在第一鈍化層中以及金屬線的露出部分上；硅通孔 (TSV)，穿過第一鈍化層和低k介電層，并延伸到半導(dǎo)體襯底中；以及互連結(jié)構(gòu)，形成在第一 鈍化層的上方，并電連接TSV和焊盤。該互連結(jié)構(gòu)包括焊盤上的上部和與焊盤相鄰的下部，并且上部延伸以電連接TSV。


參照附圖進(jìn)行以下的詳細(xì)描述，其中圖1至圖7是在TSV工藝中形成的鈍化后互連(PPI)結(jié)構(gòu)的示例性實(shí)施例的截面圖。
具體實(shí)施例方式本公開總的來說涉及通孔結(jié)構(gòu)的制造，其可以應(yīng)用于具有鈍化后互連(PPI)結(jié)構(gòu) (連接至接觸結(jié)合(CB)焊盤，用于在堆疊晶片/管芯上形成垂直互連)的硅通孔(TSV)的 制造。硅通孔(TSV)還被稱為襯底通孔或晶片通孔，如本文所定義的，提供襯底上的一個(gè)或 多個(gè)導(dǎo)電層(例如，金屬互連層、包括結(jié)合焊盤的接觸焊盤)之間的連接，導(dǎo)電層(例如，金 屬互連層)和半導(dǎo)體層(諸如硅部件)之間的連接，和/或形成在襯底上或連接至襯底的 部件之間的其他期望連接。在一些實(shí)施例中，由通孔提供的該連接提供了從一個(gè)部件到另 一部件的電路徑。通孔可填充有導(dǎo)電材料、絕緣材料和/或本領(lǐng)域使用的其他材料。此外， 通孔可形成在襯底上，該襯底在襯底上的一層或多層(包括介電層、金屬層、半導(dǎo)體層和/ 或本領(lǐng)域已知的其他部件)中包括開口。這里，圖1至圖7的截面圖示出了在TSV工藝中形成的PPI結(jié)構(gòu)的示例性實(shí)施例?，F(xiàn)在，參照圖1，示出了晶片100的截面圖，其包括半導(dǎo)體襯底10和半導(dǎo)體襯底10 上方的互連結(jié)構(gòu)12。半導(dǎo)體襯底10由硅形成，盡管還可以使用其他半導(dǎo)體材料，包括III 族、IV族、V族元素和SiGe。可選地，半導(dǎo)體襯底10包括非導(dǎo)電層。包括晶體管、電阻器、 電容器和其他已知部件的集成電路形成在半導(dǎo)體襯底10上?；ミB結(jié)構(gòu)12包括形成在介電層14 (通常為低k介電層14)中的金屬線和通孔?；?連結(jié)構(gòu)12包括一層一層堆疊的金屬化層，金屬線形成在金屬化層中，且通孔連接金屬線。 互連結(jié)構(gòu)12互連形成在半導(dǎo)體襯底10的頂面上的集成電路，并將集成電路連接至結(jié)合焊 盤。例如，金屬線12a和通孔12b形成在介電層14(其為具有小于約3. 5的介電常數(shù)(k值) 的低k介電層)中。在一個(gè)實(shí)施例中，介電層14由具有小于約2.5的k值的超低k介電層 形成。在一些實(shí)施例中，互連結(jié)構(gòu)12還包括低k介電層14頂部上的上介電層，其中，上介 電層包括不具有潮氣吸收問題的非低k介電材料。上介電層的k值大于約3. 5，更優(yōu)選地， 大于約3. 9。在一個(gè)實(shí)施例中，上介電層包括非摻雜的硅玻璃(USG)層。圖1還示出了接觸結(jié)合(CB)焊盤18，其用在結(jié)合工藝中以將各個(gè)芯片中的集成電 路連接至外部部件。在第一鈍化層16中形成CB焊盤18，以連接至下面的金屬線12a。在 CB焊盤18的制造中，例如包括第一介電層16a和第二介電層16b的第一鈍化層16被沉積 在介電層14的頂層上，然后被圖樣化和蝕刻以形成露出下面的金屬線12a的開口。然后， 在開口中沉積導(dǎo)電材料并進(jìn)行圖樣化以形成CB焊盤18。第一鈍化層16可以由諸如氧化 硅、氮化硅、聚酰亞胺或它們的組合的介電材料形成。在一個(gè)實(shí)施例中，第一介電層16a是 氧化硅層，第二介電層16b是氮化硅層。在一些實(shí)施例中，CB焊盤18的導(dǎo)電材料包括選自 鋁、鎢、銀、銅、鋁合金、銅合金和它們的組合的金屬。圖2和圖3示出了 TSV開口 22的形成，TSV開口延伸到半導(dǎo)體襯底10中。參照圖2，在第一鈍化層16和CB焊盤18上旋涂光刻膠層20。然后，通過曝光、烘焙、顯影和/ 或本領(lǐng)域已知的其他光刻工藝來圖樣化光刻膠層20，以在光刻膠層20中提供開口 21，露出 第一鈍化層16的一部分。如圖3所示，然后，該方法進(jìn)行到使用圖樣化的光刻膠層20作為 掩模元件來蝕刻露出的層，以形成穿過第一鈍化層16、介電層14和一部分半導(dǎo)體襯底10的 TSV開口 22。然后，剝離光刻膠層20。在一些實(shí)施例中，使用任何適當(dāng)?shù)奈g刻方法來蝕刻 TSV開口 22，例如包括等離子體蝕刻、化學(xué)濕蝕刻、激光鉆孔和/或本領(lǐng)域已知的其他工藝。 在一個(gè)實(shí)施例中，使用反應(yīng)離子蝕刻(RIE)來蝕刻TSV開口 22。在一些實(shí)施例中，TSV開口 22的深度大約為100 μ m至300 μ m。蝕刻工藝可以使得開口具有垂直側(cè)壁輪廓或錐形側(cè)壁 輪廓。
圖4示出了第二鈍化層24的形成。例如包括第一隔離膜24a和第二隔離膜24b 的第二鈍化層24覆蓋形成在第一鈍化層16和CB焊盤18上，并且對TSV開口 22的側(cè)壁和 底部加襯。在一些實(shí)施例中，第二鈍化層24由諸如氧化硅、氮化硅、聚酰亞胺等的介電材料 形成。形成方法包括等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)或其他常用CVD方法。在一個(gè)實(shí) 施例中，第一隔離膜24a是氧化硅層，第二隔離膜24b是氮化硅層。圖5和圖6示出了第二鈍化層24中與CB焊盤18相鄰的通孔開口 28的形成。參 照圖5，在先前形成的結(jié)構(gòu)上形成掩模26。在一個(gè)實(shí)施例中，掩模26包括諸如Ajinimoto 增層膜(ABF)的有機(jī)材料。ABF膜首先被層壓在圖5所示的結(jié)構(gòu)上。然后，對層壓膜加熱 和加壓以軟化其，使得形成平坦的頂面。在所得到的結(jié)構(gòu)中，掩模26具有大于約5 μ m的厚 度，更優(yōu)選地在約10 μ m與約100 μ m之間。然而，掩模26可包括諸如半固化片和涂樹脂銅 箔(RCC)的其他材料?？蛇x地，掩模26是光刻膠，其可以是正光刻膠或負(fù)光刻膠。然后，對 掩模26進(jìn)行圖樣化以形成開口 27，露出在CB焊盤18及其外圍區(qū)域上方的第二鈍化層24 的一部分。圖樣化掩模26覆蓋TSV開口 22。如圖6所示，該方法進(jìn)行使用圖樣化掩模26作為掩模元件來蝕刻第二鈍化層24 露出的部分以露出CB焊盤18，并在與CB焊盤18相鄰的第二鈍化層中形成至少一個(gè)通孔開 口 28。在一個(gè)實(shí)施例中，通孔開口 28是環(huán)繞CB焊盤18的環(huán)狀開口，例如具有八角輪廓的 環(huán)狀開口。使用任何適當(dāng)?shù)奈g刻方法(例如包括等離子體蝕刻、化學(xué)濕蝕刻和/或本領(lǐng)域 已知的其他工藝)來蝕刻通孔開口 28。在一個(gè)實(shí)施例中，使用反應(yīng)離子蝕刻(RIE)來蝕刻 通孔開口 28。在鈍化蝕刻工藝之后，然后去除掩模26。如果掩模26是干膜，則可以通過堿 性溶液去除。如果掩模26由光刻膠形成，則可通過丙酮、N-甲基吡咯烷酮(NMP)、二甲基亞 砜(DMSO)、氨基乙氧基乙醇等去除。結(jié)果，露出襯有第二鈍化層24的TSV開口 22。接下來，如圖7所示，在所得結(jié)構(gòu)上沉積導(dǎo)電材料層30以填充TSV開口 22和TSV 開口 22外的期望區(qū)域，從而形成導(dǎo)電插塞32。在整個(gè)描述中，導(dǎo)電插塞32被稱作硅通孔 (TSV)。在一個(gè)實(shí)施例中，導(dǎo)電材料層30包括銅或銅合金。還可以使用諸如鋁、銀、金、鈦、鉭 和它們的組合的其他金屬。形成方法可包括濺射、印刷、電鍍、化學(xué)鍍和常用的化學(xué)汽相沉 積(CVD)方法。在TSV開口 22填充導(dǎo)電材料層30的時(shí)刻，還在CB焊盤18上形成相同的導(dǎo) 電材料并填充通孔開口 28，形成鈍化后互連(PPI)結(jié)構(gòu)34。PPI結(jié)構(gòu)34包括用于覆蓋CB 焊盤18的上部34a和下部34b。上部34a被稱為導(dǎo)電線34a，下部被稱為支持體34b。導(dǎo)電 線34a形成在CB焊盤18上并連接至下方的支持體34b。導(dǎo)電線34a還延伸以連接TSV 32 的頂端。支持體34b形成在第二鈍化層24與CB焊盤18相鄰的通孔開口 28中。因此，PPI結(jié)構(gòu)34覆蓋CB焊盤18，以提供好的粘附性并減小其間的接觸阻抗。在一個(gè)實(shí)施例中，支持體34b是環(huán)繞CB焊盤18的金屬環(huán)?？蛇x地，支持體34b包括與CB焊盤18相鄰的多個(gè)金 屬柱。在一個(gè)實(shí)施例中，PPI結(jié)構(gòu)34具有小于約30 μ m的厚度，例如在約2 μ m和約25 μ m 之間。然后，圖樣化導(dǎo)電材料層30以形成如圖7所示的所得結(jié)構(gòu)。使用與形成TSV 32相 同的工藝形成PPI結(jié)構(gòu)34，將TSV 32互連至CB焊盤18，而CB焊盤18又進(jìn)一步連接至有 源電路。在形成導(dǎo)電層30的實(shí)施例中，還可以由PVD、濺射或化學(xué)鍍形成銅種層，然后，噴 鍍銅以填充期望區(qū)域。填充工藝在本領(lǐng)域中是已知的，因此這里不再重復(fù)。形成方法可包括 濺射、印刷、電鍍、化學(xué)鍍和常用的化學(xué)汽相沉積(CVD)方法。在形成銅種層和銅層之前，可 以覆蓋沉積擴(kuò)散阻擋層，來覆蓋露出的部分。擴(kuò)散阻擋層可包括常用的阻擋材料，諸如鈦、 氮化鈦、鉭、氮化鉭和它們的組合，并且可使用物理汽相沉積、濺射等形成。在隨后步驟中，可以在先前討論步驟中形成的結(jié)構(gòu)的頂面上安裝玻璃晶片。然后， 執(zhí)行晶片研磨以減薄半導(dǎo)體襯底10的背面直到露出TSV 32。然后，拆下玻璃晶片。在一些 實(shí)施例中，該方法還包括諸如金屬化工藝的工藝步驟以提供互連和/或本領(lǐng)域已知的其他 工藝。在先前的詳細(xì)描述中，描述了具體實(shí)施例。然而，應(yīng)該明白，在不背離本發(fā)明的精 神和范圍的情況下，可以做出各種修改、結(jié)構(gòu)、工藝和改變。因此，說明書和附圖被認(rèn)為是示 例性的，并不用于限制本發(fā)明。應(yīng)該理解，所公開的實(shí)施例能夠使用各種其他組合和環(huán)境， 并且能夠在這里所表明的概念范圍內(nèi)變化或修改。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括半導(dǎo)體襯底；硅通孔(TSV)，延伸到所述半導(dǎo)體襯底中；焊盤，形成在所述半導(dǎo)體襯底上方，并與所述TSV隔開；以及互連結(jié)構(gòu)，形成在所述半導(dǎo)體襯底上方，并電連接所述TSV和所述焊盤，其中，所述互連結(jié)構(gòu)包括形成在所述焊盤上的上部和與所述焊盤相鄰的下部，并且所述上部延伸以電連接所述TSV。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述互連結(jié)構(gòu)的所述下部是環(huán)繞所述 焊盤的環(huán)。
3.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述互連結(jié)構(gòu)和所述TSV由相同的導(dǎo)電 材料形成，其中，所述互連結(jié)構(gòu)包括銅，所述TSV包括銅。
4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述焊盤包括鋁或鋁合金。
5.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括鈍化層，形成在所述半導(dǎo)體襯底和所 述互連結(jié)構(gòu)的所述上部之間，并且環(huán)繞所述互連結(jié)構(gòu)的所述下部，所述鈍化層延伸到所述 半導(dǎo)體襯底中，以對所述TSV的側(cè)壁和底部加襯。
6.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，所述鈍化層包括兩個(gè)隔離層。
7.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，所述鈍化層包括氧化硅、氮化硅或它們 的組合。
8.一種集成電路結(jié)構(gòu)，包括 半導(dǎo)體襯底；低k介電層，在所述半導(dǎo)體襯底的上方； 金屬線，形成在所述低k介電層中；第一鈍化層，形成在所述低k介電層上并露出所述金屬線的一部分； 焊盤，形成在所述第一鈍化層中以及所述金屬線的露出部分上； 硅通孔(TSV)，穿過所述第一鈍化層和所述低k介電層，并延伸到所述半導(dǎo)體襯底中， 其中，所述TSV與所述焊盤間隔開；以及互連結(jié)構(gòu)，形成在所述第一鈍化層的上方，并電連接所述TSV和所述焊盤； 其中，所述互連結(jié)構(gòu)包括所述焊盤上的上部和與所述焊盤相鄰的下部，并且所述上部 延伸以電連接所述TSV。
9.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述互連結(jié)構(gòu)的所述下部是環(huán)繞所述 焊盤的環(huán)。
10.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述互連結(jié)構(gòu)和所述TSV由相同的導(dǎo) 電材料形成，其中，所述互連結(jié)構(gòu)包括銅，所述TSV包括銅。
11.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述焊盤包括鋁、銅、鋁合金或銅合金 中的至少一種。
12.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，還包括第二鈍化層，形成在所述第一鈍化層 和所述互連結(jié)構(gòu)的所述上部之間，并且環(huán)繞所述互連結(jié)構(gòu)的所述下部。
13.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中，所述第二鈍化層延伸，以對所述TSV 的側(cè)壁和底部加襯。
14.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中，所述第二鈍化層包括氧化硅、氮化硅 或它們的組合中的至少一種。
15.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中，所述第一鈍化層包括氧化硅、氮化硅 或它們的組合中的至少一種。
全文摘要
本發(fā)明公開了利用鈍化后互連結(jié)構(gòu)形成硅通孔的集成電路結(jié)構(gòu)，包括半導(dǎo)體襯底；硅通孔(TSV)，延伸到半導(dǎo)體襯底中；焊盤，形成在半導(dǎo)體襯底上方，并與TSV隔開；以及互連結(jié)構(gòu)，形成在半導(dǎo)體襯底上方，并電連接TSV和焊盤。該互連結(jié)構(gòu)包括形成在焊盤上的上部和與焊盤相鄰的下部，并且上部延伸以電連接TSV。
文檔編號H01L23/485GK101814477SQ201010119558
公開日2010年8月25日 申請日期2010年2月23日 優(yōu)先權(quán)日2009年2月24日
發(fā)明者曾明鴻, 黃招勝 申請人:臺灣積體電路制造股份有限公司