專利名稱：用于半導(dǎo)體芯片的應(yīng)力阻擋結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明整體涉及半導(dǎo)體芯片，尤其涉及用于半導(dǎo)體芯片的應(yīng)力阻擋結(jié)構(gòu)及其制造 方法。
背景技術(shù)：
通過以連續(xù)步驟在半導(dǎo)體襯底中形成有源區(qū)，在襯底上方沉積多種絕緣、導(dǎo)電以 及半導(dǎo)體層，以及對它們進行圖樣化來制造半導(dǎo)體器件。半導(dǎo)體器件的最上面或最后形成 的層通常包括金屬化層。金屬化層通常包括具有在絕緣材料中設(shè)置的導(dǎo)電線的一層或多層 金屬互連件并且可以提供到下層有源區(qū)的連接件以及襯底內(nèi)部和襯底上方的連接件。金屬 化層包含作為絕緣材料的低或超低介電常數(shù)材料，以最小化導(dǎo)電線之間的電容耦合。然而， 低或超低介電常數(shù)材料具有很差的機械性能并且容易出現(xiàn)例如由于分層而導(dǎo)致的故障。在傳統(tǒng)封安裝置中，管芯形式的IC被固定至印刷電路板(PCB)。在固化之后，管芯 電連接至PCB并且用塑封材料(mold compound)封裝以形成完整的封裝件。在制造期間， 在產(chǎn)生強烈的機械應(yīng)力的所有這些結(jié)構(gòu)之間發(fā)生極大的熱失配。例如，管芯的金屬化層內(nèi) 的低_k或超低_k介電層可能會受到危害，并且可能分層而造成芯片故障。襯底通孔的出 現(xiàn)放大了由于襯底通孔周圍的應(yīng)力增加而導(dǎo)致的問題。因此，本領(lǐng)域需要在不顯著影響可靠性的情況下的改進結(jié)構(gòu)和形成芯片的方法。

發(fā)明內(nèi)容
通過本發(fā)明的優(yōu)選實施例通常解決或避免了這些和其他問題，并且通常實現(xiàn)了技 術(shù)優(yōu)點。本發(fā)明的實施例包括用于半導(dǎo)體結(jié)構(gòu)的應(yīng)力阻擋結(jié)構(gòu)。在根據(jù)本發(fā)明的實施例 中，半導(dǎo)體襯底包括有源電路和有源電路上方的互連金屬化結(jié)構(gòu)，其中，互連金屬化結(jié)構(gòu)包 括一層低介電常數(shù)絕緣層。第一金屬凸塊被設(shè)置在半導(dǎo)體襯底上方并且連接至半導(dǎo)體襯底 的有源電路。應(yīng)力阻擋結(jié)構(gòu)被設(shè)置在金屬凸塊下面且設(shè)置在低介電常數(shù)絕緣層上方，并且 襯底設(shè)置在金屬凸塊上方。為了使以下本發(fā)明的詳細描述可以被更好地理解，以上非常寬泛地描述了本發(fā)明 的實施例的特征。以下將描述本發(fā)明的實施例的其它特征和優(yōu)點，其形成本發(fā)明的權(quán)利要 求的主題。本領(lǐng)域技術(shù)人員應(yīng)該理解，所披露的理念和特定實施例可以容易地被用于修改 或設(shè)計用于執(zhí)行本發(fā)明的相同目的的其他結(jié)構(gòu)或工藝。本領(lǐng)域技術(shù)人員應(yīng)該意識到，這樣 的等效結(jié)構(gòu)不脫離在所附權(quán)利要求中所述的本發(fā)明的精神和范圍。


為了全面地理解本發(fā)明及其優(yōu)點，現(xiàn)在參考結(jié)合附圖所進行的以下描述，其中包括圖la和圖lb的圖1示出了根據(jù)本發(fā)明的實施例的封裝芯片，其中，圖la示 出了截面圖，并且其中，圖lb示出了頂視圖；包括圖2a-圖2c的圖2示出了根據(jù)本發(fā)明的實施例的芯片，其中，圖2a示出了連 同再分布線一起設(shè)置應(yīng)力阻擋結(jié)構(gòu)的實施例，其中，圖2b示出了在再分布線和凸塊接觸件 之間設(shè)置的附加層中設(shè)置的應(yīng)力阻擋結(jié)構(gòu)的實施例，并且其中，圖2c示出了在芯片的鈍化 層內(nèi)設(shè)置應(yīng)力阻擋結(jié)構(gòu)的實施例；包括圖3a_圖3c的圖3示出了根據(jù)本發(fā)明的的實施例的應(yīng)力阻擋結(jié)構(gòu)的多種圖 案；包括圖4a和圖4b的圖4示出了根據(jù)本發(fā)明的實施例的芯片，其中，圖4a示出了 芯片的截面圖，并且其中，圖4b示出了頂視圖；包括圖5a_圖5c的圖5示出了根據(jù)本發(fā)明的實施例的包括偽金屬凸塊和在偽金 屬凸塊下面的附加應(yīng)力阻擋結(jié)構(gòu)的芯片；包括圖6a_圖6j的圖6示出了根據(jù)本發(fā)明的實施例的在制造期間的半導(dǎo)體芯片； 以及圖7示出了根據(jù)本發(fā)明的實施例的堆疊集成電路芯片。除非另有說明，不同附圖中的相應(yīng)標號和符號通常指相應(yīng)部件。將附圖繪制成清 楚地示出實施例的相關(guān)方面而不必須成比例繪制。
具體實施例方式以下詳細描述當(dāng)前優(yōu)選實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供可以在 多種特定環(huán)境中具體化的多種可應(yīng)用發(fā)明理念。所述的特定實施例僅表示制造和使用本發(fā) 明的特定方式，而不限制本發(fā)明的范圍。將關(guān)于特定環(huán)境中的優(yōu)選實施例來描述本發(fā)明，S卩，應(yīng)力阻擋結(jié)構(gòu)最小化半導(dǎo)體 芯片內(nèi)的低_k層中的應(yīng)力。然而，本發(fā)明還可以被應(yīng)用以最小化其他層或器件中的應(yīng)力。半導(dǎo)體管芯被安裝在形成封裝芯片的襯底上。管芯和安裝襯底(例如，印刷電路 板)之間的應(yīng)力的來源是它們之間的熱失配。管芯的熱膨脹系數(shù)通常遠遠低于電路板的熱 膨脹系數(shù)。當(dāng)系統(tǒng)由于操作或在制造中進行熱循環(huán)超過溫度范圍時，顯著的熱失配應(yīng)力在 它們之間產(chǎn)生。而且，由于提供故障機構(gòu)所需的能量，溫度的升高增加了故障模式。每次管芯/襯底組件變熱和變涼時，該熱失配導(dǎo)致接觸連接件中的剪切變形。特 別地，由于位于管芯的角落處的連接件距離管芯中心處的中性點最遠并且必須吸收在熱循 環(huán)期間的最大位移力，它們具有最大量的剪切變形。將管芯接觸件連接至襯底接觸件的典型現(xiàn)有方法是使用焊料。施加熱的和處于液 體狀態(tài)的球形或柱狀焊料，并且使其冷卻和凝固成剛性固定連接件。然而，由于焊接連接件 是剛性的并且不能響應(yīng)于熱失配剪切變形而移動，因此，多個加熱和冷卻循環(huán)可能最終導(dǎo) 致焊接連接件或焊接連接件下面的材料層的故障。而且，用于堆疊多個芯片的襯底通孔在 處理期間和之后引入大量應(yīng)力。襯底通孔周圍和焊接連接件下面的這些高應(yīng)力場可能導(dǎo)致 傳播通過金屬化層的開裂。特別地，低介電常數(shù)材料層的高應(yīng)力場易于形成裂縫。在多個實施例中，本發(fā)明通過形成將應(yīng)力(應(yīng)力能量)均勻地消散在更大區(qū)域上的應(yīng)力阻擋結(jié)構(gòu) (例如，蛛網(wǎng)狀結(jié)構(gòu))來克服這些問題。在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)直接形成在高應(yīng)力集中區(qū)域下面和周圍。它包括 有效轉(zhuǎn)移應(yīng)力的剛性材料。在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)將應(yīng)力能量轉(zhuǎn)移或消散在更大 體積上，從而減小了峰值應(yīng)力值。例如，在一個實施例中，在lnm3上的約lOOMPa的峰值應(yīng) 力可以被消散為在lOOnm3上的約lOMPa的峰值應(yīng)力，從而顯著地減小了導(dǎo)致缺陷和/或形 成裂縫的傾向。圖1示出了本發(fā)明的結(jié)構(gòu)實施例。圖2-5將描述其它結(jié)構(gòu)實施例。圖7描述了堆 疊集成芯片的結(jié)構(gòu)實施例。圖6描述了半導(dǎo)體器件的制造方法。包括圖la和圖lb的圖1示出了根據(jù)本發(fā)明的實施例的封裝芯片，其中，圖la示 出了截面圖，并且其中，圖lb示出了頂視圖。參考圖1，包括第一襯底10的芯片1附接至第二襯底2。在多個實施例中，第一襯 底10為半導(dǎo)體，而第二襯底2包括PCB襯底。芯片1通過凸塊164連接至第二襯底2。凸 塊165連接至芯片1的電路。在多個實施例中，凸塊165包括銅凸塊、無鉛凸塊、或Sn-Ag 凸塊。在一個實施例中，凸塊165連接至第一襯底10內(nèi)設(shè)置的襯底通孔50。如圖la中所示，應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在芯片1的頂層內(nèi)。在一個實施例中，應(yīng) 力阻擋結(jié)構(gòu)153包括金屬網(wǎng)絡(luò)(例如，互連金屬線)并且包含銅或鋁。在一個實施例中，應(yīng) 力阻擋結(jié)構(gòu)153包括蛛網(wǎng)狀結(jié)構(gòu)。應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在凸塊165下面，并且可以電連 接至芯片1的有源電路。在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)153形成在芯片1的低介電常數(shù) (低_k)電介質(zhì)絕緣層或者極低_k電介質(zhì)絕緣層上方設(shè)置的頂部絕緣層中。低-k材料具有小于二氧化硅的介電常數(shù)，并因此具有小于3. 9的介電常數(shù)。超低 或極低_k電介質(zhì)材料具有非常低的介電常數(shù)，例如小于3. 0。在一個實施例中，例如，在再 分布金屬線層152中，應(yīng)力阻擋結(jié)構(gòu)153形成在芯片1的鈍化層上方。在另一實施例中，應(yīng) 力阻擋結(jié)構(gòu)153設(shè)置在芯片1的頂部金屬層中。在一個實施例中，例如，在芯片1的鈍化層 中，應(yīng)力阻擋結(jié)構(gòu)153可以形成為附加金屬層。圖lb示出了應(yīng)力阻擋結(jié)構(gòu)153的頂視圖。如圖lb中所示，應(yīng)力阻擋結(jié)構(gòu)153包 括互連金屬線158。圖lb還示出了應(yīng)力阻擋結(jié)構(gòu)153上方的凸塊165(虛線)的頂視圖。 在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)153可以被互連至芯片1中的電路。在所示的實施例中，應(yīng) 力阻擋結(jié)構(gòu)153形成在與再分布金屬線層152相同的層中。應(yīng)力阻擋結(jié)構(gòu)153提供緩沖層并且阻擋從凸塊165到芯片的應(yīng)力傳輸。特別地， 應(yīng)力阻擋結(jié)構(gòu)153將一些垂直應(yīng)力轉(zhuǎn)化為水平分量。較低的垂直應(yīng)力防止了對下部低_k 或極低_k電介質(zhì)材料層的損害。而且，由于應(yīng)力阻擋結(jié)構(gòu)153包括剛性材料，來自凸塊165 的張力(strain)被容納在更大體積中。例如，來自凸塊165的張力遍及應(yīng)力阻擋結(jié)構(gòu)153 周圍的更大面積而被消散。在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)153還形成在襯底通孔50的周 圍，從而減輕了襯底通孔50周圍的較高應(yīng)力場。包括圖2a-圖2c的圖2示出了根據(jù)本發(fā)明的實施例的芯片1，其中，圖2a示出了 與再分布線一起設(shè)置的應(yīng)力阻擋結(jié)構(gòu)的實施例，其中，圖2b示出了在再分布線和凸塊接觸 之間設(shè)置的附加層中設(shè)置的應(yīng)力阻擋結(jié)構(gòu)的實施例，并且其中，圖2c示出了應(yīng)力阻擋結(jié)構(gòu) 設(shè)置在芯片的鈍化層內(nèi)的實施例。
參考圖2a，芯片1包括襯底10，襯底10包括有源電路。有源器件連接至金屬化層。 形成在第一絕緣層21內(nèi)的第一金屬化層包括接觸件22。隨后的金屬化層形成在低_k絕 緣層23內(nèi)。穿過襯底通孔50設(shè)置在襯底內(nèi)并且通過低_k絕緣層23和第一絕緣層21連 接至有源電路。鈍化層113設(shè)置在低-k絕緣層23上方。包括再分布線的再分布金屬線層 152設(shè)置在鈍化層113上方。下部凸塊金屬結(jié)構(gòu)155設(shè)置在通過第一聚酰亞胺材料層156 設(shè)置在的再分布金屬線152上方。凸塊165設(shè)置在下部凸塊金屬結(jié)構(gòu)155上方。在多個實 施例中，芯片1包括在鈍化層113上方且在與再分布金屬線層152相同的層中設(shè)置的應(yīng)力 阻擋結(jié)構(gòu)153。在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)153最小化從接觸件(凸塊165與第二襯底 接觸)到下層低_k介電層23的應(yīng)力轉(zhuǎn)移。在一個實施例中，應(yīng)力阻擋結(jié)構(gòu)153包括蛛網(wǎng) 狀結(jié)構(gòu)。圖2b示出了一個可選實施例，其中，應(yīng)力阻擋結(jié)構(gòu)153設(shè)置為分離層，例如，在第 一聚酰亞胺材料層156和第二聚酰亞胺材料層157之間。圖2c示出了一個可選實施例，其 中，應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在鈍化層113內(nèi)。包括圖3a_圖3c的圖3示出了根據(jù)本發(fā)明的實施例的應(yīng)力阻擋結(jié)構(gòu)的多個圖案。 在多個實施例中，應(yīng)力阻擋結(jié)構(gòu)包括最小化從接觸件(金屬凸塊與襯底接觸)至下層低_k 電介質(zhì)或超低_k電介質(zhì)材料層的應(yīng)力轉(zhuǎn)移的合適形狀。圖3中用虛線示出了凸塊165。參考圖3a，應(yīng)力阻擋結(jié)構(gòu)153包括互連金屬線158。在該實施例中，互連金屬線 158不連接至上方設(shè)置的凸塊165?？蛇x地，在另一實施例中(圖3b)，應(yīng)力阻擋結(jié)構(gòu)153連 接至凸塊165。應(yīng)力阻擋結(jié)構(gòu)153可以包括互連金屬線的任何合適圖案，而在圖3c中，僅示 出水平線和垂直線。在不同實施例中，互連金屬線158的每條金屬線可以處于不同角度，例 如形成三角形或六角形的圖案。包括圖4a和圖4b的圖4示出了根據(jù)本發(fā)明的實施例的芯片1，其中，圖4a示出了 芯片1的截面圖，并且其中，圖4b示出了頂視圖。參考圖4a，有源器件區(qū)域11設(shè)置在由隔離區(qū)15分隔的襯底的頂面上。金屬化層 設(shè)置在有源器件區(qū)域11上方，并且可以包括多個金屬化層。有源器件區(qū)域11通過設(shè)置在 第一絕緣層21內(nèi)的接觸件22進行接觸。在所示的實施例中，僅作為實例，示出了五個金屬 層。每個金屬或通孔層均包括設(shè)置在絕緣層中的金屬線或通孔。低-k絕緣層23設(shè)置在第一絕緣材料層21上方。低-k絕緣層23包括多個絕緣層。 例如，在一個實施例中，低_k絕緣層23包括第二、第三、第四、第五、第六、第七和第八絕緣 材料層31、41、51、61、71、81和91。從而，形成在低_k絕緣層23中的金屬化層包括第一金 屬線層(Ml)、第一通孔層(VI)、第二金屬線層(M2)、第二通孔層(V2)、第三金屬線層(M3)、 第三通孔層(V3)、以及第四金屬線層(M4)。金屬化層由厚的第九絕緣層111 (鈍化層)覆 蓋。襯底通孔50設(shè)置在襯底10內(nèi)并且通過再分布金屬線層152連接至凸塊165。再分布 金屬線層152形成在第十絕緣層151內(nèi)。應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在凸塊165下面。在一個 實施例中，應(yīng)力阻擋結(jié)構(gòu)153包括蛛網(wǎng)狀結(jié)構(gòu)。圖4b是芯片1的頂視圖并且示出了設(shè)置在凸塊165下面的應(yīng)力阻擋結(jié)構(gòu)153。從 而，應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在再分布金屬線層152的金屬線周圍。包括圖5a-圖5c的圖5示出了根據(jù)本發(fā)明的實施例的包括偽金屬凸塊和在偽金 屬凸塊下面的附加應(yīng)力阻擋結(jié)構(gòu)的芯片。圖5b示出了圖5a中所示的芯片的一部分的截面圖，并且圖5c示出了頂視圖。圖5示出了安裝在第二襯底2上的芯片1。如在前實施例所示，芯片1通過凸塊165連接至第二襯底2。凸塊165連接至芯片1的電路。在一個實施例中，凸塊165連接至 設(shè)置在第一襯底10內(nèi)的襯底通孔50。應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在芯片的頂層內(nèi)。應(yīng)力阻擋結(jié)構(gòu)153包括金屬網(wǎng)絡(luò)(如在 其他實施例中所描述的)并且在一個實施例中包含銅或鋁。在一個實施例中，應(yīng)力阻擋結(jié) 構(gòu)153包括蛛網(wǎng)狀結(jié)構(gòu)。應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在凸塊165下面，并且可以電連接至芯片 1的有源電路。然而，與在前實施例不同，偽凸塊175設(shè)置在芯片1和第二襯底2之間。偽 凸塊175 (不像凸塊165)不連接至芯片1的有源電路。偽凸塊175被用于機械地連接至芯 片1和第二襯底2。另一應(yīng)力阻擋結(jié)構(gòu)173設(shè)置在偽凸塊175下面，以保護下面的低_k材料層不受通 過偽凸塊175傳播的應(yīng)力影響。如在前實施例中所示，另一應(yīng)力阻擋結(jié)構(gòu)173設(shè)置在與再 分布金屬線層152相同的層中。在多個實施例中，另一應(yīng)力阻擋結(jié)構(gòu)173形成在芯片1的 低_k電介質(zhì)絕緣層或極低_k電介質(zhì)絕緣層上方設(shè)置的頂部絕緣層中。在另一實施例中， 另一應(yīng)力阻擋結(jié)構(gòu)173設(shè)置在芯片1的頂部金屬層內(nèi)。在一個實施例中，例如，在芯片1的 鈍化層內(nèi)，另一應(yīng)力阻擋結(jié)構(gòu)173可以形成為附加金屬層。在可選實施例中，應(yīng)力阻擋結(jié)構(gòu) 153和另一應(yīng)力阻擋結(jié)構(gòu)173設(shè)置在不同層中。參考圖5b，(如在圖4a中)有源器件區(qū)域11設(shè)置在襯底10的頂面上并且由隔離 區(qū)15分隔。有源器件區(qū)域11通過設(shè)置在第一絕緣層21中的接觸件22進行接觸。金屬化 層包括第二、第三、第四、第五、第六、第七和第八絕緣材料層31、41、51、61、71、81和91，其 包括第一金屬線層(Ml)、第一通孔層(VI)、第二金屬線層(M2)、第二通孔層(V2)、第三金屬 線層(M3)、第三通孔層(V3)、以及第四金屬線層(M4)。金屬化層由厚的第九絕緣層111(鈍 化層)覆蓋。襯底通孔50設(shè)置在襯底10內(nèi)并且通過再分布金屬線層152連接至凸塊165。 再分布金屬線層152形成在第十絕緣層151內(nèi)。如參考圖5a描述的，應(yīng)力阻擋結(jié)構(gòu)153設(shè)置在凸塊165下面。偽凸塊175設(shè)置在 芯片ι上方并且不連接至芯片1的有源電路。另一應(yīng)力阻擋結(jié)構(gòu)173設(shè)置在偽凸塊175下 面并且連接至有源電路或連接至輸入/輸出電壓節(jié)點。在一些實施例中，另一應(yīng)力阻擋結(jié) 構(gòu)173包括金屬線并且可以被設(shè)計成類似于應(yīng)力阻擋結(jié)構(gòu)153。圖5c是頂視圖并且示出了設(shè)置在芯片1上方的應(yīng)力阻擋結(jié)構(gòu)153和另一應(yīng)力阻 擋結(jié)構(gòu)。凸塊165和偽凸塊175設(shè)置在上方并且由虛線示出。包括圖6a_圖6j的圖6示出了根據(jù)本發(fā)明的實施例的在制造期間的半導(dǎo)體芯片。參考圖6a，在前端處理期間，有源器件區(qū)域11形成在接近襯底10的頂面一側(cè)上。 襯底10通常為半導(dǎo)體晶片。有源器件區(qū)域11或有源電路可以包括晶體管、電阻器、電容器、 電感器、或用于形成集成電路的其他部件。例如，包括晶體管(例如，CMOS晶體管)的有源 區(qū)可以通過隔離區(qū)15(例如，淺溝槽隔離件)相互分隔。在可選實施例中，有源器件區(qū)域11 包括雙極晶體管。參考圖6a，襯底10的實例包括塊狀單晶硅襯底(或生長在其上或在其中形成的 層)、{100}硅晶片上的{110}硅層、絕緣體上硅(SOI)晶片層或絕緣體上鍺(GeOI)晶片 層。在其他實施例中，可以使用其他半導(dǎo)體，諸如，鍺化硅、鍺、砷化鎵，砷化銦，砷化銦鎵，銻化銦或其他，來使用晶片。隔離溝槽形成在襯底10中。傳統(tǒng)技術(shù)可以被用于形成隔離溝槽。例如，諸如氮化硅的硬掩模層(在此未示出)可以形成在襯底10上方并且被圖案化以暴露隔離區(qū)。然后， 襯底10的暴露部分被蝕刻至合適的深度，其通常在約200nm和約400nm之間。隔離溝槽填 充有絕緣材料，從而形成淺溝槽隔離件15。沉積柵極電介質(zhì)，之后形成柵極堆疊件12。柵 極堆疊件12包括半導(dǎo)體材料，諸如多晶硅、金屬或硅化物材料。利用注入處理和退火工藝 對源極/漏極延展部、源極/漏極、以及溝道區(qū)進行摻雜，以形成晶體管13。接下來，在有源器件區(qū)域11上方形成金屬化層，以電接觸和互連有源器件區(qū)域 11。金屬化層和有源電路一起形成完整的功能集成電路。換句話說，可以通過互連的有源 電路來執(zhí)行芯片的電功能。在邏輯器件中，金屬化層可以包括多層銅，例如，9層或更多層。 在諸如DRAM的存儲器件中，金屬層的數(shù)量可以更少并且可以是鋁。在前端處理期間形成的部件通過后端線(BEOL)處理互連。在該處理期間，接觸件 到半導(dǎo)體襯底并且使用金屬線和通孔互連。如上所述，現(xiàn)代集成電路結(jié)合將芯片中的多個 部件互連的多層垂直堆疊金屬線和通孔(多層金屬化層)?，F(xiàn)在參考圖6b，在蝕刻阻止襯墊上方形成第一絕緣材料層21。在沉積絕緣材料層 21之前，蝕刻阻止襯墊被沉積在襯底10上方，以還在接觸插塞形成期間保護下面的襯底。 例如，氮化物膜(例如，氮化硅)被沉積為蝕刻阻止襯墊。第一絕緣材料層21包括通常在用于層間電介質(zhì)(ILD)層的半導(dǎo)體制造中使用的 絕緣材料，諸如SiO2、正硅酸乙酯(TEOS)、氟化TEOS(FTEOS)、摻雜玻璃(BPSG、PSG、BSG)、有 機硅酸鹽玻璃(OSG)、氟化硅酸鹽玻璃(FSG)、或旋涂玻璃(SOG)、SiN、SiON。第一絕緣材料層21包括絕緣材料，諸如Si02、正硅酸乙酯(TEOS)、氟化 TEOS (FTEOS)、摻雜玻璃(BPSG、PSG、BSG)、有機硅酸鹽玻璃(OSG)、或氟化硅酸鹽玻璃 (FSG)。第一絕緣材料層21可以包括約500nm或更少的厚度。在具有襯底接觸插塞的區(qū)域中，第一絕緣材料層21和蝕刻阻止襯墊被圖案化并 被蝕刻。襯底接觸插塞22由包括第一導(dǎo)電襯墊(例如，CVD氮化鈦和硅摻雜鎢)和第一導(dǎo) 電材料(例如，鎢)的多層結(jié)構(gòu)制成?，F(xiàn)在參考圖6c，然后在第一絕緣材料層21上方沉積第二絕緣材料層31。第二絕 緣材料層31包括通常在用于層間電介質(zhì)(ILD)層的半導(dǎo)體制造中使用的絕緣材料，諸如 SiO2、正硅酸乙酯(TEOS)、氟化TEOS(FTEOS)、摻雜玻璃(BPSG、PSG、BSG)、有機硅酸鹽玻璃 (OSG)、氟化硅酸鹽玻璃(FSG)、或旋涂玻璃(SOG)、以及其他合適的低_k和超低-k電介質(zhì) 材料。在一個實施例中，第二絕緣材料層31包括具有介電常數(shù)為3. 6或更少的低-k電介 質(zhì)材料，并且可以要求加熱，例如，加熱到400度以去除溶劑。第二絕緣材料層31通過光刻 例如利用掩模被圖案化。光刻膠被沉積在第二絕緣材料層31上方，并且光刻膠的多個部分 被暴露、顯影和去除，留下用于金屬線的圖案。所暴露的第二絕緣材料層31被去除以在第 二絕緣材料層31中形成開口。優(yōu)選地，使用共形沉積工藝，留下沿著開口的內(nèi)壁的共形襯墊或擴散阻擋件來沉 積第二導(dǎo)電襯墊。在一個實施例中，第二導(dǎo)電襯墊包括通過等離子體汽相沉積(PVD)沉積 的氮化鉭?？蛇x地，第二導(dǎo)電襯墊可以包括氮化鈦、氮化鎢、難熔金屬或可以例如使用CVD、 PVD工藝或化學(xué)鍍共形沉積的其他阻擋層。第二導(dǎo)電襯墊可以包括雙層材料，該雙層包括例如阻擋層和共形晶種層，該材料在一個實施例中包括銅、鋁、其他金屬或其組合。例如，晶種層可以使用CVD工藝被沉積。例如，使用電鍍填充工藝用第二導(dǎo)電材料32填充開口的剩余部分，以形成具有 位于第二絕緣材料層31內(nèi)的部分和位于第一絕緣材料層21上方的部分的第一金屬線層 (Ml)。在一個實施例中，第二導(dǎo)電材料32包括銅、鋁、或其他金屬、或其組合。第三絕緣材料層41被沉積在第二絕緣材料層31上方。第三絕緣材料層41被圖 案化并被蝕刻以構(gòu)造通孔。通孔填充有第三導(dǎo)電材料42，諸如銅，以形成第一通孔層(VI)。 類似地，在第一通孔層(Vl)上方形成更多金屬線層和通孔層。例如，在圖6c中，形成包括第二金屬線層(M2)、第二通孔層(V2)、第三金屬線層 (M3)、第三通孔層(V3)、以及第四金屬線層(M4)的第四、第五、第六、第七、以及第八絕緣材 料層51、61、71、81和91。如上所述，可以通過重復(fù)用于形成金屬線和通孔的工藝，繼續(xù)形成 金屬線M2、M3、M4等的其他層和通孔層V2、V3等。如圖6d中所示，第九絕緣層111被沉積在第四金屬線層M4上方。第九絕緣層111 是絕緣層，并且通常包括氧化物層或氧化物/氮化物層堆疊件。在一個實施例中，金屬焊盤 112形成在第九絕緣層111中，用于連接至用于接觸襯底的再分布線。硬掩模層121形成在第九絕緣層111上方(圖6d)。在多個實施例中，例如通過 旋涂工藝涂覆或使用化學(xué)汽相沉積工藝施加硬掩模層121。在多個實施例中，硬掩模層121 包括氮化物、有機聚合物、BCB、聚酰亞胺、光電酰亞胺(photoimide)或無機電介質(zhì)。在一些實施例中，硬掩模層12還為感光的并且可以使用光刻法直接暴露。感光硬 掩模層121的實例包括可以直接顯影的感光聚酰亞胺。在非感光聚酰亞胺的情況下，沉積 光刻膠。使用光刻工藝，硬掩模層121和第九絕緣層111被圖案化以形成用于形成襯底通 孔的圖案。使用圖案化后的硬掩模層121，蝕刻金屬化層和襯底10，如在圖6e中所示，以形成 襯底通孔(TSV)開口 131。在多個實施例中，可以使用多種蝕刻化學(xué)劑，以蝕刻穿多種絕緣 層(其可以包括不同材料)。再次參考圖6e，使用RF等離子體室中的高密度等離子體工藝形成TSV開口 131。 在一個實施例中，使用高各向異性蝕刻來形成TSV開口 131。在其他實施例中，可以使用其 他類型的蝕刻工藝，該蝕刻工藝包括使用同時底部蝕刻和側(cè)壁鈍化的工藝。TSV開口 131的 頂部具有約2μπι至約20μπι的寬度。由此產(chǎn)生的TSV開口 131包括約1 3至約1 30 范圍的高縱橫比(寬度與深度的比)。如圖6f中接下來所示的，TSV開口 131 (如在圖6e中)與絕緣襯墊141相齊，其 形成在TSV開口的側(cè)壁上。絕緣襯墊141使有源器件區(qū)域11與襯底通孔(將形成的)電 絕緣。絕緣襯墊141可以包括二氧化硅、氮化硅、氮氧化硅、SiC、SiCN、密集或多孔低k或超 低k電介質(zhì)材料、有機材料或類聚合物聚對二甲苯、BCB、SiLK或其他。在一些實施例中，絕 緣襯墊141被各向異性地蝕刻形成側(cè)壁隔離物。溝槽襯墊142被沉積在絕緣襯墊141上(圖6f)。包括一個或多個金屬襯墊的溝 槽襯墊142被沉積在絕緣襯墊141上方。溝槽襯墊142被至少連續(xù)地沉積在絕緣襯墊141 上方并且理想地為共形的。溝槽襯墊142可以包括單層或多層。在多個實施例中，溝槽襯 墊142包含Ta、TaN, W、WN、WCN、WSi、Ti、TiN, Ru、Cu、以及其組合。在一些實施例中，溝槽襯墊142被用作防止金屬擴散至下層襯底10和絕緣襯墊141的阻擋層。使用化學(xué)汽相沉積工藝、等離子體增強型CVD工藝、等離子體汽相沉積工藝、或其組合形成溝槽襯墊142金屬襯墊，但是在其他實施例中可以使用其他工藝。溝槽襯墊142包 括Ti/TiN層或Ta/TaN層和銅晶種層。例如，5-30nm的鈦層被沉積，之后沉積約IO-IOOnm TiN層以及50-100nm銅晶種層。如圖6f中所示，導(dǎo)電填充材料145被沉積到TSV開口 131中并被平坦化。在多個 實施例中，導(dǎo)電填充材料145在溝槽襯墊142上方被電鍍。導(dǎo)電填充材料145包含導(dǎo)電材 料，諸如銅，或可選地，鋁、鎢、銀、金或摻雜的多晶硅。在多個實施例中，導(dǎo)電填充材料145 包含銅。接下來執(zhí)行后化學(xué)機械拋光(CMP)清理，以去除任何漿料剩余?？蛇x地，平面化工藝包括CMP。CMP工藝從第九絕緣層111上方去除了導(dǎo)電填充材 料145和下層溝槽襯墊142。在多個實施例中，拋光工藝停止在絕緣襯墊141和/或第九絕 緣層111上。參考圖6g，第十絕緣材料層151被沉積在第九絕緣層111上方。第十絕緣材料層 151為絕緣層和鈍化層，并且通常包括氧化物層或氧化物/氮化物層堆疊件。在其他實施例 中，第十絕緣材料層151可以包括其他合適的絕緣材料。在一些實施例中，可選絕緣襯墊被 沉積在第十絕緣層151上方。在一個實施例中，可選絕緣襯墊包括氮化物層。在可選實施 例中，在沉積鈍化層之后形成襯底通孔。介電層161被形成在第十絕緣材料層151上方。在多個實施例中，例如通過旋涂 工藝涂覆或使用化學(xué)汽相沉積工藝施加介電層161。在多個實施例中，介電層161包括有機 聚合物、BCB、聚酰亞胺、光電酰亞胺或無機電介質(zhì)。在一些實施例中，介電層161還為感光 的并且可以使用光刻法直接暴露。感光介電層161的實例包括可以直接顯影的感光聚酰亞 胺。在沒有感光聚酰亞胺的情況下，沉積光刻膠。使用光刻工藝，介電層161和第十絕緣材 料層151被圖案化以打開最后的金屬層上的金屬焊盤。參考圖6h，沉積金屬襯墊154。在多個實施例中，使用沉積工藝沉積金屬襯墊154， 以形成包括Ti、Ta、Ru、W、其結(jié)合或其氮化物、其硅化物、或其碳化物的共形層。這種結(jié)合的 實例包括TiN、TaN, WN和TiW。在多個實施例中，使用化學(xué)汽相沉積、等離子體汽相沉積或 原子層沉積來沉積金屬襯墊154。在多個實施例中，金屬襯墊154具有約20nm至約200nm 的厚度。金屬襯墊154為擴散阻擋金屬并且防止最后金屬線的銅的外部擴散以及與其他金 屬層的任何混合。在一些實施例中，晶種層沉積在金屬襯墊154上方。在多個實施例中，使用沉積工 藝沉積晶種層，以形成共形層。在多個實施例中，使用化學(xué)汽相沉積、等離子體汽相沉積或 原子層沉積來沉積晶種層。在多個實施例中，晶種層具有約20nm至約200nm的厚度。晶種 層在電鍍工藝期間提供用于生長的晶種層。在多個實施例中，晶種層包括銅或其他金屬，如 Al、W、Ag、Ni 或 Pd。接下來參考圖6i，形成再分布金屬線層。厚光刻膠層(未示出)被沉積并覆蓋金 屬襯墊154。在多個實施例中，光刻膠層為幾微米厚，并且在一個實施例中，光刻膠層從約 Iym至約IOym變化。厚光刻膠層填充在第十絕緣材料層151和介電層161中形成的剩余 開口(在填充金屬襯墊154之后)。厚光刻膠層被暴露并被顯影。圖案化后的厚光刻膠層 包括用于再分布金屬線和焊盤通孔的圖案。
可選地，在多個實施例中，金屬襯墊154直接沉積在第九絕緣層111上，并且如上 那樣被圖案化，用于在第九絕緣層111上形成再分布線。通過電鍍圖案化金屬襯墊154上方的填充金屬形成再分布金屬線層152。再分布 金屬線層152包括應(yīng)力阻擋結(jié)構(gòu)153。在多個實施例中，填充金屬包括銅，但是在一些實施 例中，使用其他合適的導(dǎo)體。在一個實施例中，晶種層(或金屬襯墊154)包括與能夠進行 電鍍的隨后金屬線的材料相同的材料。在多個實施例中，再分布金屬線層152包括多層，例 如，在一個實施例中，包括Cu/Ni、Cu/Ni/Pd/Au，Cu/NiMoP/Pd/Au，或Cu/Sn。圖案化后的光 刻膠層和金屬襯墊154被去除。然后，第一聚酰亞胺材料層156等可以被沉積并被圖案化形成下層金屬化凸塊(UMB)結(jié)構(gòu)155。凸塊165形成在UMB結(jié)構(gòu)155上方。凸塊165包括銅、Sn_Ag、或無鉛合 金。例如，通過翻轉(zhuǎn)和磨光、研磨、拋光、和/或蝕刻工藝，襯底10從后側(cè)變薄。在所需的后 側(cè)工藝以暴露襯底通孔之后，襯底10被切割以形成芯片1。芯片1被安裝到第二襯底2上 (例如，PCB襯底)，如圖6j所示。圖7示出了使用本發(fā)明的實施例形成的堆疊集成電路。參考圖7，堆疊集成芯片 100包括設(shè)置在印刷電路板襯底110上的第一芯片102、第二芯片104、第三芯片106、和第 四芯片108。例如，第一、第二、第三和第四芯片102、104、106和108可以包括硅或其他半導(dǎo) 體材料。而且，諸如印刷電路板襯底110可以由諸如雙馬來酰亞胺三嗪樹脂(BT)的非半導(dǎo) 體材料構(gòu)成。第一、第二、第三和第四芯片102、104、106和108包括任何合適類型的芯片， 其包括存儲芯片、邏輯芯片、模擬芯片或其結(jié)合。第一、第二、第三、和第四芯片102-108可以包括一個或多個導(dǎo)電層。例如，在芯 片102-108中形成有多個金屬化層，并且第一、第二、第三和第四芯片102-108可以包括多 個其他層，諸如多晶硅間氧化物(inter-polyoxide，IPO)或金屬間電介質(zhì)(IMD)層(未示 出)。第一、第二、第三和第四芯片102-108還可以包括其他有源部件或電路。而且，堆疊的 集成芯片100中可以包括附加芯片(還未示出)。在一個實施例中，使用合適的機構(gòu)，諸如 通過焊球191將芯片連接到一起，。在多個實施例中，例如第一芯片102的至少一個芯片包 括在對應(yīng)凸塊165下面的應(yīng)力阻擋結(jié)構(gòu)153 (如圖1至圖5中所示)。在多個實施例中，制造半導(dǎo)體器件的方法包括形成第一襯底中設(shè)置的有源電路， 以及在有源電路上方形成互連金屬化結(jié)構(gòu)，其中，互連金屬化結(jié)構(gòu)包括一層低_k絕緣層。 該方法進一步包括形成低介電常數(shù)(低_k)絕緣層的層上方設(shè)置的第一應(yīng)力阻擋結(jié)構(gòu)，并 且形成第一應(yīng)力阻擋結(jié)構(gòu)上方設(shè)置的第一金屬凸塊，其中，第一金屬凸塊連接至第一襯底 的有源電路。該方法進一步包括形成低_k絕緣層上方設(shè)置的第二應(yīng)力阻擋結(jié)構(gòu)，并且形 成第二應(yīng)力阻擋結(jié)構(gòu)上方設(shè)置的第二金屬凸塊，第二金屬凸塊不連接至半導(dǎo)體管芯的有源 電路。在一個實施例中，第一和第二應(yīng)力阻擋結(jié)構(gòu)形成在同一絕緣層中，并且其中，第一 和第二應(yīng)力阻擋結(jié)構(gòu)包括多條互連金屬線。在一個實施例中，該方法進一步包括將第二襯 底安裝到第一金屬凸塊上，從而將第一襯底的有源電路連接至第二襯底。在一個實施例中， 該方法進一步包括在半導(dǎo)體管芯內(nèi)形成襯底通孔，其中，第一金屬凸塊電連接至襯底通孔。 在一個實施例中，該方法包括形成鈍化層內(nèi)設(shè)置的第一應(yīng)力阻擋結(jié)構(gòu)，并且形成互連金屬 化結(jié)構(gòu)上方設(shè)置的鈍化層。在可選實施例中，該方法包括形成再分布金屬線層，其中，第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在再分布金屬線層內(nèi)。在可選實施例中，該方法包括形成互連金屬化結(jié)構(gòu)的頂部金屬層內(nèi)設(shè)置的第一應(yīng)力阻擋結(jié)構(gòu)，然后形成頂部金屬層上方設(shè)置的鈍化層。雖然詳細地描述本發(fā)明及其優(yōu)點，但是應(yīng)該理解，可以在不脫離所附權(quán)利要求限 定的本發(fā)明的精神和范圍的情況下，進行多種改變、替換和修改。例如，本領(lǐng)域技術(shù)人員可 以容易地理解，可以改變在此描述的多種部件、功能、工藝和材料，同時保持在本發(fā)明的范 圍內(nèi)。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝 置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今 后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實施例基本相同的功能或獲得基本相 同結(jié)果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附 權(quán)利要求應(yīng)該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
權(quán)利要求
一種半導(dǎo)體芯片，包括半導(dǎo)體襯底，包括有源電路和在所述有源電路上方的互連金屬化結(jié)構(gòu)，其中，所述互連金屬化結(jié)構(gòu)包括一層低介電常數(shù)(低-k)絕緣層；第一金屬凸塊，設(shè)置在所述半導(dǎo)體襯底上方并且連接至所述有源電路；以及第一應(yīng)力阻擋結(jié)構(gòu)，設(shè)置在所述第一金屬凸塊下面，并且設(shè)置在所述低-k絕緣層上方。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)包括多條互連金 屬線，或者其中，所述互連金屬化結(jié)構(gòu)包括多個金屬線層，并且所述第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在所 述互連金屬化結(jié)構(gòu)的頂部金屬線層內(nèi)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，進一步包括通過所述半導(dǎo)體襯底的至少一部 分的襯底通孔，其中，所述第一金屬凸塊電連接至所述襯底通孔。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，進一步包括上覆所述互連金屬化結(jié)構(gòu)的鈍化 層，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在鈍化層內(nèi)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，進一步包括上覆所述互連金屬化結(jié)構(gòu)的再分 布金屬線層，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在所述再分布金屬線層內(nèi)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，進一步包括具有比所述互連金屬化結(jié)構(gòu)中的所 述低_k絕緣層更高的介電常數(shù)的第二絕緣層，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在所述第 二絕緣層內(nèi)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體芯片，進一步包括第二金屬凸塊，設(shè)置在所述半導(dǎo)體襯底上方，所述第二金屬凸塊不連接至所述有源區(qū)；以及第二應(yīng)力阻擋結(jié)構(gòu)，設(shè)置在所述第二金屬凸塊下面，并且設(shè)置在所述低_k絕緣層上方，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)和所述第二應(yīng)力阻擋結(jié)構(gòu)均設(shè)置在同一絕緣層內(nèi)，并且 其中，所述第一應(yīng)力阻擋結(jié)構(gòu)和所述第二應(yīng)力阻擋結(jié)構(gòu)均包括多條互連金屬線。
8.一種結(jié)構(gòu)，包括半導(dǎo)體襯底，包括有源電路和在所述有源電路上方的互聯(lián)金屬化結(jié)構(gòu)，其中，所述互連 金屬化結(jié)構(gòu)包括低_k絕緣層；第一金屬凸塊，設(shè)置在所述半導(dǎo)體襯底上方并且連接至所述有源電路； 第一應(yīng)力阻擋結(jié)構(gòu)，設(shè)置在所述第一金屬凸塊下面，并且設(shè)置在所述低_k絕緣層上 方；以及襯底，設(shè)置在所述第一金屬凸塊上方并且電連接至所述第一金屬凸塊，其中，所述襯底 的材料具有與所述半導(dǎo)體襯底不同的熱膨脹系數(shù)。
9.根據(jù)權(quán)利要求8所述的結(jié)構(gòu)，其中，所述襯底包括印刷電路板。
10.根據(jù)權(quán)利要求8所述的結(jié)構(gòu)，進一步包括通過所述半導(dǎo)體襯底的至少一部分的襯 底通孔，其中，所述第一金屬凸塊電連接至所述襯底通孔。
11.根據(jù)權(quán)利要求8所述的結(jié)構(gòu)，進一步包括上覆所述互連金屬化結(jié)構(gòu)上方的鈍化層， 其中，所述第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在所述鈍化層內(nèi)，或者進一步包括上覆所述互連金屬化結(jié)構(gòu)上的再分布金屬線層，其中，所述第一應(yīng)力阻擋 結(jié)構(gòu)設(shè)置在所述再分布金屬線層內(nèi)。
12.根據(jù)權(quán)利要求9所述的結(jié)構(gòu)，進一步包括具有比所述互連金屬化結(jié)構(gòu)中的所述 低_k絕緣層更高的介電常數(shù)的第二絕緣層，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在所述第二 絕緣層中。
13.根據(jù)權(quán)利要求9所述的結(jié)構(gòu)，進一步包括第二金屬凸塊，設(shè)置在所述半導(dǎo)體襯底上方，所述第二金屬凸塊不連接至所述有源電 路；以及第二應(yīng)力阻擋結(jié)構(gòu)，設(shè)置在所述第二金屬凸塊下面，并且設(shè)置在所述低_k絕緣層上方，其中，所述第一應(yīng)力阻擋結(jié)構(gòu)和所述第二應(yīng)力阻擋結(jié)構(gòu)設(shè)置在同一絕緣層中，并且其 中，所述第一應(yīng)力阻擋結(jié)構(gòu)和所述第二應(yīng)力阻擋結(jié)構(gòu)均包括多條互連金屬線。
14.一種半導(dǎo)體芯片，包括 半導(dǎo)體襯底；多個絕緣層，上覆所述半導(dǎo)體襯底，其中，所述多個絕緣層中的至少一個為低_k絕緣層；多個金屬線層，形成在多個絕緣層中；導(dǎo)電通孔，通過所述多個絕緣層并且延伸至所述半導(dǎo)體襯底的一部分； 金屬凸塊，設(shè)置在所述多個絕緣層上方并且連接至所述導(dǎo)電通孔；以及 應(yīng)力阻擋結(jié)構(gòu)，設(shè)置在所述第一金屬凸塊下面，并且設(shè)置在所述低_k絕緣層上方。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體芯片，進一步包括上覆所述導(dǎo)電通孔的再分布金屬 線層，其中，所述應(yīng)力阻擋結(jié)構(gòu)設(shè)置在所述再分布金屬線層中，并且其中，所述導(dǎo)電通孔包 含銅，或者進一步包括下部凸塊金屬結(jié)構(gòu)，設(shè)置在所述再分布金屬線上方并且在所述金屬凸塊下
全文摘要
本發(fā)明披露了用于半導(dǎo)體芯片的應(yīng)力阻擋結(jié)構(gòu)及其制造方法。在一個實施例中，半導(dǎo)體器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底包括有源電路和在有源電路上方的互連金屬化結(jié)構(gòu)，其中，互連金屬化結(jié)構(gòu)包括一層低-k絕緣層。第一金屬凸塊設(shè)置在半導(dǎo)體襯底上方并且連接至半導(dǎo)體襯底的有源電路。第一應(yīng)力阻擋結(jié)構(gòu)設(shè)置在金屬凸塊下面，并且設(shè)置在低-k絕緣層上方，并且第二襯底設(shè)置在第一金屬凸塊上方。
文檔編號H01L23/522GK101826489SQ201010122899
公開日2010年9月8日 申請日期2010年3月2日 優(yōu)先權(quán)日2009年3月3日
發(fā)明者陳明發(fā) 申請人:臺灣積體電路制造股份有限公司