專利名稱：一種瞬間電壓抑制器及形成瞬間電壓抑制器的方法
技術(shù)領(lǐng)域：
本發(fā)明實施例涉及半導體器件，特別是涉及一種瞬間電壓抑制器及形成瞬間電壓抑制器的方法。
背景技術(shù)：
隨著集成電路技術(shù)持續(xù)發(fā)展，器件體積變得越來越小且工作電壓變得越來越低。 同時，器件運行變得越來越快并且工作頻率變得越來越高。因此，更加難以實現(xiàn)瞬間電壓抑 制器(transient voltage suppressor, TVS)或靜電(ESD)保護器件，以滿足當今集成電路 的需要。TVS或ESD器件必須提供低的擊穿電壓和低的電容以滿足低壓高速的要求。許多傳統(tǒng)的TVS或ESD保護器件使用齊納(Zener) 二極管(p+/n+結(jié))來提供這種 ESD保護。一些傳統(tǒng)靜電(ESD)保護器件使用在η型區(qū)域和下面的ρ型襯底之間的Π+/Ρ+結(jié) 作為箝位二極管(通常被稱作齊納二極管)。在形成箝位二極管之后，其它器件(如PN 二 極管)形成在該齊納二極管的頂部以形成其它想要形成的器件。在以下的文件中公開了這種齊納二極管的例子例如，于2009年8月25日授予 A. Salih等人的美國專利No. 7，579,632 ；以及于2009年5月26日授予T. Keena等人的美 國專利No. 7，538，395。在這些器件中，齊納二極管是襯底二極管的埋層。通常來說，箝位二 極管呈現(xiàn)出低的漏電流和理想的擊穿電壓是很重要的。此外，即使ESD器件可以提供緊湊 結(jié)構(gòu)，但是它們?nèi)允艿皆S多限制，如工藝的復雜性和器件參數(shù)控制的困難度，尤其是希望同 時獲得理想的箝位電壓和漏電流時。如上所述，一些傳統(tǒng)靜電(ESD)保護器件采用埋入η+/ρ+結(jié)作為齊納二極管，而其 它器件制作在齊納器件的頂部上。這些齊納二極管器件容易具有限制。例如，多個熱處理 步驟，諸如外延生長、擴散和氧化，容易造成P+摻雜劑從襯底向外擴散。在齊納結(jié)處形成的 緩變摻雜剖面通?？梢詫е卤壤硐臊R納擊穿電壓更高的電壓，因而難以準確控制相關(guān)的箝 位電壓，這使得器件不適合用來保護先進的低壓器件。盡管可以通過使用特定的處理步驟 來控制外擴散，但這些工藝通常是復雜和昂貴的。因此，市場需要一種改進的瞬間電壓抑制器(TVS)或靜電(ESD)器件。
發(fā)明內(nèi)容
本發(fā)明實施例的目的在于提供一種具有低的擊穿電壓和低的電容的瞬間電壓抑 制(TVS)器件結(jié)構(gòu)、及形成瞬間電壓抑制器件的方法。例如，這些器件可以用在用于低壓高頻集成電路應用的保護電路中。在一些實施 例中，重摻雜襯底和溝槽的外擴散區(qū)域之間的結(jié)形成了低壓箝位二極管。該溝槽穿過第一 η型區(qū)域并進入襯底。通過調(diào)節(jié)溝槽進入襯底的比例可以得到適當?shù)膿诫s濃度。在一些實 施例中，溝槽箝位二極管與一個或更多個PIN和/或NIP 二極管耦合以形成低電容和低電 壓的保護電路?？梢允褂脗鹘y(tǒng)集成電路工藝技術(shù)來形成這些器件結(jié)構(gòu)。在一個具體實施例中，瞬間電壓抑制器(TVS)器件包括p型半導體襯底；覆蓋所述半導體襯底的第一 η型半導體區(qū)域和第二 η型半導體區(qū)域。第一區(qū)域具有第一摻雜濃度， 第二區(qū)域具有比第一摻雜濃度低的第二摻雜濃度。η型半導體層覆蓋第一 η型半導體區(qū)域 和第二 η型半導體區(qū)域。該TVS器件還包括多個溝槽，所述溝槽延伸通過η型半導體層和 第一 η型半導體區(qū)域并進入到P型半導體襯底以形成齊納二極管或箝位二極管。η型填充 材料設(shè)置在所述多個溝槽中的每個中。P+Ai+箝位二極管由這些溝槽的側(cè)壁的η+外擴散區(qū) 域形成到襯底中。因此，所生成的箝位二極管與在第一 η型半導體區(qū)域和P型半導體襯底 之間的二極管結(jié)并聯(lián)耦合，并且箝位二極管被配置成具有低于所述結(jié)的反向擊穿電壓的箝 位電壓，使得防止所述結(jié)作為齊納二極管來工作。而且，該TVS器件包括PIN 二極管和NIP 二極管。該PIN 二極管包括ρ型區(qū)域、η型半導體層的第一部分和第一 η型半導體區(qū)域。該 NIP 二極管包括η型區(qū)域、η型半導體層的第二部分、第二 η型半導體區(qū)域和ρ型半導體襯 底。該TVS器件還包括在所述PIN 二極管周圍的第一隔離層；在所述NIP 二極管周圍的第 二隔離層。此外，使用導體材料來填充溝槽，所述溝槽與圍繞溝槽的外擴散的η+區(qū)域形成 歐姆接觸，產(chǎn)生從硅表面到箝位二極管的低電阻電流路徑。 在上述TVS器件的實施例中，填充材料通過溝槽側(cè)壁與第一半導體層直接接觸。 在另一實施例中，填充材料包括摻雜多晶硅。在又一實施例中，填充材料包括摻雜的硅化物 材料。在另一特定實施例中，瞬間電壓抑制器(TVS)器件包括第一導電類型的半導體 襯底；覆蓋半導體襯底的第二導電類型的第一半導體區(qū)域和第二半導體區(qū)域。第一區(qū)域具 有第一摻雜濃度，第二區(qū)域具有第二摻雜濃度。第二導電類型的半導體層覆蓋第一半導體 區(qū)域和第二半導體區(qū)域。TVS器件具有延伸通過半導體層和第一半導體區(qū)域并進入到半導 體襯底中的第一溝槽；第一溝槽中填充了第二導電類型的填充材料。TVS器件中的箝位二 極管具有填充材料的外擴散區(qū)域和半導體襯底的一部分之間所形成的結(jié)。該TVS器件還包 括形成在半導體層的第一部分中的第一PN二極管；和第二PN二極管，具有第二半導體區(qū)域 和半導體襯底之間所形成的結(jié)。在上述TVS器件的實施例中，箝位二極管與在第一半導體區(qū)域和半導體襯底之間 形成的結(jié)并聯(lián)耦合，箝位二極管被配置成具有低于所述結(jié)的反向擊穿電壓的箝位電壓，使 得防止所述結(jié)作為齊納二極管來工作。在另一實施例中，第一 PN二極管被設(shè)置在所述第一 半導體區(qū)域之上。在另一實施例中，填充材料通過溝槽側(cè)壁與第一半導體層直接接觸。在又 一實施例中，第一溝槽在溝槽側(cè)壁上沒有介質(zhì)層。在一個實施例中，第一導電類型是P型， 第二導電類型是η型，第一 PN 二極管是PIN 二極管，第二 PN 二極管是NIP 二極管。在另一 實施例中，第一導電類型是η型，第二導電類型是ρ型，第一 PN 二極管是NIP 二極管，第二 PN 二極管是PIN 二極管。根據(jù)另一實施例，半導體器件包括第一導電類型的半導體襯底和覆蓋所述半導 體襯底的第二導電類型的半導體層。該器件還包括延伸通過半導體層并進入到半導體襯底 的第一溝槽；和設(shè)置在第一溝槽中的第二導電類型的填充材料。該半導體器件中的箝位二 極管具有在填充材料的外擴散區(qū)域和半導體襯底的一部分之間的結(jié)。在上述TVS器件的實施例中，填充材料通過溝槽側(cè)壁與第一半導體層直接接觸。 在另一實施例中，第一溝槽在溝槽側(cè)壁上沒有介質(zhì)層。在又一實施例中，該半導體器件還包 括與第一溝槽接觸的在半導體層中的第一區(qū)域；和與半導體襯底接觸但不與第一溝槽接觸的在半導體層中的第二區(qū)域。半導體器件還包括形成在第一區(qū)域中的第一PN二極管、由第二區(qū)域和半導體襯底形成的第二 PN 二極管以及分隔第一 PN 二極管和第二 PN 二極管的隔 離區(qū)域。在上述半導體器件的實施例中，隔離區(qū)域包括圍著第二 PN 二極管的溝槽隔離區(qū) 域。在另一實施例中，第一區(qū)域包括與半導體襯底接觸的埋層區(qū)域。在另一實施例中，第一 PN 二極管被設(shè)置在所述第一半導體區(qū)域之上。根據(jù)另一實施例，半導體器件包括第一導電類型的半導體襯底并具有第一摻雜 濃度；覆蓋所述半導體襯底的第二導電類型的第一半導體層。第一半導體層具有第二摻雜 濃度。該半導體器件還具有摻雜導電材料，延伸通過所述第一半導體層并進入到所述半導 體襯底中。由所述摻雜導電材料和所述半導體襯底的一部分形成箝位二極管。在半導體器件的實施例中，箝位二極管包括在摻雜導電材料的外擴散區(qū)域和半導 體襯底的區(qū)域之間的結(jié)。在另一實施例中，箝位二極管具有7.0V或更低的齊納電壓。在另 一實施例中，摻雜導電材料包括含硅的材料。根據(jù)另一實施例，用于形成瞬間電壓抑制器(TVS)器件的方法包括提供第一導 電類型的半導體襯底；形成覆蓋半導體襯底的第二導電類型的第一半導體區(qū)域和第二半導 體區(qū)域。第一區(qū)域具有第一摻雜濃度，第二區(qū)域具有第二摻雜濃度。形成覆蓋第一半導體 區(qū)域和第二半導體區(qū)域的第二導電類型的半導體層。形成延伸通過半導體層和第一半導體 區(qū)域并進入到半導體襯底的第一溝槽。所述方法還包括在第一溝槽中設(shè)置第二導電類型的 填充材料；以及在填充材料和半導體襯底之間的結(jié)處形成箝位二極管。在上述方法的一個具體實施例中，形成箝位二極管包括使用熱處理來形成在外擴 散區(qū)域和半導體襯底的區(qū)域之間的箝位二極管結(jié)。在另一實施例中，形成第一溝槽包括在 半導體襯底中形成第一溝槽至所選深度，使得半導體襯底的摻雜濃度在箝位二極管結(jié)處高 于在第一半導體區(qū)域和半導體襯底之間形成的結(jié)處。在另一實施例中，在第一溝槽中設(shè)置 第二導電類型的填充材料包括淀積多晶硅材料。在另一實施例中，上述方法還包括形成在半導體層的第一部分中形成的第一 PN 二極管；以及形成具有在第二半導體區(qū)域和半導體襯底之間的結(jié)的第二PN二極管。在另一 實施例中，該方法還包括形成分隔第一 PN 二極管和第二 PN 二極管的隔離區(qū)域。在另一實 施例中，隔離區(qū)域包括圍著第二 PN 二極管的溝槽隔離區(qū)域。
圖1是根據(jù)本發(fā)明的一個或多個實施例的瞬間電壓抑制器(TVS)器件的簡化橫截 面示意圖；圖2示出了沿著圖1的切割線A-A'的簡化摻雜剖面；圖3示出了沿著圖1的切割線B-B'的簡化摻雜剖面；圖4包含了圖2和圖3的曲線；圖5是示出沿著圖1的切割線C-C'的簡化摻雜剖面；圖6示出在被配置為I/O保護器件的圖1的TVS器件中的電流流動；圖7是被配置為I/O保護器件的圖1的TVS器件的簡化示意圖；圖8是示出根據(jù)本發(fā)明另一個實施例的TVS器件800的簡化示意圖9是根據(jù)本發(fā)明實施例的TVS器件的一部分的布局的簡化俯視圖；圖10AU0B和11-13是示出用于形成根據(jù)本發(fā)明實施例的TVS器件的方法的簡化 橫截面示意圖。
具體實施方式
本發(fā)明實施例涉及用于提供集成電路的瞬間電壓抑制(TVS)的器件和方法。根據(jù) 實施例，TVS器件可以具有以下特征中的一個或多個1. TVS結(jié)構(gòu)能夠免受IEC6100-4-2描述的ESD/電涌事件((ESD)+/_15kV (空氣)、 +/_8kV (接觸))的損壞；以及2. TVS結(jié)構(gòu)保護所要保護的器件免受IEC6100-4-2描述的ESD/電涌事件 ((ESD) +/-15kV (空氣)、+/-SkV (接觸))的損壞；以及3. TVS結(jié)構(gòu)不會衰減所要保護的器件的信號。參考以上列出的一系列附圖來進行以下的描述。這些附圖僅僅是示例，不應當限 制本文中的權(quán)利要求的范圍。結(jié)合描述和示出的各個方面，本領(lǐng)域技術(shù)人員可以認識到其 它的變化、修改和替換。圖1是根據(jù)本發(fā)明的一個或多個實施例的瞬間電壓抑制器(TVS)器件的簡化橫截 面示意圖。如圖所示，TVS器件100具有第一導電類型的半導體襯底101和覆蓋半導體襯 底101的第二導電類型的第一和第二半導體區(qū)域111和112。區(qū)域111具有第一摻雜濃度， 區(qū)域112具有第二摻雜濃度。在一個實施例中，區(qū)域111中的第一摻雜濃度比區(qū)域112中 的第二摻雜濃度高。結(jié)合圖1進行描述，第一導電類型假設(shè)是η型而第二導電類型假設(shè)是ρ型。當然， 在不同的實施例中，導電類型也可以相反。在一些實施例中，襯底101是重摻雜ρ+型，區(qū)域 111是重摻雜η+型，而區(qū)域112是輕摻雜η-型。η型半導體層121覆蓋第一和第二 η型半 導體區(qū)域111和112。在一些實施例中，可以通過以下步驟形成區(qū)域111和112 在ρ+襯底 101上生長外延層形成輕摻雜外延層111，隨后在輕摻雜外延層111的一部分上進行離子注 入形成112 ；或者在P+襯底101上進行晶圓接合，隨后通過離子注入形成輕摻雜外延層112 部分。如圖1所示，多個溝槽141延伸通過η型半導體層121和第一 η型半導體區(qū)域111 并進入到P型半導體襯底101。這些溝槽將η+擴散區(qū)域并入到它們的側(cè)壁(153、154)和底 部，并填充有與η+擴散區(qū)(153、154)接觸的導電材料151。在這個實施例中，在填充材料 中的摻雜劑是η+擴散的來源。在這個實施例中，在溝槽側(cè)壁或底部沒有介質(zhì)材料。也就是 說，填充材料151通過溝槽側(cè)壁與第一半導體層121和半導體區(qū)域111直接接觸。注意，在 本發(fā)明的一個或多個實施例中，來自填充材料151的摻雜劑外擴散通過溝槽141的側(cè)壁和 底部區(qū)域。圖1中，用附圖標記153標出在溝槽141側(cè)壁上的外擴散區(qū)域，用154標出在溝 槽141底部的外擴散區(qū)域。根據(jù)本發(fā)明的實施例，通過在η+外擴散區(qū)域156和ρ+半導體襯底101的一部分 之間的結(jié)區(qū)形成了箝位二極管。圖2示出了箝位二極管結(jié)，示出了沿著圖1的切割線A-A' 的簡化摻雜剖面。在圖2中使用了與圖1的附圖標記151、154和101相同的附圖標記，151 表示溝槽中的η+材料，154表示溝槽摻雜劑的外擴散形成的η+區(qū)域，101表示ρ+襯底。
但是，也應注意，ρ+襯底101中的摻雜劑外擴散至覆蓋襯底的層次并引起緩變的P+摻雜剖面，如圖2中的點線所示。如以下的進一步解釋，具有較低P+摻雜劑濃度的緩變 區(qū)域中的PN結(jié)(例如，圖1中的結(jié)157)容易具有較高的反向擊穿電壓，因而在本發(fā)明的實 施例中不作為箝位二極管來工作。TVS器件100還包括兩個附加PN 二極管。第一 PN 二極管(沿著圖1中的切割線 B-B'所示)具有在ρ型區(qū)域131和η型半導體層121的第一部分之間的結(jié)134。在這個實 施例中，第一 PN 二極管被稱作PIN 二極管，包括ρ+區(qū)域131、η-區(qū)域121和η+區(qū)域111。 圖3示出了沿著圖1的切割線B-B'的PIN 二極管的簡化摻雜剖面。可以看出，ρ+/η-結(jié) 134形成在區(qū)域131和121之間。η+/ρ+結(jié)157形成在區(qū)域111和襯底101之間。但是，應 注意，P+襯底中的摻雜劑外擴散至覆蓋襯底的層，并使得在結(jié)157處形成了緩變的ρ+摻雜 剖面。結(jié)果，η+/ρ+結(jié)157往往具有相對較高的反向擊穿電壓。如圖1所示，沿著切割線A-A'，重摻雜η+區(qū)域111連接到溝槽141和外擴散區(qū)域 153和154中的溝槽填充材料151。圖4包含了圖2和圖3的曲線，且顯示出在結(jié)157 (在 η+區(qū)域111和緩變ρ+濃度的襯底101之間)和結(jié)156 (在η+外擴散區(qū)域154和襯底101 中更深的部分之間)處的摻雜濃度?？梢钥闯?，相對于結(jié)157而言，結(jié)156形成在具有較高 P+濃度的區(qū)域中，并呈現(xiàn)出更尖銳的結(jié)剖面。結(jié)果，在η+區(qū)域(與154耦合的111)和ρ+ 襯底101之間的反向偏置將導致在結(jié)156處的齊納擊穿，在結(jié)157處則沒有。因此，在本發(fā) 明的實施例中，箝位二極管是在底部和溝槽處的外擴散區(qū)域154與襯底的一部分之間形成 的二極管。如圖1所示，沿著切割線A-A'，根據(jù)本發(fā)明特定實施例的半導體器件包括第一導 電類型并具有第一摻雜濃度的半導體襯底，以及覆蓋該半導體襯底的第二導電類型的第一 半導體層。第一半導體層具有第二摻雜濃度。半導體器件還具有延伸通過第一半導體層并 進入到半導體襯底中的摻雜導體材料，例如，溝槽中的填充材料。通過摻雜導體材料和半導 體襯底的一部分形成了箝位二極管。如圖1所示，在實施例中，箝位二極管與形成在第一 η型半導體區(qū)域和P型半導體 襯底之間的η+/ρ+結(jié)并聯(lián)耦合。箝位二極管156被配置成具有明顯低于η+/ρ+結(jié)157的反 向擊穿電壓的箝位電壓。二極管156將決定箝位電壓，且箝位電流將流過它，使得η+/ρ+結(jié) 157不作為齊納二極管來工作。在圖1所示的實施例中，第二 PN二極管(沿著切割線C-C')被稱作NIP 二極管， 其具有η+區(qū)域132、包括區(qū)域112和層121的一部分的η_區(qū)域，以及襯底101中的ρ+區(qū) 域。圖5中示出了沿著圖1中的切割線C-C'得到的NIP 二極管的簡化摻雜剖面?？梢钥?出η-/ρ+結(jié)形成在區(qū)域112和襯底101之間。注意，襯底101中的ρ+摻雜劑擴散出來并形 成了緩變的P型摻雜濃度。如圖1所示，TVS器件100還包括隔離第一和第二 PN 二極管的隔離區(qū)域142。在 實施例中，隔離區(qū)域包括兩個隔離溝槽142，每個溝槽具有溝槽中的絕緣材料152。在一些 實施例中，隔離區(qū)域包括圍著NIP 二極管和PIN 二極管的隔離溝槽。在一個或多個實施例中，TVS器件100進一步包括第一導體171、172和173。對于 I/O電路保護的應用，導體172和173可以被短路以形成1/0，如以下的圖6所示。耦接第 一和第二 PN 二極管的172以及耦接η型填充材料151的第二導體171設(shè)置在每個溝槽141中。在一些實施例中，上述的TVS器件100可以用于集成電路中的I/O端口的瞬間電 壓保護。圖6示出這樣應用的一個例子。如圖所示，導體172連接到I/O端口以及PIN 二 極管和NIP 二極管。PIN和NIP 二極管的部分通過圖6中的點線框而標出。導體171連接 到具有η+摻雜材料的溝槽，襯底101連接到接地端口。在該例子中，VCC約為5V，齊納二極 管被配置成具有約為6. 5V的齊納擊穿電壓。根據(jù)在I/O端口的電壓，這個實施例中的TVS 器件100的操作具有四個獨特的模式
1.當I/O端口電壓在VCC加上PIN 二極管正向壓降與VSS (接地電勢)減去一個 NIP 二極管正向壓降之間時，將只有I/O漏電流流動。在VCC(5V)或更少的電壓下，PIN 二 極管不會導通，TVS器件100也沒有電流流動。2.當I/O端口電壓在5V加上PIN 二極管正向壓降與6. 5V加上PIN正向壓降之間 時，PIN 二極管被正向偏置，電流經(jīng)由PIN 二極管、溝槽流至VCC端口，如點線所示。3.當I/O端口電壓高于6. 5V加上PIN 二極管正向壓降時，VCC增加到6. 5V以上， 箝位二極管被擊穿，電流流過PIN 二極管和箝位二極管至襯底，襯底連接到接地端口。圖6 中通過粗實線示出了該電流的流動方向。4.當I/O端口被偏置成小于Vss減去一個NIP 二極管正向壓降時，I/O電流將流 過NIP至襯底。圖7是圖6所示的I/O保護器件TVS器件的簡化示意圖。圖7中700示出根據(jù)本 發(fā)明實施例的圖6的TVS器件100的簡化示意圖。如圖所示，I/O端口耦合到PIN 二極管 的陽極和NIP 二極管的陰極。PIN 二極管的陰極耦合到齊納二極管的陰極和VCC端口。因 此，NIP 二極管的陽極以及齊納二極管的陽極(都形成在TVS器件100的襯底101中)耦 合到接地端口(GND)。圖8是示出根據(jù)本發(fā)明另一個實施例的TVS器件800的簡化示意圖。如圖所示， TVS器件800包括四對PIN和NIP 二極管以及箝位二極管。該器件可以用來保護四個I/O管腳。圖9是根據(jù)本發(fā)明實施例的圖6中的TVS器件100的一部分布局900的簡化俯視 圖。在這個具體的例子中，隔離溝槽被示出為142。內(nèi)部的隔離溝槽被形成為圍繞η+區(qū)域 131 (是NIP 二極管的一部分)。PIN 二極管的ρ+區(qū)域132被示出在隔離溝槽142的外側(cè) 上。外部的隔離溝槽143圍繞器件的外圍部分。η+溝槽141形成在ρ+溝槽132和外部隔 離溝槽143之間。圖10AU0B和11-13示出了用于形成本發(fā)明實施例TVS器件的方法簡化橫截面示意圖。參見圖10A，硅襯底(101)為P+襯底。該襯底可以并入或也可以不并入外延層。 如果硅晶片沒有外延層，則硅晶片的雜質(zhì)濃度在2. 5E18至SEcnT3之間。如果硅晶片具有外 延層，則襯底雜質(zhì)濃度基本上高于2.5E18cm_3。外延淀積(112)n型硅層，雜質(zhì)濃度在4E13 至2E14cm_3。還可以使用晶片接合來形成層112。參見圖10B，η型“埋層”被注入并擴散到該外延層(111)中。注入劑量為 3Ε15-1. 5E16cnT2 的量級。參見圖11，在圖IOB的結(jié)構(gòu)上，淀積了基本上與外延層(112)電阻相同的第二 η型外延層(121)。參見圖12，在圖11的結(jié)構(gòu)中，摻雜劑被注入并擴散到表面η+層132(劑量基本上在5E15cnT2和lE16cnT2之間)和ρ+層131 (劑量基本上在5Ε15和lE16cnT2之間)。形成兩 種類型的溝槽，一種類型是用介質(zhì)(152)填充或者基本上是用介質(zhì)材料填充，以用于隔離。 形成另一種類型(141)，使得其壁被擴散有η型摻雜劑(153，156)并被填充進導體(151)， 從而溝槽和溝槽周圍的η型硅形成了歐姆接觸。溝槽底部周圍形成了箝位二極管。參見圖13，氧化物層(161和162)形成在晶片的表面上，通過該晶片形成了接觸。 接觸形成之后是金屬沉積和金屬圖案化(171、172和173)然后在表面上沉積保護層，隨后 是圖案化(圖13中沒有示出)。背面工藝包括硅片減薄和將歐姆接觸形成到硅背面的背面 金屬化。在圖13中，所形成的器件如下。NIP形成在132與121、112和101之間，PIN形成 在131、121和111之間，箝位二極管形成在141、156和101之間。本發(fā)明的另一實施例提供了一種用于形成瞬間電壓抑制(TVS)器件的方法。該方 法可以簡要地描述如下。1.提供第一導電類型的半導體襯底；2.形成覆蓋所述半導體襯底的第二導電類型的第一半導體區(qū)域和第二半導體區(qū) 域，所述第一區(qū)域具有第一摻雜濃度且所述第二區(qū)域具有第二摻雜濃度；3.形成覆蓋第一半導體區(qū)域和第二半導體區(qū)域的第二導電類型的半導體層；4.形成延伸通過半導體層和第一半導體區(qū)域并進入到半導體襯底的第一溝槽；5.在第一溝槽中設(shè)置第二導電類型的填充材料；以及6.利用填充材料和半導體襯底形成箝位二極管。盡管示出和描述了本發(fā)明的優(yōu)選實施例，但顯然本發(fā)明并非僅限于這些實施例。 在不離開本發(fā)明的精神和范圍的情況下，本領(lǐng)域技術(shù)人員顯然可以認識到許多改變、變化、 改型、替換和等同方案。
權(quán)利要求
一種瞬間電壓抑制器(TVS)器件，包括p型半導體襯底；第一n型半導體區(qū)域和第二n型半導體區(qū)域，覆蓋所述半導體襯底，所述第一區(qū)域具有第一摻雜濃度，所述第二區(qū)域具有比所述第一摻雜濃度低的第二摻雜濃度；n型半導體層，覆蓋所述第一n型半導體區(qū)域和所述第二n型半導體區(qū)域；多個溝槽，延伸通過所述n型半導體層和所述第一n型半導體區(qū)域并進入到所述p型半導體襯底；n型填充材料，設(shè)置在所述多個溝槽中的每個中；箝位二極管，具有在所述n型填充材料的外擴散區(qū)域和所述p型半導體襯底的一部分之間的結(jié)區(qū)域，其中所述箝位二極管與在所述第一n型半導體區(qū)域和所述p型半導體襯底之間的二極管結(jié)并聯(lián)耦合，以及所述箝位二極管被配置成具有低于所述結(jié)的反向擊穿電壓的箝位電壓，使得防止所述結(jié)作為齊納二極管來工作；PIN二極管，包括p型區(qū)域、n型半導體層的第一部分和所述第一n型半導體區(qū)域；NIP二極管，包括n型區(qū)域、n型半導體層的第二部分、第二n型半導體區(qū)域和所述p型半導體襯底；在所述PIN二極管周圍的第一隔離區(qū)域；在所述NIP二極管周圍的第二隔離區(qū)域；以及用于耦合設(shè)置在每個所述溝槽中的n型填充材料的導體。
2.如權(quán)利要求1所述的器件，其中所述填充材料通過溝槽側(cè)壁與所述第一半導體層直 接接觸。
3.如權(quán)利要求1所述的器件，其中所述填充材料包括多晶硅。
4.如權(quán)利要求1所述的器件，其中所述填充材料包括摻雜硅化物材料。
5.如權(quán)利要求1所述的器件，其中所述第一隔離區(qū)域和所述第二隔離區(qū)域都包括溝槽 隔離區(qū)域。
6.一種瞬間電壓抑制器(TVS)器件，包括 第一導電類型的半導體襯底；覆蓋所述半導體襯底的第二導電類型的第一半導體區(qū)域和第二半導體區(qū)域，所述第一 區(qū)域具有第一摻雜濃度，所述第二區(qū)域具有第二摻雜濃度；覆蓋所述第一半導體區(qū)域和所述第二半導體區(qū)域的第二導電類型的半導體層； 延伸通過所述半導體層和所述第一半導體區(qū)域并進入到所述半導體襯底的第一溝槽；設(shè)置在所述第一溝槽中的第二導電類型的填充材料；箝位二極管，具有在所述填充材料的外擴散區(qū)域和所述半導體襯底的一部分之間的結(jié)；第一 PN 二極管，形成在所述半導體層的第一部分中；第二 PN 二極管，具有在所述第二半導體區(qū)域和所述半導體襯底之間的結(jié)；以及 分隔所述第一 PN 二極管和所述第二 PN 二極管的隔離區(qū)域。
7.如權(quán)利要求6所述的器件，其中所述箝位二極管與在所述第一半導體區(qū)域和所述半導體襯底之間形成的結(jié)并聯(lián)耦合；以及所述箝位二極管被配置成具有低于所述結(jié)的反向擊穿電壓的箝位電壓，使得防止所述 結(jié)作為齊納二極管來工作。
8.如權(quán)利要求6所述的器件，其中所述第一PN二極管被設(shè)置為在所述第一半導體區(qū)域 之上。
9.如權(quán)利要求6所述的器件，其中所述填充材料通過溝槽側(cè)壁與所述第一半導體層直 接接觸。
10.如權(quán)利要求6所述的器件，其中所述第一溝槽在所述溝槽側(cè)壁上沒有介質(zhì)層。
11.如權(quán)利要求6所述的器件，其中所述箝位二極管具有7.OV或更低的齊納電壓。
12.如權(quán)利要求6所述的器件，其中所述隔離區(qū)域包括圍著所述第二PN 二極管的溝槽 隔離區(qū)域。
13.如權(quán)利要求6所述的器件，其中 所述第一導電類型是P型； 所述第二導電類型是η型；所述第一 PN 二極管包括PIN 二極管；以及 所述第二 PN 二極管包括NIP 二極管。
14.如權(quán)利要求6所述的器件，其中 所述第一導電類型是η型； 所述第二導電類型是P型；所述第一 PN 二極管包括NIP 二極管；以及 所述第二 PN 二極管包括PIN 二極管。
15.一種半導體器件，包括 第一導電類型的半導體襯底；覆蓋所述半導體襯底的第二導電類型的半導體層； 延伸通過所述半導體層并進入到所述半導體襯底的第一溝槽； 設(shè)置在所述第一溝槽中的第二導電類型的填充材料；箝位二極管，具有在所述填充材料的外擴散區(qū)域和所述半導體襯底的一部分之間的結(jié)。
16.如權(quán)利要求15所述的器件，其中所述填充材料通過溝槽側(cè)壁與所述第一半導體層直接接觸。
17.如權(quán)利要求15所述的器件，其中所述第一溝槽在所述溝槽側(cè)壁上沒有介質(zhì)層。
18.如權(quán)利要求15所述的器件，進一步包括與所述第一溝槽接觸的在所述半導體層中的第一區(qū)域；在所述半導體層中的第二區(qū)域，與所述半導體襯底接觸但不與所述第一溝槽接觸； 形成在所述第一區(qū)域中的第一 PN 二極管； 由所述第二區(qū)域和所述半導體襯底形成的第二 PN 二極管；以及 分隔所述第一 PN 二極管和所述第二 PN 二極管的隔離區(qū)域。
19.如權(quán)利要求15所述的器件，其中所述隔離區(qū)域包括圍著所述第二PN二極管的溝槽 隔離區(qū)域。
20.如權(quán)利要求18所述的器件，其中所述第一區(qū)域包括與所述半導體襯底接觸的埋層 區(qū)域。
21.如權(quán)利要求20所述的器件，其中所述第一PN 二極管設(shè)置為在所述埋層區(qū)域之上。
22.—種半導體器件，包括第一導電類型的半導體襯底，具有第一摻雜濃度；第二導電類型的第一半導體層，覆蓋在所述半導體襯底上，所述第一半導體層具有第 二摻雜濃度；摻雜導電材料，延伸通過所述第一半導體層并進入到所述半導體襯底中；以及箝位二極管，由所述摻雜導電材料和所述半導體襯底的一部分形成。
23.如權(quán)利要求22所述的器件，其中所述箝位二極管包括在所述摻雜導電材料的外擴 散區(qū)域和所述半導體襯底的區(qū)域之間的結(jié)。
24.如權(quán)利要求22所述的器件，其中所述箝位二極管具有7.OV或更低的齊納電壓。
25.如權(quán)利要求22所述的器件，其中所述摻雜導電材料包括含硅的材料。
26.一種用于形成瞬間電壓抑制器(TVS)器件的方法，包括提供第一導電類型的半導體襯底；形成覆蓋所述半導體襯底的第二導電類型的第一半導體區(qū)域和第二半導體區(qū)域，所述 第一區(qū)域具有第一摻雜濃度且所述第二區(qū)域具有第二摻雜濃度；形成覆蓋所述第一半導體區(qū)域和所述第二半導體區(qū)域的第二導電類型的半導體層；形成延伸通過所述半導體層和所述第一半導體區(qū)域并進入到所述半導體襯底的第一 溝槽；在所述第一溝槽中設(shè)置第二導電類型的填充材料；以及在所述填充材料和所述半導體襯底之間的結(jié)處形成箝位二極管。
27.如權(quán)利要求26所述的方法，其中形成所述箝位二極管包括使用熱處理來在所述 外擴散區(qū)域和所述半導體襯底的區(qū)域之間形成箝位二極管結(jié)。
28.如權(quán)利要求27所述的方法，其中形成第一溝槽包括在所述半導體襯底中形成所 述第一溝槽至所選深度，使得所述半導體襯底的摻雜濃度在所述箝位二極管結(jié)處高于在所 述第一半導體區(qū)域和所述半導體襯底之間形成的結(jié)處。
29.如權(quán)利要求26所述的方法，其中在所述第一溝槽中設(shè)置第二導電類型的填充材料 包括淀積多晶硅材料。
30.如權(quán)利要求26所述的方法，進一步包括形成在所述半導體層的第一部分中形成的第一 PN 二極管；以及形成具有在所述第二半導體區(qū)域和所述半導體襯底之間的結(jié)的第二 PN 二極管。
31.如權(quán)利要求30所述的方法，進一步包括形成分隔所述第一和第二PN二極管的隔離 區(qū)域。
32.如權(quán)利要求30所述的方法，其中所述隔離區(qū)域包括圍著所述第二PN二極管的溝槽 隔離區(qū)域。
全文摘要
一種瞬間電壓抑制器(TVS)器件，包括第一導電類型的半導體襯底；和覆蓋所述半導體襯底的第二導電類型的第一和第二半導體區(qū)域。第二導電類型的半導體層覆蓋所述第一和第二半導體區(qū)域。TVS器件具有延伸通過半導體層和第一半導體區(qū)域并進入到半導體襯底中的第一溝槽；設(shè)置在所述第一溝槽中的第二導電類型的填充材料。TVS器件中的箝位二極管具有在填充材料的外擴散區(qū)域和半導體襯底的一部分之間的結(jié)。該TVS器件還包括形成在半導體層的第一部分中的第一PN二極管；和第二PN二極管，具有在第二半導體區(qū)域和半導體襯底之間的結(jié)。
文檔編號H01L21/78GK101847663SQ201010168908
公開日2010年9月29日 申請日期2010年4月30日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者劉先鋒, 弗朗西斯·霍, 梁晉穗, 程小強 申請人:上海新進半導體制造有限公司